KR20150012033A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

에어갭을 구비한 반도체장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150012033A
KR20150012033A KR1020130087354A KR20130087354A KR20150012033A KR 20150012033 A KR20150012033 A KR 20150012033A KR 1020130087354 A KR1020130087354 A KR 1020130087354A KR 20130087354 A KR20130087354 A KR 20130087354A KR 20150012033 A KR20150012033 A KR 20150012033A
Authority
KR
South Korea
Prior art keywords
sacrificial spacer
forming
air gap
line width
semiconductor structure
Prior art date
Application number
KR1020130087354A
Other languages
English (en)
Inventor
황창연
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130087354A priority Critical patent/KR20150012033A/ko
Publication of KR20150012033A publication Critical patent/KR20150012033A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 기술은 이웃한 반도체구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 실시예는 기판 상에 형성되고 상기 기판의 일부를 노출시킨 오픈부를 갖는 분리층; 상기 오픈부에 형성된 제1반도체구조물; 상기 제1반도체구조물과 오픈부의 측벽 사이에 형성되고 상부의 선폭과 하부의 선폭이 다른 에어갭; 및 상기 에어갭 상부를 캡핑하는 캡핑층을 포함하여, 이웃한 반도체구조물들 간에 에어갭을 형성하여 기생 캐패시턴스를 감소시키는 효과, 상부의 선폭과 하부의 선폭이 다른 에어갭을 형성하여 기생 캐패시턴스를 감소시키는 효과는 그대로 유지하면서 캡핑층이 에어갭 내부에 갭필되는 것을 방지하는 효과가 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR MANUFACTURING THE SAME}
본 실시예는 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 반도체구조물들 사이에 절연물질이 형성된다. 반도체 장치가 고집적화됨에 따라 반도체구조물들 간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체 장치의 성능이 저하된다.
기생 캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 높은 유전율을 갖기 때문에 기생 캐패시턴스를 감소시키는데 한계가 있다.
본 실시예는 이웃한 반도체구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치는 기판 상에 형성되고 상기 기판의 일부를 노출시킨 오픈부를 갖는 분리층; 상기 오픈부에 형성된 제1반도체구조물; 상기 제1반도체구조물과 오픈부의 측벽 사이에 형성되고 상부의 선폭과 하부의 선폭이 다른 에어갭; 및 상기 에어갭 상부를 캡핑하는 캡핑층을 포함할 수 있다.
특히, 상기 에어갭은 상부의 선폭의 하부의 선폭보다 작게 형성될 수 있다.
본 실시예에 따른 반도체 장치는 기판 상에 번갈아 반복 형성된 제1 및 제2반도체구조물; 상기 제1 및 제2반도체구조물 사이에서 상부의 선폭과 하부의 선폭이 다른 에어갭; 및 상기 에어갭 상부를 캡핑하는 캡핑층을 포함할 수 있다.
이때, 제1반도체구조물은 도전라인을 포함하고, 제2반도체구조물은 플러그를 포함할 수 있고, 상기 도전라인은 비트라인 또는 게이트를 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판 상에 분리층을 형성하는 단계; 상기 분리층을 식각하여 상기 기판의 일부를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 상부의 선폭과 하부의 선폭이 다른 희생스페이서를 형성하는 단계; 상기 오픈부를 매립하는 반도체구조물을 형성하는 단계; 상기 희생스페이서를 제거하여 상기 반도체구조물과 분리층 사이에 에어갭을 형성하는 단계; 및 상기 에어갭 상부를 캡핑하는 캡핑층을 형성하는 단계를 포함할 수 있다.
특히, 상기 희생스페이서를 형성하는 단계는, 상기 제1반도체구조물을 포함하는 전체구조를 따라 희생스페이서물질을 형성하는 단계; 상기 희생스페이서물질의 상부측면을 선택적으로 산화시키는 단계; 상기 희생스페이서물질의 산화영역을 제거하는 단계; 및 상기 희생스페이서물질을 식각하여 상기 반도체구조물의 측벽에 희생스페이서를 형성하는 단계를 포함할 수 있다.
이때, 상기 희생스페이서물질을 선택적으로 산화시키는 단계는, 플라즈마 산화 공정으로 진행할 수 있고, 상기 희생스페이서의 산화영역을 제거하는 단계는, 습식식각으로 진행할 수 있다.
또한, 상기 희생스페이서를 형성하는 단계는, 상기 오픈부를 포함하는 분리층을 따라 희생스페이서물질을 형성하는 단계; 상기 희생스페이서물질을 식각하여 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 및 상기 희생스페이서의 상부측면을 일정두께 식각하는 단계를 포함할 수 있다.
이때, 상기 희생스페이서의 상부측면을 식각하는 단계는, 등방성 건식식각으로 진행할 수 있다.
또한, 상기 희생스페이서는 티타늄질화막을 포함할 수 있고, 상기 희생스페이서를 제거하는 단계는, 습식식각으로 진행할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판 상에 복수의 제1반도체구조물을 형성하는 단계; 상기 제1반도체구조물의 측벽에 상부의 선폭과 하부의 선폭이 다른 희생스페이서를 형성하는 단계; 상기 제1반도체구조물 사이를 매립하는 제2반도체구조물을 형성하는 단계; 상기 희생스페이서를 제거하여 상기 제1반도체구조물과 제2반도체구조물 사이에 에어갭을 형성하는 단계; 및 상기 에어갭 상부를 캡핑하는 캡핑층을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계; 상기 비트라인구조물 사이를 매립하는 층간절연층을 형성하는 단계; 상기 층간절연층을 식각하여 상기 기판의 일부를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 상부의 선폭과 하부의 선폭이 다른 희생스페이서를 형성하는 단계; 상기 오픈부를 매립하는 플러그구조물을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및 상기 에어갭 상부를 캡핑하는 캡핑층을 형성하는 단계를 포함할 수 있다.
본 기술은 이웃한 반도체구조물들 간에 에어갭을 형성하여 기생 캐패시턴스를 감소시키는 효과가 있다. 특히, 본 기술은 상부의 선폭이 하부의 선폭보다 작은 에어갭을 형성하여 기생 캐패시턴스를 감소시키는 효과는 그대로 유지하면서 캡핑층이 에어갭 내부에 갭필되는 것을 방지하는 효과가 있다.
도 1은 제1 및/또는 제2실시예에 따른 반도체 장치를 도시한 도면이다.
도 2a 내지 도 2i는 제1실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 나타낸 도면이다.
도 3a 내지 도 3h는 제2실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 나타낸 도면이다.
도 4는 제3실시예에 따른 반도체 장치를 도시한 도면이다.
도 5a 내지 도 5i는 제3실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 나타낸 도면이다.
도 6a 내지 도 6j는 메모리셀을 제조하는 방법의 일 예를 나타낸 도면이다.
도 7은 메모리 카드를 보여주는 개략도이다.
도 8은 전자 시스템을 보여주는 블록도이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1 및/또는 제2실시예에 따른 반도체 장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 기판(11)의 일부를 노출시키는 오픈부(13)를 갖는 분리층(12)이 형성된다. 분리층(12)은 하부층과 상부층을 절연시키는 역할 및/또는 이웃하는 도전라인들을 절연시키는 역할을 하는 층간절연층일 수 있다.
분리층(12) 사이에는 오픈부(13)를 매립하는 반도체구조물(15A)이 형성될 수 있고, 분리층(12)과 반도체구조물(15A) 사이에는 상부의 선폭(W1)과 하부의 선폭(W2)이 다른 에어갭(16)이 형성될 수 있으며, 에어갭(16) 상부에는 에어갭(16)을 캡핑하는 캡핑층(17)이 형성될 수 있다.
반도체구조물(15A)은 플러그 형상을 포함할 수 있고, 도전물질로 형성될 수 있다. 에어갭(16)은 상부의 선폭(W1)이 하부의 선폭(W2)보다 작게 형성되어 캡핑층(17)이 에어갭(16) 내부에 갭필되는 것을 방지한다. 이를 위해, 에어갭(16)의 상부 선폭(W1)은 캡핑층(17)의 갭필(Gap fill) 한계보다 작게 형성될 수 있다. 캡핑층(17)은 후속 공정시 에어갭(16)이 오픈되는 것을 방지할 수 있으며, 절연물질을 포함할 수 있다.
본 실시예에서는 유전율이 1인 에어갭(16)을 형성하여 각 반도체구조물 간의 기생캐패시턴스를 감소시키되, 에어갭(16)의 상부의 선폭만을 선택적으로 작게 조절하여 캡핑층(17)이 에어갭(16) 내부에 갭필되는 것을 방지함으로써 캡핑층(17)의 공정난이도를 감소시킴과 동시에 에어갭(16)의 기생캐패시턴스 감소효과를 그대로 유지시킬 수 있다.
도 2a 내지 도 2i는 제1실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 나타낸 도면이다. 도 2a 내지 도 2i는 도 1을 형성하기 위한 공정 단면도이며, 이해를 돕기 위해 도 1과 동일한 도면부호를 사용하여 설명하기로 한다. 동일한 도면부호는 동일 영역을 지칭한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 절연층(12)을 형성한다. 기판(11)은 반도체 기판을 포함할 수 있다. 기판(11)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(11)은 SOI기판을 포함할 수도 있다. 절연층(12)은 저유전 물질(Low-k material)을 포함할 수 있다. 절연층(12)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
이어서, 절연층(12)을 식각하여 기판(11)의 일부를 노출시키는 오픈부(13)를 형성한다. 오픈부(13)는 홀 형상(Hole Type) 또는 라인 형상(Line Type)을 가질 수 있다. 오픈부(13)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 리세스(recess) 등으로 정의될 수 있다. 복수개의 오픈부(13)가 일정 간격을 가지면서 규칙적으로 배치되어 오픈부 어레이(Opening Array)를 형성할 수 있다. 절연층(12)을 식각하기 위해 마스크패턴(미도시)이 사용될 수 있다.마스크패턴은 감광막패턴을 포함할 수 있고, 또는 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함할 수 있다.
도 2b에 도시된 바와 같이, 오픈부(13)를 포함하는 전체구조를 따라 희생스페이서물질(14)을 형성한다. 희생스페이서물질(14)은 기판(11) 및 절연층(12)에 대해 식각선택비를 갖고 습식식각이 용이한 물질로 형성할 수 있다. 특히, 희생스페이서물질(14)은 산화된 후 그렇지 않은 영역에 대해 습식식각선택비가 달라지는 물질을 포함할 수 있다. 희생스페이서물질(14)은 금속물질을 포함할 수 있다. 희생스페이서물질(14)은 예를 들어, 티타늄질화막(TiN)을 포함할 수 있다.
도 2c에 도시된 바와 같이, 희생스페이서물질(14)을 선택적으로 산화시킨다. 이는 후속 공정을 통해 에어갭 상부의 선폭을 선택적으로 감소시켜서, 후속 공정을 통해 에어갭 상부에 형성되는 캡핑층이 에어갭 내부에 갭필(gap fill) 되는 것을 방지하기 위한 것이다.
희생스페이서물질(14)은 플라즈마산화(Plasma oxidation) 공정을 통해 산화시킬 수 있다. 플라즈마산화 공정의 특성상 희생스페이서물질(14)의 상부면 및 상부측면만 선택적으로 산화가 가능하다. 이때, 산화영역(14A)을 제외한 희생스페이서물질(14)의 상부면 및 상부측면의 두께는 후속 습식식각이 가능하고, 후속 공정을 통해 형성될 캡핑층의 갭필(gap fill) 한계보다 작게 조절할 수 있다.
특히, 본 실시예는 희생스페이서물질의 산화영역(14A)은 희생스페이서물질(14)의 상부면 및 상부측면에만 한정되도록 플라즈마를 조절할 수 있다. 이는 희생스페이서에 의해 형성되는 에어갭이 후속 형성될 반도체구조물들 간의 기생캐패시턴스를 감소시키는 역할을 하는 바, 에어갭 자체의 선폭은 기생캐패시턴스를 감소시키기에 충분하도록 유지하면서 후속 공정을 통해 형성될 캡핑층이 에어갭 내부에 갭필되지 않도록 하기 위함이다.
도 2d에 도시된 바와 같이, 희생스페이서물질의 산화영역(14A, 도 2c 참조)을 제거한다. 산화영역(14A)을 제거하기 위해 습식식각을 진행할 수 있다. 습식식각은 예를 들어, BOE 용액을 이용하여 진행할 수 있다.
산화영역(14A)이 제거된 후 잔류하는 희생스페이서물질(14)은 상부의 선폭(W1)이 하부의 선폭(W2)보다 좁은 형태로 잔류할 수 있다.
도 2e에 도시된 바와 같이, 오픈부(13)의 측벽에 희생스페이서(14B)를 형성한다. 희생스페이서(14B)를 형성하기 위해 희생스페이서물질(14, 도 2d 참조)을 에치백(Etch back)할 수 있다.
희생스페이서(14B)는 상부의 선폭이 하부의 선폭보다 작은 구조로 형성될 수 있다.
도 2f에 도시된 바와 같이, 희생스페이서(14B)가 형성된 오픈부(13)를 필링(filling)하는 도전층(15)을 형성한다. 도전층(15)은 플러그를 형성하기 위한 물질이며, 희생스페이서(14B)에 대해 습식식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 도전층(15)은 폴리실리콘층을 포함할 수 있다.
도 2g에 도시된 바와 같이, 도전층(15, 도 2f 참조)을 식각하여 반도체구조물(15A)을 형성한다. 반도체구조물(15A)을 형성하기 위한 공정은 절연층(12)의 표면이 노출될 때까지 도전층(15)을 평탄화하는 공정과, 도전층(15)을 일정 깊이 리세스 하는 공정으로 나누어 진행할 수 있다. 평탄화하는 공정은 예를 들어, 에치백 공정 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
반도체구조물(15A)은 오픈부(13)의 일부에 매립되도록 일정 깊이 리세스 할 수 있다. 이때, 반도체구조물(15A)의 높이는 적어도 희생스페이서(14B)의 두께가 변하는 부분을 포함하는 높이로 잔류할 수 있다. 희생스페이서(14B)의 두께가 하부 선폭보다 상부 선폭이 좁은 형상을 가지므로, 반도체구조물(15A)은 반대로 하부 선폭보다 상부 선폭이 넓은 형상을 가질 수 있다.
반도체구조물(15A)은 플러그가 될 수 있다. 반도체구조물(15A)은 희생스페이서(14B)에 의해 에워쌓이는 형태가 될 수 있다.
도 2h에 도시된 바와 같이, 희생스페이서(14B, 도 2g 참조)를 제거한다. 희생스페이서(14B)는 습식식각으로 제거할 수 있다.
희생스페이서(14B)가 제거됨에 따라 반도체구조물(15A)과 절연층(12) 사이에 에어갭(16)이 형성된다. 에어갭(16)은 하부의 선폭과 상부의 선폭이 다르게 형성될 수 있다. 에어갭(16)은 하부의 선폭보다 상부의 선폭이 더 작게 형성될 수 있다. 에어갭(16)의 상부 선폭은 후속 공정에서 형성될 캡핑층이 에어갭(16) 내부에 갭필되지 않도록, 캡핑층의 갭필 한계보다 작게 조절할 수 있다.
도 2i에 도시된 바와 같이, 에어갭(16)을 캡핑하는 캡핑층(17)을 형성한다. 캡핑층(17)은 절연물질을 포함할 수 있다. 캡핑층(17)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 실리콘질화물은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 형성할 수 있다.
캡핑층(17)은 후속 공정시 에어갭(16)이 오픈되는 것을 방지하기 위한 것으로, 적어도 에어갭(16)의 상부 선폭보다 두껍게 형성할 수 있다. 도 2c의 산화공정을 통해 에어갭(16) 상부의 선폭을 하부의 선폭보다 작게 조절함으로써 캡핑층(17) 형성시 절연물질이 에어갭(16) 내부에 갭필되는 것을 방지할 수 있다. 또한, 에어갭(16) 하부의 선폭은 그대로 유지하고, 상부의 선폭만을 선택적으로 조절함으로써 기생 캐패시턴스를 감소시키는 효과는 그대로 유지할 수 있다.
도 3a 내지 도 3h는 제2실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 나타낸 도면이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 절연층(32)을 형성한다. 기판(31)은 반도체 기판을 포함할 수 있다. 기판(31)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(31)은 SOI기판을 포함할 수도 있다. 절연층(32)은 저유전 물질(Low-k material)을 포함할 수 있다. 절연층(32)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
이어서, 절연층(32)을 식각하여 기판(31)의 일부를 노출시키는 오픈부(33)를 형성한다. 오픈부(33)는 홀 형상(Hole Type) 또는 라인 형상(Line Type)을 가질 수 있다. 오픈부(33)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 리세스(recess) 등으로 정의될 수 있다. 복수개의 오픈부(33)가 일정 간격을 가지면서 규칙적으로 배치되어 오픈부 어레이(Opening Array)를 형성할 수 있다. 절연층(32)을 식각하기 위해 마스크패턴(미도시)이 사용될 수 있다.마스크패턴은 감광막패턴을 포함할 수 있고, 또는 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함할 수 있다.
도 3b에 도시된 바와 같이, 오픈부(33)를 포함하는 전체구조를 따라 희생스페이서물질(34)을 형성한다. 희생스페이서물질(34)은 기판(31) 및 절연층(32)에 대해 식각선택비를 갖고, 습식식각이 용이한 물질로 형성할 수 있다. 희생스페이서물질(34)은 금속물질을 포함할 수 있다. 희생스페이서물질(34)은 예를 들어, 티타늄질화막(TiN)을 포함할 수 있다.
도 3c에 도시된 바와 같이, 오픈부(33)의 측벽에 희생스페이서(34A)를 형성한다. 희생스페이서(14B)를 형성하기 위해 희생스페이서물질(14, 도 2d 참조)을 에치백(Etch back)할 수 있다.
도 3d에 도시된 바와 같이, 희생스페이서(34B)의 상부측면을 선택적으로 일정두께 식각한다. 희생스페이서(34B)는 등방성 건식식각을 통해 상부측면만을 선택적으로 식각할 수 있다. 이때, 등방성 식각은 희생스페이서(34B)의 상부측면만 선택적으로 일정두께 식각되도록 파워 및 압력과 식각선택비를 조절할 수 있다.
따라서, 상부의 선폭이 하부의 선폭보다 작은 희생스페이서(34B)가 형성된다. 이는 희생스페이서(34B)에 의해 형성되는 에어갭이 후속 형성될 반도체구조물들 간의 기생캐패시턴스를 감소시키는 역할을 하는 바, 에어갭 자체의 선폭은 기생캐패시턴스를 감소시키기에 충분하도록 유지하면서 후속 공정을 통해 형성될 캡핑층이 에어갭 내부에 갭필되지 않도록 하기 위함이다.
도 3e에 도시된 바와 같이, 희생스페이서(34B)가 형성된 오픈부(33)를 필링(filling)하는 도전층(35)을 형성한다. 도전층(35)은 플러그를 형성하기 위한 물질이며, 희생스페이서(34B)에 대해 습식식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 도전층(35)은 폴리실리콘층을 포함할 수 있다.
도 3f에 도시된 바와 같이, 도전층(35, 도 3e 참조)을 식각하여 반도체구조물(35A)을 형성한다. 반도체구조물(35A)을 형성하기 위한 공정은 절연층(32)의 표면이 노출될 때까지 도전층(35)을 평탄화하는 공정과, 도전층(35)을 일정 깊이 리세스 하는 공정으로 나누어 진행할 수 있다. 평탄화하는 공정은 예를 들어, 에치백 공정 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
반도체구조물(35A)은 오픈부(33)의 일부에 매립되도록 일정 깊이 리세스 할 수 있다. 이때, 반도체구조물(35A)의 높이는 적어도 희생스페이서(34B)의 두께가 변하는 부분을 포함하는 높이로 잔류할 수 있다. 희생스페이서(34B)의 두께가 하부 선폭보다 상부 선폭이 좁은 형상을 가지므로, 반도체구조물(35A)은 반대로 하부 선폭보다 상부 선폭이 넓은 형상을 가질 수 있다.
반도체구조물(35A)은 플러그가 될 수 있다. 반도체구조물(35A)은 희생스페이서(34B)에 의해 에워쌓이는 형태가 될 수 있다.
도 3g에 도시된 바와 같이, 희생스페이서(34B, 도 3f 참조)를 제거한다. 희생스페이서(34B)는 습식식각으로 제거할 수 있다.
희생스페이서(34B)가 제거됨에 따라 반도체구조물(35A)과 절연층(32) 사이에 에어갭(36)이 형성된다. 에어갭(36)은 하부의 선폭과 상부의 선폭이 다르게 형성될 수 있다. 에어갭(36)은 하부의 선폭보다 상부의 선폭이 더 작게 형성될 수 있다. 에어갭(36)의 상부 선폭은 후속 공정에서 형성될 캡핑층이 에어갭(36) 내부에 갭필되지 않도록, 캡핑층의 갭필 한계보다 작게 조절할 수 있다.
도 3h에 도시된 바와 같이, 에어갭(36)을 캡핑하는 캡핑층(37)을 형성한다. 캡핑층(37)은 절연물질을 포함할 수 있다. 캡핑층(37)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 실리콘질화물은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 형성할 수 있다.
캡핑층(37)은 후속 공정시 에어갭(36)이 오픈되는 것을 방지하기 위한 것으로, 적어도 에어갭(36)의 상부 선폭보다 두껍게 형성할 수 있다. 도 3d의 등방성 식각공정을 통해 에어갭(36) 상부의 선폭을 하부의 선폭보다 작게 조절함으로써 캡핑층(37) 형성시 절연물질이 에어갭(36) 내부에 갭필되는 것을 방지할 수 있다. 또한, 에어갭(36) 하부의 선폭은 그대로 유지하고, 상부의 선폭만을 선택적으로 조절함으로써 기생 캐패시턴스를 감소시키는 효과는 그대로 유지할 수 있다.
도 4는 제3실시예에 따른 반도체 장치를 도시한 도면이다.
도 4를 참조하면, 기판(51) 상에 복수의 반도체구조물이 형성된다. 반도체구조물은 제1반도체구조물(54)과 제2반도체구조물(59A)을 포함할 수 있다. 제1반도체구조물(54) 사이에는 이들의 절연을 위한 절연층(56)을 포함할 수 있다. 제1반도체구조물(54)과 제2반도체구조물(59A) 사이에는 에어갭(60)이 형성될 수 있다. 에어갭(60) 상부는 캡핑층(61)이 형성될 수 있다.
제1반도체구조물(54)은 제1도전층(52)을 포함할 수 있다. 제1반도체구조물(54)은 제1도전층(52)과 하드마스크층(53)을 포함하는 적층구조일 수 있다. 제1도전층(52)은 실리콘함유층, 금속함유층을 포함할 수 있다. 제1도전층(52)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전층(52)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전층(52)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 하드마스크층(53)은 절연물질을 포함할 수 있다. 하드마스크층(53)은 산화물 또는 질화물을 포함할 수 있다. 제1반도체구조물(54)과 제2반도체구조물(59A) 중 어느 하나의 반도체구조물은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 다른 하나의 반도체구조물은 플러그 형상을 가질 수 있다. 예를 들어, 제1반도체구조물(54)은 라인형상의 구조물이고, 제2반도체구조물(59A)은 플러그 형상의 구조물일 수 있다. 제1반도체구조물(54)은 기판(51) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
제2반도체구조물(59A)은 실리콘함유층, 금속함유층을 포함할 수 있다. 제2반도체구조물(59A)은 예를 들어, 폴리실리콘층을 포함할 수 있다.
제1반도체구조물(54)의 양측벽에는 스페이서(55)가 더 형성될 수 있다. 스페이서(55)는 절연물질을 포함할 수 있다. 스페이서(55)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 스페이서(55)는 에어갭(60)과 함께 제1반도체구조물(54)과 제2반도체구조물(59A) 사이의 절연 역할을 할 수 있다.
제1반도체구조물(54)과 제2반도체구조물(59A) 중 어느 하나는 게이트, 비트라인을 포함할 수 있다. 다른 하나는 콘택플러그를 포함할 수 있다. 도 4에서, 제1반도체구조물(54)의 제1도전층(52)은 비트라인을 포함할 수 있고, 제2반도체구조물(59A)은 스토리지노드콘택플러그를 포함할 수 있다. 다른 실시예에서, 제1반도체구조물(54)의 제1도전층(52)은 게이트전극을 포함할 수 있고, 제2반도체구조물(59A)은 소스/드레인영역에 연결된 콘택플러그를 포함할 수 있다. 제2반도체구조물(59A)이 금속함유층을 포함하는 경우 콘택플러그는 금속플러그가 될 수 있다.
절연층(56)은 저유전 물질(Low-k material)을 포함할 수 있다. 절연층(56)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
에어갭(60)은 상부의 선폭(W1)이 하부의 선폭(W2)보다 작게 형성되어 캡핑층(61)이 에어갭(60) 내부에 갭필되는 것을 방지한다. 이를 위해, 에어갭(60)의 상부 선폭(W1)은 캡핑층(61)의 갭필(Gap fill) 한계보다 작게 형성될 수 있다. 캡핑층(61)은 후속 공정시 에어갭(60)이 오픈되는 것을 방지할 수 있으며, 절연물질을 포함할 수 있다.
본 실시예에서는 유전율이 1인 에어갭(60)을 형성하여 제1반도체구조물(14) 및 제2반도체구조물(59A) 간의 기생캐패시턴스를 감소시키되, 에어갭(60)의 상부의 선폭만을 선택적으로 작게 조절하여 캡핑층(61)이 에어갭(60) 내부에 갭필되는 것을 방지함으로써 캡핑층(61)의 공정난이도를 감소시킴과 동시에 에어갭(60)의 기생캐패시턴스 감소효과를 그대로 유지시킬 수 있다.
도 5a 내지 도 5i는 제3실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 나타낸 도면이다. 도 5a 내지 도 5i는 도 4를 형성하기 위한 공정 단면도이며, 이해를 돕기 위해 도 4와 동일한 도면부호를 사용하여 설명하기로 한다. 동일한 도면부호는 동일 영역을 지칭한다.
도 5a에 도시된 바와 같이, 기판(51) 상에 복수의 반도체구조물, 예를 들어 제1반도체구조물(54)을 형성한다. 기판(51)은 반도체 기판을 포함할 수 있다. 기판(51)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(51)은 SOI기판을 포함할 수도 있다.
기판(51) 상에 형성되는 제1반도체구조물(54)은 일정 간격을 가지면서 규칙적으로 배치되는 라인 형상을 가질 수 있다. 제1반도체구조물(54)을 형성하기 위해 제1도전층 상에 하드마스크패턴(53)을 형성한다. 하드마스크패턴(53)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전층패턴(52)이 형성된다. 제1도전층패턴(52)과 하드마스크패턴(53)이 적층된 제1반도체구조물(54)이 형성된다. 제1도전층패턴(52)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 예를 들어, 제1도전층패턴(52)은 폴리실리콘층 또는 금속층을 포함할 수 있다. 또한, 제1도전층패턴(52)은 폴리실리콘층과 금속층을 적층하여 형성할 수 있으며, 이때, 폴리실리콘층과 금속층 사이에 배리어층이 더 형성될 수 있다. 제1도전층패턴(52)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄층과 티타늄질화물이 적층될 수 있다.
이어서, 제1반도체구조물(54)의 양측벽에 스페이서(55)를 형성한다. 스페이서(55)는 질화물 또는 산화물을 포함할 수 있다. 스페이서(55)는 실리콘질화물, 실리콘산화물을 포함할 수 있다.
이어서, 제1반도체구조물(54) 사이를 매립하는 절연층(56)을 형성한다. 절연층(56)은 저유전 물질(Low-k material)을 포함할 수 있다. 절연층(56)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
도 5b에 도시된 바와 같이, 절연층(56)을 식각하여 제1반도체구조물(54) 사이에 오픈부(57)를 형성한다. 오픈부(57)는 라인 형상을 갖거나, 콘택홀 형상을 가질 수 있다. 예를 들어, 제1반도체구조물(54)이 비트라인구조물을 포함하는 경우, 오픈부는 스토리지노드 콘택홀을 포함할 수 있다. 다른 실시예에서, 제1반도체구조물(54)의 게이트구조물을 포함하는 경우, 오픈부(57)는 랜딩 플러그 콘택홀을 포함할 수 있다.
본 실시예에서는 제1반도체구조물(54)의 측벽에 스페이서(55)를 형성한 후 절연층(56) 및 오픈부(57)를 형성하고 있으나, 다른 실시예로 오픈부(57)를 형성한 후 스페이서(55)를 형성하거나, 오픈부(57)의 측벽에 스페이서를 추가로 더 형성할 수도 있다.
이어서, 오픈부(57)를 포함하는 전체구조를 따라 희생스페이서물질(58)을 형성한다. 희생스페이서물질(58)은 기판(51) 및 스페이서(55)에 대해 식각선택비를 갖고 습식식각이 용이한 물질로 형성할 수 있다. 특히, 희생스페이서물질(58)은 산화된 후 그렇지 않은 영영에 대해 습식식각선택비가 달라지는 물질을 포함할 수 있다. 희생스페이서물질(58)은 금속물질을 포함할 수 있다. 희생스페이서물질(58)은 예를 들어, 티타늄질화막(TiN)을 포함할 수 있다.
도 5c에 도시된 바와 같이, 희생스페이서물질(58)을 선택적으로 산화시킨다. 이는 후속 공정을 통해 에어갭 상부의 선폭을 선택적으로 감소시켜 이후 캡핑층이 에어갭 내부에 갭필(gap fill) 되는 것을 방지하기 위한 것이다.
희생스페이서물질(58)은 플라즈마산화(Plasma oxidation) 공정을 통해 산화시킬 수 있다. 플라즈마산화 공정의 특성상 희생스페이서물질(58)의 상부면 및 상부측면만 선택적으로 산화가 가능하다. 이때, 산화영역(58A)을 제외한 희생스페이서물질(58)의 상부면 및 상부측면의 두께는 후속 습식식각이 가능하고, 후속 공정을 통해 형성될 캡핑층이 에어갭 내부에 갭필되지 않는 두께로 조절할 수 있다.
특히, 희생스페이서물질의 산화영역(58A)은 희생스페이서물질(58)의 상부면 및 상부측면에만 한정되도록 플라즈마를 조절할 수 있다. 이는 희생스페이서에 의해 형성되는 에어갭이 반도체구조물들 즉, 제1반도체구조물(54)과 후속 형성될 제2반도체구조물 간의 기생캐패시턴스를 감소시키는 역할을 하는 바, 에어갭 자체의 선폭은 기생캐패시턴스를 감소시키기에 충분하도록 유지하면서 후속 공정을 통해 형성될 캡핑층이 에어갭 내부에 갭필되지 않도록 하기 위함이다.
도 5d에 도시된 바와 같이, 희생스페이서물질의 산화영역(58A, 도 5c 참조)을 제거한다. 산화영역(58A)을 제거하기 위해 습식식각을 진행할 수 있다. 습식식각은 예를 들어, BOE 용액을 이용하여 진행할 수 있다.
산화영역(58A)이 제거된 희생스페이서물질(58)은 상부의 선폭이 하부의 선폭보다 좁은 형태로 잔류할 수 있다.
도 5e에 도시된 바와 같이, 희생스페이서(58B)를 형성한다. 희생스페이서(58B)를 형성하기 위해 희생스페이서물질(16)에 에치백 공정을 진행할 수 있다.
희생스페이서(58B)는 스페이서(55)의 측벽을 덮는다. 희생스페이서(58B)는 상부의 선폭이 하부의 선폭보다 작은 구조로 형성될 수 있다.
도 5f에 도시된 바와 같이, 희생스페이서(58B)가 형성된 오픈부(57)를 필링(filling)하는 제2도전층(59)을 형성한다. 제2도전층(59)은 플러그를 형성하기 위한 물질이며, 희생스페이서(58B)에 대해 습식식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 제2도전층(59)은 폴리실리콘층을 포함할 수 있다.
도 5g에 도시된 바와 같이, 오픈부(57)의 일부에 매립되도록 제2도전층(59, 도 5f 참조)을 식각하여 제2반도체구조물(59A)을 형성한다. 제2도전층(59)을 식각하는 공정은 제1반도체구조물(54)의 표면이 노출될때까지 제2도전층(59)을 평탄화하는 공정과, 제2도전층(59)을 일정 깊이 리세스 하는 공정으로 나누어 진행할 수 있다. 평탄화하는 공정은 예를 들어 에치백 공정 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
제2반도체구조물(59A)은 적어도 희생스페이서(58B)의 두께가 변하는 부분을 포함하는 높이로 잔류할 수 있다. 희생스페이서(58B)의 두께가 하부 선폭보다 상부 선폭이 좁은 형상을 가지므로, 제2반도체구조물(59A)은 반대로 하부 선폭보다 상부 선폭이 넓은 형상을 가질 수 있다.
제2반도체구조물(59A)은 콘택플러그가 될 수 있다. 제1반도체구조물(54)이 비트라인구조물을 포함하는 경우, 제2반도체구조물(59A)은 스토리지노드콘택플러그가 될 수 있다. 제2반도체구조물(59A)은 희생스페이서(58B)에 의해 에워쌓이는 형태가 될 수 있다.
도 5h에 도시된 바와 같이, 희생스페이서(58B)를 제거한다. 희생스페이서(58B)는 습식식각으로 제거할 수 있다.
희생스페이서(58B)가 제거됨에 따라 제2반도체구조물(59A)과 제1반도체구조물(54) 사이에는 에어갭(60)이 형성된다. 에어갭(60)은 하부의 선폭과 상부의 선폭이 다르게 형성될 수 있다. 에어갭(60)은 하부의 선폭보다 상부의 선폭이 더 작게 형성될 수 있다. 에어갭(60)의 상부 선폭은 후속 공정에서 형성될 캡핑층이 에어갭(60) 내부에 갭필되지 않는 두께일 수 있다.
도 5i에 도시된 바와 같이, 에어갭(60)을 캡핑하는 캡핑층(61)을 형성한다. 캡핑층(61)은 절연물질을 포함할 수 있다. 캡핑층(61)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 실리콘질화물은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 형성할 수 있다.
캡핑층(61)은 후속 공정시 에어갭(60)이 오픈되는 것을 방지하기 위한 것으로, 적어도 에어갭(60)의 상부 선폭보다 두껍게 형성할 수 있다. 도 5d의 산화공정을 통해 에어갭(60) 상부의 선폭을 하부의 선폭보다 작게 조절함으로써 캡핑층(61) 형성시 절연물질이 에어갭(60) 내부에 갭필되는 것을 방지할 수 있다. 또한, 에어갭(60) 하부의 선폭은 그대로 유지하고, 상부의 선폭만을 선택적으로 조절함으로써 기생 캐패시턴스를 감소시키는 효과는 그대로 유지할 수 있다.
제3실시예의 변형예로, 도 3a 내지 도 3i에 기술한 방법과 같이 희생스페이서를 형성한 후, 등방성 식각을 통해 희생스페이서의 선폭을 조절하고 후속공정을 진행하는 방법 또한 가능하다.
도 6a 내지 도 6j는 메모리셀을 제조하는 방법의 일 예를 나타낸 도면이다.
도 6a에 도시된 바와 같이, 기판(71)에 소자분리영역(72)을 형성한다. 이에 따라, 복수의 활성영역(73)이 정의된다. 기판(71)은 반도체 기판을 포함할 수 있다. 기판(71)은 실리콘 기판, 실리콘저마늄기판 또는 SOI 기판을 포함할 수 있다. 소자분리영역(72)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(72)에 의해 활성영역(73)이 정의될 수 있다. 소자분리영역(72)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
도시하지 않았으나, 소자분리영역(72)을 형성한 후에, 매립게이트전극을 형성할 수 있다.
이어서, 기판(71) 전면에 제1층간절연층(74)을 형성한다. 제1층간절연층(74)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
이어서, 제1층간절연층(74)을 식각하여 비트라인콘택홀을 형성한 후, 비트라인콘택홀에 도전층을 매립하여 비트라인콘택플러그(75)를 형성한다. 비트라인콘택플러그(75)는 폴리실리콘층 또는 금속층을 포함할 수 있다.
이어서, 비트라인콘택플러그(75) 상에 비트라인(76)과 비트라인하드마스크층(77)을 포함하는 비트라인구조물을 형성한다. 비트라인콘택플러그(75)는 폴리실리콘층 또는 금속함유층을 포함할 수 있다. 비트라인(76)은 텅스텐층을 포함할 수 있고, Ti/TiN 등의 배리어층과 배리어층 상의 텅스텐층을 포함할 수도 있다. 비트라인하드마스크층(77)은 실리콘질화물을 포함할 수 있다.
이어서, 비트라인구조물의 측벽에 스페이서(78)를 형성한다. 스페이서(78)는 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
이어서, 비트라인구조물 상에 제2층간절연층(79)을 형성한다. 제2층간절연층(79)은 비트라인구조물 사이에 갭필되도록 패터닝 또는 평탄화될 수 있다.
도 6b에 도시된 바와 같이, 미도시된 마스크패턴을 식각마스크로 이용하여 제2층간절연층(79) 및 제1층간절연층(74)을 식각한다. 이에 따라, 비트라인구조물 사이에 콘택홀(80)이 형성된다. 콘택홀(80)은 비트라인구조물에 의해 자기정렬적으로 형성될 수 있다. 따라서, 콘택홀(80)에 의해 이웃하는 비트라인구조물의 측벽이 노출될 수 있다. 콘택홀(80)에 의해 기판(71)의 일부 표면이 노출될 수 있다. 콘택홀(80)에 의해 노출되는 활성영역(73)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함할 수 있다.
이어서, 콘택홀(80)을 포함하는 전체구조를 따라 희생스페이서물질(81)을 형성한다. 희생스페이서물질(81)은 기판(71) 및 스페이서(78)에 대해 식각선택비를 갖고 습식식각이 용이한 물질로 형성할 수 있다. 특히, 희생스페이서물질(81)은 산화된 후 습식식각선택비가 달라지는 물질을 포함할 수 있다. 희생스페이서물질(81)은 금속물질을 포함할 수 있다. 희생스페이서물질(81)은 예를 들어, 티타늄질화막(TiN)을 포함할 수 있다.
도 6c에 도시된 바와 같이, 희생스페이서물질(81)을 선택적으로 산화시킨다. 이는 후속 공정을 통해 에어갭 상부의 선폭을 선택적으로 감소시켜 이후 캡핑층이 에어갭 내부에 갭필(gap fill)되는 것을 방지하기 위한 것이다.
희생스페이서물질(81)은 플라즈마산화(Plasma oxidation) 공정을 통해 산화시킬 수 있다. 플라즈마산화 공정의 특성상 희생스페이서물질(81)의 상부면 및 상부측면만 선택적으로 산화가 가능하다. 이때, 산화영역(81A)을 제외한 희생스페이서물질(81)의 상부면 및 상부측면의 두께는 후속 습식식각이 가능하고, 후속 공정을 통해 형성될 캡핑층이 에어갭 내부에 갭필되지 않는 두께로 조절할 수 있다.
특히, 희생스페이서물질의 산화영역(81A)은 희생스페이서물질(81)의 상부면 및 상부측면에만 한정되도록 플라즈마를 조절할 수 있다. 이는 희생스페이서에 의해 형성되는 에어갭이 스토리지노드콘택플러그와 비트라인구조물 간의 기생캐패시턴스를 감소시키는 역할을 하는 바, 에어갭 자체의 선폭은 기생캐패시턴스를 감소시키기에 충분하도록 유지하면서 후속 공정을 통해 형성될 캡핑층이 에어갭 내부에 매립되지 않도록 하기 위함이다.
도 6d에 도시된 바와 같이, 희생스페이서물질의 산화영역(81A, 도 6c 참조)을 제거한다. 산화영역(81A)을 제거하기 위해 습식식각을 진행할 수 있다. 습식식각은 예를 들어, BOE 용액을 이용하여 진행할 수 있다.
산화영역(81A)이 제거된 후 잔류하는 희생스페이서물질(81)은 상부의 선폭(W1)이 하부의 선폭(W2)보다 좁은 형태로 잔류할 수 있다.
도 6e에 도시된 바와 같이, 콘택홀(80)의 측벽에 희생스페이서(81B)를 형성한다. 희생스페이서(81B)를 형성하기 위해 희생스페이서물질(81, 도 6d 참조)을 에치백(Etch back)할 수 있다.
희생스페이서(81B)는 상부의 선폭이 하부의 선폭보다 작은 구조로 형성될 수 있다.
도 6f에 도시된 바와 같이, 희생스페이서(81B)가 형성된 콘택홀(80)을 필링하는 도전층(82)을 형성한다. 도전층(82)은 스토리지노드콘택플러그를 형성하기 위한 물질이며, 희생스페이서(81B)에 대해 습식식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 도전층(82)은 폴리실리콘층을 포함할 수 있다.
도 6g에 도시된 바와 같이, 스토리지노드콘택플러그(82A)를 형성한다. 스토리지노드콘택플러그(82A)는 도전층(82)을 식각하여 형성할 수 있는데, 도전층(82)을 식각하는 공정은 비트라인구조물의 표면이 노출될때까지 도전층을 평탄화하는 공정과, 도전층을 콘택홀(80)의 일부에 매립되도록 일정 깊이 리세스 하는 공정으로 나누어 진행할 수 있다. 평탄화하는 공정은 예를 들어 에치백 공정 또는 화학적기계적연마 공정으로 진행할 수 있다.
스토리지노드콘택플러그(82A)는 적어도 희생스페이서(81A)의 두께가 변하는 부분을 포함하는 두께로 잔류할 수 있다. 희생스페이서(81B)의 두께가 하부선폭보다 상부선폭이 좁은 형상을 가지므로, 스토리지노드콘택플러그(82A)는 반대로 하부선폭보다 상부선폭이 넓은 형상을 가질 수 있다.
도 6h에 도시된 바와 같이, 희생스페이서(81B)를 제거한다. 희생스페이서(81B)는 습식식각으로 제거할 수 있다.
희생스페이서(81B)가 제거됨에 따라 스토리지노드콘택플러그(82A)와 비트라인구조물 사이에는 에어갭(83)이 형성된다. 에어갭(83)은 하부의 선폭과 상부의 선폭이 다르게 형성될 수 있다. 에어갭(83)의 상부 선폭은 후속 공정에서 형성될 캡핑층이 에어갭(83) 내부에 갭필되지 않는 두께일 수 있다.
도 6i에 도시된 바와 같이, 에어갭(83)을 캡핑하는 제1캡핑층(84)을 형성한다. 제1캡핑층(84)은 절연물질을 포함할 수 있다. 제1캡핑층(84)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 실리콘질화물은 예컨대 PECVD 공정을 통해 형성할 수 있다.
제1캡핑층(84)은 후속 공정시 에어갭(83)이 오픈되는 것을 방지하기 위한 것으로, 적어도 에어갭(83)의 상부 선폭보다 두껍게 형성할 수 있다. 도 6c의 산화공정을 통해 에어갭(83) 상부의 선폭을 하부의 선폭보다 작게 조절함으로써 제1캡핑층(84) 형성시 절연물질이 에어갭(83) 내부에 갭필되는 것을 방지할 수 있다. 또한, 에어갭(83) 하부의 선폭은 그대로 유지하고, 상부의 선폭만을 선택적으로 조절함으로써 기생 캐패시턴스를 감소시키는 효과는 그대로 유지할 수 있다. 그리고, 에어갭(83)의 상부 선폭이 줄어듬에 따라 스토리지노드콘택플러그(82A)의 상부면적은 증가하여 후속 공정을 통해 형성될 스토리지노드와의 면저항이 감소할 수 있다.
도 6j에 도시된 바와 같이, 스토리지노드콘택플러그(82A) 상에 제2캡핑층(85)을 형성한다. 제2캡핑층(85)은 스토리지노드콘택플러그(82A) 상에 형성되어 스토리지노드홀(80)의 나머지 부분을 매립할 수 있다. 제2캡핑층(85)은 스토리지노드콘택플러그(82A)와 스토리지노드(86)를 연결하는 제2스토리지노드콘택플러그 역할을 할 수 있다. 제2캡핑층(85)은 도전물질을 포함할 수 있다. 예를 들어, 스토리지노드콘택플러그(82A)가 폴리실리콘층이고, 스토리지노드(86)가 금속인 경우 또는 반대로 스토리지노드콘택플러그(82A)가 금속층이고, 스토리지노드(86)가 폴리실리콘층인 경우 제2캡핑층(85)은 오믹콘택층일 수 있다.
이어서, 제2캡핑층(85)에 의해 스토리지노드콘택플러그(82A)에 연결되는 캐패시터의 스토리지노드(86)를 형성한다. 스토리지노드(86)는 필라 형태일 수 있고, 다른 실시예에서 실린더 형태를 가질 수도 있다. 도시하지 않았지만, 스토리지노드(86) 상에 유전층 및 플레이트노드를 더 형성할 수 있다. 스토리지노드(86)를 형성하기 위해, 비트라인구조물을 포함하는 전체구조 상에 몰드층(미도시)을 형성한 후 몰드층을 식각하여 오픈부를 형성한다. 이후, 오픈부에 스토리지노드(86)를 형성하고, 습식딥아웃(Wet dip-out)을 통해 몰드층을 제거할 수 있다.
도 7은 메모리 카드를 보여주는 개략도이다.
도 7을 참조하면, 메모리 카드(100)는 제어기(110) 및 메모리(120)를 포함할 수 있다. 제어기(110) 및 메모리(120)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(110)의 명령에 따라서 메모리(120) 및 제어기(110)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(100)는 메모리(120)에 데이터를 저장하거나 또는 메모리(120)로부터 데이터를 외부로 출력할 수 있다. 메모리(120)의 특정 부분에는 앞서 설명한 바와 같은 에어갭 및 플러그들을 포함할 수 있다. 이러한 메모리 카드(100)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(100)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital card, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 8은 전자 시스템을 보여주는 블록도이다.
도 8을 참조하면, 전자 시스템(200)은 프로세서(210), 입/출력 장치(230) 및 칩(220)을 포함할 수 있고, 이들은 버스(240)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(210)는 프로그램을 실행하고, 전자 시스템(200)을 제어하는 역할을 할 수 있다. 입/출력 장치(230)는 전자 시스템(200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(200)은 입/출력 장치(230)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(220)은 프로세서(210)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(210)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(220)은 앞서 설명한 에어갭 및 플러그들을 포함할 수 있다. 전자 시스템(200)은 칩(220)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk : SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 절연층
13 : 오픈부 15A : 반도체구조물
16 : 에어갭 17 : 캡핑층

Claims (23)

  1. 기판 상에 형성되고 상기 기판의 일부를 노출시킨 오픈부를 갖는 분리층;
    상기 오픈부에 형성된 제1반도체구조물;
    상기 제1반도체구조물과 오픈부의 측벽 사이에 형성되고 상부의 선폭과 하부의 선폭이 다른 에어갭; 및
    상기 에어갭 상부를 캡핑하는 캡핑층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 에어갭은 상부의 선폭의 하부의 선폭보다 작은 반도체 장치.
  3. 기판 상에 번갈아 반복 형성된 제1 및 제2반도체구조물;
    상기 제1 및 제2반도체구조물 사이에서 상부의 선폭과 하부의 선폭이 다른 에어갭; 및
    상기 에어갭 상부를 캡핑하는 캡핑층
    을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 에어갭은 상부의 선폭이 하부의 선폭보다 작은 반도체 장치.
  5. 제3항에 있어서,
    제1반도체구조물은 도전라인을 포함하고, 제2반도체구조물은 플러그를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 도전라인은 비트라인 또는 게이트를 포함하는 반도체 장치.
  7. 기판 상에 분리층을 형성하는 단계;
    상기 분리층을 식각하여 상기 기판의 일부를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 상부의 선폭과 하부의 선폭이 다른 희생스페이서를 형성하는 단계;
    상기 오픈부를 매립하는 반도체구조물을 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 반도체구조물과 분리층 사이에 에어갭을 형성하는 단계; 및
    상기 에어갭 상부를 캡핑하는 캡핑층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 제1반도체구조물을 포함하는 전체구조를 따라 희생스페이서물질을 형성하는 단계;
    상기 희생스페이서물질의 상부측면을 선택적으로 산화시키는 단계;
    상기 희생스페이서물질의 산화영역을 제거하는 단계; 및
    상기 희생스페이서물질을 식각하여 상기 반도체구조물의 측벽에 희생스페이서를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 희생스페이서물질을 선택적으로 산화시키는 단계는,
    플라즈마 산화 공정으로 진행하는 반도체 장치 제조 방법.
  10. 제8항에 있어서,
    상기 희생스페이서의 산화영역을 제거하는 단계는,
    습식식각으로 진행하는 반도체 장치 제조 방법.
  11. 제7항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 오픈부를 포함하는 분리층을 따라 희생스페이서물질을 형성하는 단계;
    상기 희생스페이서물질을 식각하여 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 및
    상기 희생스페이서의 상부측면을 일정두께 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 희생스페이서의 상부측면을 식각하는 단계는,
    등방성 건식식각으로 진행하는 반도체 장치 제조 방법.
  13. 제7항에 있어서,
    상기 희생스페이서는 티타늄질화막을 포함하는 반도체 장치 제조 방법.
  14. 제7항에 있어서,
    상기 희생스페이서를 제거하는 단계는,
    습식식각으로 진행하는 반도체 장치 제조 방법.
  15. 기판 상에 복수의 제1반도체구조물을 형성하는 단계;
    상기 제1반도체구조물의 측벽에 상부의 선폭과 하부의 선폭이 다른 희생스페이서를 형성하는 단계;
    상기 제1반도체구조물 사이를 매립하는 제2반도체구조물을 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 제1반도체구조물과 제2반도체구조물 사이에 에어갭을 형성하는 단계; 및
    상기 에어갭 상부를 캡핑하는 캡핑층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 제1반도체구조물을 포함하는 전체구조를 따라 희생스페이서물질을 형성하는 단계;
    상기 희생스페이서물질의 상부측면을 선택적으로 산화시키는 단계;
    상기 희생스페이서의 산화영역을 제거하는 단계; 및
    상기 희생스페이서물질을 식각하여 상기 제1반도체구조물의 측벽에 희생스페이서를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제15항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 제1반도체구조물을 포함하는 전체구조를 따라 희생스페이서물질을 형성하는 단계;
    상기 희생스페이서물질을 식각하여 상기 제1반도체구조물의 측벽에 희생스페이서를 형성하는 단계; 및
    상기 희생스페이서의 상부측면을 일정두께 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  18. 제15항에 있어서,
    상기 희생스페이서는 티타늄질화막을 포함하는 반도체 장치 제조 방법.
  19. 제15항에 있어서,
    상기 희생스페이서를 제거하는 단계는,
    습식식각으로 진행하는 반도체 장치 제조 방법.
  20. 제15항에 있어서,
    상기 제1반도체구조물은 도전라인을 포함하고, 상기 제2반도체구조물은 플러그를 포함하는 반도체 장치 제조 방법.
  21. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계;
    상기 비트라인구조물 사이를 매립하는 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 상기 기판의 일부를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 상부의 선폭과 하부의 선폭이 다른 희생스페이서를 형성하는 단계;
    상기 오픈부를 매립하는 플러그구조물을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 에어갭 상부를 캡핑하는 캡핑층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  22. 제21항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 오픈부를 포함하는 전체구조를 따라 희생스페이서물질을 형성하는 단계;
    상기 희생스페이서물질의 상부측면을 선택적으로 산화시키는 단계;
    상기 희생스페이서물질을 식각하여 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 및
    상기 희생스페이서의 산화영역을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  23. 제21항에 있어서,
    상기 희생스페이서를 형성하는 단계는,
    상기 오픈부를 포함하는 전체구조를 따라 희생스페이서물질을 형성하는 단계;
    상기 희생스페이서물질을 식각하여 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 및
    상기 희생스페이서의 상부측면을 일정두께 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
KR1020130087354A 2013-07-24 2013-07-24 에어갭을 구비한 반도체장치 및 그 제조 방법 KR20150012033A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130087354A KR20150012033A (ko) 2013-07-24 2013-07-24 에어갭을 구비한 반도체장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130087354A KR20150012033A (ko) 2013-07-24 2013-07-24 에어갭을 구비한 반도체장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150012033A true KR20150012033A (ko) 2015-02-03

Family

ID=52488246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130087354A KR20150012033A (ko) 2013-07-24 2013-07-24 에어갭을 구비한 반도체장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20150012033A (ko)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170003830A (ko) * 2015-06-30 2017-01-10 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20170025859A (ko) * 2015-08-31 2017-03-08 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
US9972527B2 (en) 2015-11-27 2018-05-15 Samsung Electronics Co., Ltd. Semiconductor device including air spacer
KR20190082579A (ko) * 2018-01-02 2019-07-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190112443A (ko) * 2018-03-26 2019-10-07 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
CN110323204A (zh) * 2018-03-30 2019-10-11 三星电子株式会社 半导体器件
CN110718502A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 具有气隙的半导体器件以及用于制造其的方法
CN111863813A (zh) * 2019-04-30 2020-10-30 美光科技公司 用于形成集成电路的方法
CN111900166A (zh) * 2020-06-22 2020-11-06 中国科学院微电子研究所 半导体结构及其制作方法
CN112652625A (zh) * 2019-10-12 2021-04-13 长鑫存储技术有限公司 半导体存储器件及其制作方法
CN114725098A (zh) * 2021-01-04 2022-07-08 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN114843270A (zh) * 2021-02-01 2022-08-02 华邦电子股份有限公司 动态随机存取存储器及其制造方法
WO2024109156A1 (zh) * 2022-11-22 2024-05-30 长鑫存储技术有限公司 半导体结构及其形成方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170003830A (ko) * 2015-06-30 2017-01-10 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20170025859A (ko) * 2015-08-31 2017-03-08 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
US9972527B2 (en) 2015-11-27 2018-05-15 Samsung Electronics Co., Ltd. Semiconductor device including air spacer
KR20190082579A (ko) * 2018-01-02 2019-07-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190112443A (ko) * 2018-03-26 2019-10-07 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
CN110323204A (zh) * 2018-03-30 2019-10-11 三星电子株式会社 半导体器件
CN110323204B (zh) * 2018-03-30 2024-06-07 三星电子株式会社 半导体器件
CN110718502B (zh) * 2018-07-13 2024-02-20 爱思开海力士有限公司 具有气隙的半导体器件以及用于制造其的方法
CN110718502A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 具有气隙的半导体器件以及用于制造其的方法
US10930655B2 (en) 2018-07-13 2021-02-23 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
CN111863813A (zh) * 2019-04-30 2020-10-30 美光科技公司 用于形成集成电路的方法
CN112652625A (zh) * 2019-10-12 2021-04-13 长鑫存储技术有限公司 半导体存储器件及其制作方法
CN111900166A (zh) * 2020-06-22 2020-11-06 中国科学院微电子研究所 半导体结构及其制作方法
CN111900166B (zh) * 2020-06-22 2023-12-05 中国科学院微电子研究所 半导体结构及其制作方法
CN114725098A (zh) * 2021-01-04 2022-07-08 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN114843270A (zh) * 2021-02-01 2022-08-02 华邦电子股份有限公司 动态随机存取存储器及其制造方法
WO2024109156A1 (zh) * 2022-11-22 2024-05-30 长鑫存储技术有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
US9620451B2 (en) Semiconductor memory device with selectively located air gaps
KR20150012033A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9627253B2 (en) Semiconductor device including air gaps and method of fabricating the same
US9337202B2 (en) Semiconductor device with air gap and method for fabricating the same
US9640426B2 (en) Semiconductor device with self-aligned air gap and method for fabricating the same
KR102014950B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8999797B2 (en) Semiconductor device with air gaps and method for fabricating the same
US9202774B2 (en) Semiconductor device with air gap and method for fabricating the same
KR102001511B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9318382B2 (en) Semiconductor device with air gap and method of fabricating the same
KR100833182B1 (ko) 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
KR101950349B1 (ko) 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법
US9240414B1 (en) Semiconductor devices having self-aligned contact pads
KR20140083737A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20140083756A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102029923B1 (ko) 반도체 장치 및 그의 제조 방법
CN118742033A (zh) 一种半导体结构的制造方法
KR20140044445A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid