CN112652625A - 半导体存储器件及其制作方法 - Google Patents
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Abstract
本发明涉及一种半导体存储器件及其制作方法。该方法包括：提供半导体基板；在半导体基板上形成电容接触孔，电容接触孔包括上部和下部，且上部的孔径大于下部的孔径；在电容接触孔内形成第一导电结构，第一导电结构填充电容接触孔，且与下部的高度相同；在上部的侧壁上形成间隙壁和间隔结构，其中间隔结构设置在上部的侧壁与间隙壁之间；在电容接触孔内形成金属导线，金属导线与电容接触孔一一对应且与填充下部的第一导电结构电连接，并各覆盖上部的一侧的间隙壁和间隔结构的顶部；移除间隙壁，形成多个空气间隙，以降低相邻的电容接触孔金属导线之间、以及电容接触孔金属导线与位线金属之间的耦合效应，同时简化电容接触孔金属导线的制作工艺。
Description
技术领域
本发明涉及半导体存储器件技术领域，尤其涉及一种半导体存储器件及其制作方法。
背景技术
随着存储器关键尺寸在不断的缩小，器件结构的集成度随之越来越高，在DRAM制造过程中，由于电容接触孔导线与金属位线之间的间距较小,为了防止位线与电容接触孔导线之间的漏电接触，通常会增加绝缘材质的厚度，位线与电容接触孔导线之间的绝缘材质通常选择氮化硅材料。但是，由于氮化硅的介电常数比较高，则会导致金属位线与电容接触孔导线之间有比较严重的耦合效应，影响信号的传输速度与强度。此外，在电容接触孔导线(多晶硅)填充的制造过程中，由于电容接触孔的深宽比较大，在电容接触孔导线的中心会出现空气间隙的现象。为了保证导线的导电性，常常需要进行回蚀刻，再进行二次填充，再进行回蚀刻，才能做金属导线的填充。可见，在电容接触孔填充过程中，需要经过填充-回蚀刻-再填充-再次回蚀刻-填充金属导线等多个过程，工艺过程较为复杂。
发明内容
本发明提供了一种半导体存储器件及其制作方法，以解决目前半导体存储器件的电容接触孔导线制作工艺复杂的问题，同时降低电容接触孔导线与位线金属之间、以及相邻的电容接触孔导线之间的耦合电容。
本发明实施例提供了一种半导体存储器件的制作方法，包括：
提供半导体基板；；
在所述半导体基板上形成电容接触孔，所述电容接触孔包括上部和下部，且所述上部的孔径大于所述下部的孔径；
在所述电容接触孔内形成第一导电结构，所述第一导电结构填充所述电容接触孔，且与所述下部的高度相同；
在所述上部的侧壁上形成间隙壁和间隔结构，其中所述间隔结构设置在所述上部的侧壁与所述间隙壁之间；
在所述电容接触孔内形成金属导线，所金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述电所述上部的一侧的所述间隙壁和所述间隔结构的顶部；
移除所述间隙壁，形成多个空气间隙。
在其中一个实施例中，所述制作方法还包括：
在形成所述空气间隙的半导体基板上形成密封层，所述密封层覆盖所述间隙壁之间的半导体基板的上方区域、所述间隔结构、空气间隙和所述电容接触孔金属导线，并将所述空气间隙封口。
在其中一个实施例中，所述提供半导体基板，包括：
提供半导体衬底；
在所述半导体衬底上形成多个延第一方向延伸的位元线结构，所述位元线结构包括位线导电层和位线绝缘层；
在所述半导体衬底上形成第一牺牲氧化层，所述第一牺牲氧化层覆盖所述位元线结构并填充相邻所述位元线结构之间的间隔区域。
在其中一个实施例中，在所述半导体基板上形成电容接触孔，所述电容接触孔包括上部和下部，且所述上部的孔径大于所述下部的孔径，包括：
在形成所述位元线结构的半导体基板上形成延第二方向延伸的隔离绝缘层，所述隔离绝缘层与所述位线绝缘层相交定义出所述电容接触孔；
通过回刻蚀工艺，将所述电容接触孔中的所述第一牺牲氧化层刻蚀至所述电容接触孔的所述上部与下部的界面处；
通过调整刻蚀选择比，先刻蚀所述上部的侧壁，即所述隔离绝缘层与所述位线绝缘层对应所述上部的部分，再去除所述下部内的所述第一牺牲氧化层，使得所述上部的孔径大于所述下部的孔径。
在其中一个实施例中，在所述上部的侧壁上形成间隙壁和间隔结构，其中所述设置在所述间隔结构上部的侧壁与所述间隙壁之间，包括：
依次形成氧化硅材料层和氮化硅材料层，覆盖所述电容接触孔内的第一导电结构顶部以及包覆所述隔离绝缘层与所述位线绝缘层对应所述上部的部分；
刻蚀掉所述氧化硅材料层和所述氮化硅材料层的顶部和底部，保留所述氧化硅材料层和所述氮化硅材料层的侧壁，形成所述间隙壁和所述间隔结构。
在其中一个实施例中，所述氧化硅材料层和氮化硅材料层的总厚度为2～5nm。
在其中一个实施例中，采用相同的材料制作所述间隔结构和所述密封层。
在其中一个实施例中，在所述电容接触孔内形成金属导线，所述金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述上部的一侧的所述间隙壁和所述间隔结构的顶部，包括：
沉积金属材料以形成金属材料层，所述金属材料层填充所述上部，并覆盖相邻的所述上部之间的区域的顶面；
在所述金属材料层表面形成硬掩膜层；
在所述硬掩膜层表面依次形成第一掩膜图案和第二掩膜图案，第一掩膜图案和第二掩膜图案呈条状，且相互交叉定义出所述金属导电的图案；
将所述第一掩膜图案和第二掩膜图案转移到所述硬掩膜层；
去除所述第一掩膜图案和第二掩膜图案；
以所述硬掩膜层为掩膜，对所述金属材料层进行刻蚀，形成所述金属导线。
在其中一个实施例中，所述移除所述间隙壁，形成多个空气间隙，包括：
通过调整所述间隙壁和所述间隔结构的刻蚀选择比，刻蚀掉所述间隙壁，形成所述空气间隙。
基于同一发明构思，本发明实施例还提供了一种半导体存储器件，包括：
半导体基板；
电容接触孔，设置在所述半导体基板上，包括上部和下部，且所述上部的孔径大于所述下部的孔径；
第一导电结构，位于所述电容接触孔内，填充所述电容接触孔，且与所述下部的高度相同；
间隔结构，设置于所述上部的侧壁上；
空气间隙，设置于所述间隔结构背向所述电容接触孔的一侧；以及
金属导线，所述金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述上部的一侧的所述空气间隙和所述间隔结构的顶部。
在其中一个实施例中，所述半导体基板包括：
半导体衬底；和
位元线结构，设置在所述半导体衬底的表面，且延第一方向延伸，所述位元线结构包括位线导电层和位线绝缘层。
在其中一个实施例中，所述半导体存储器件还包括密封层，所述密封层覆盖所述位元线结构、所述间隔结构、空气间隙和所述电容接触孔金属导线，并将所述空气间隙封口。
在其中一个实施例中，所述密封层的制作材料与所述间隔结构的制作材料相同。
在其中一个实施例中，所述间隔结构和与之相邻的所述空气间隙在所述第二方向上的总厚度为2～5nm。
综上，本发明提供了一种半导体存储器件及其制作方法。所述制作方法包括：提供半导体基板；在所述半导体基板上形成电容接触孔，所述电容接触孔包括上部和下部，且所述上部的孔径大于所述下部的孔径；在所述电容接触孔内形成第一导电结构，所述第一导电结构填充所述电容接触孔，且与所述下部的高度相同；在所述上部的侧壁上形成间隙壁和间隔结构，其中所述间隔结构设置在所述上部的侧壁与所述间隙壁之间；在所述电容接触孔内形成金属导线，所述金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述上部的一侧的所述间隙壁和所述间隔结构的顶部；移除所述间隙壁，形成空气间隙。本发明中，先形成T型的电容接触孔，并在所述上部的侧壁上形成间隙壁和间隔结构，再形成第一导电结构和金属导线，并利用间隙壁和间隔结构刻蚀高选择比的特性去掉间隙壁，形成空气间隙，由于空气具有良好的绝缘性和较小的介电系数，因此通过形成空气间隙可以降低相邻的金属导线之间、以及金属导线与位线金属之间的介电系数，从而降低了相邻的金属导线之间、以及金属导线与位线导电层之间的耦合效应。同时，由于形成的电容接触孔为T型，从而降低了电容接触孔的深宽比，填充中心的中空现象得到改善，省去了二次回刻蚀和二次填充的过程，简化了第一导电结构的制作工艺。
附图说明
图1为本发明实施例提供的一种半导体存储器件的制作方法流程图；
图2为本发明实施例提供的另一种半导体存储器件的制作方法流程图；
图3为本发明实施例提供的形成T型位元线结构的方法流程示意图；
图4为本发明实施例提供的形成间隙壁和间隔结构的方法流程示意图；
图5为本发明实施例提供的形成金属导线的方法流程示意图；
图6为本发明实施例提供的一种半导体存储器件的结构示意图。
附图标号说明
100 半导体衬底 200 位元线结构
210 位线导电层 220 位线绝缘层
300 电容接触孔 400 第一导电结构
500 间隙壁 600 间隔结构
700 金属导线 700a 金属材料层
AG 间隙壁 800 密封层
910 第一牺牲氧化层 920 硬掩膜层
921 有机碳材料层 922 氮化硅材料层
930 第一掩膜图案 940 第二掩膜图案
950 光刻胶
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
请参见图1和图2，本发明实施例提供了一种半导体存储器件的制作方法，包括：
步骤S110，提供半导体基板；
步骤S120，在所述半导体基板上形成电容接触孔300，所述电容接触孔300包括上部和下部，且所述上部的孔径大于所述下部的孔径；
步骤S130，在所述电容接触孔300内形成第一导电结构400，所述第一导电结构400填充所述电容接触孔300，且与所述下部的高度相同；
步骤S140，在所述上部的侧壁上形成间隙壁500和间隔结构600，其中所述间隔结构600设置在所述上部的侧壁与所述间隙壁500之间；
步骤S150，在所述电容接触孔300内形成金属导线700，所述金属导线700与所述电容接触孔300一一对应且与填充所述下部的所述第一导电结构400电连接，并各覆盖所述上部的一侧的所述间隙壁500和所述间隔结构600的顶部；
步骤S160，移除所述间隙壁500，形成多个空气间隙AG。
本实施例中，通过先形成T型的电容接触孔3000，并在位电容接触孔300上部的侧壁上形成间隙壁500和间隔结构600，再形成第一导电结构400和金属导线700，并利用间隙壁500和间隔结构600刻蚀高选择比的特性去掉间隙壁500，形成空气间隙AG，由于空气具有良好的绝缘性和较小的介电系数，因此通过形成空气间隙AG可以降低相邻的金属导线700之间、以及金属导线700与位线金属之间的介电系数，从而降低了相邻的金属导线700之间、以及金属导线700与位线导电层之间的耦合效应。同时，由于形成的电容接触孔为T型，从而降低了电容接触孔300的深宽比，填充中心的中空现象得到改善，省去了二次回刻蚀和二次填充的过程，简化了第一导电结构的制作工艺。
可以理解，随着半导体存储器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的动态随机存储器的制造过程中，对导线的绝缘材质有了更高的要求，例如，需要具有更高的带宽以保证绝缘性能良好，需要具有更低的介电系数以确保寄生电容和耦合效应较小，各种各样的具有低介电系数的介电材质广泛被应用于半导体制造的中。
其中氮化硅-空气层-氮化硅的空气层结构是最优的低k介电材质结构之一，该结构中的空气层可以确保其绝缘性能良好，同时空气层具有最低的介电系数，广泛应用于DRAM后段金属导线之间的绝缘，降低金属导线之间耦合效应、寄生电容，从而达到降低IC延迟，提高器件响应速度的效果。而在DRAM制造的前中段，空气层结构的应用较少。因此，本发明中通过在DRAM制造的前中段形成氮化硅-空气层-氮化硅的空气层结构，可降低相邻的金属导线700之间、以及金属导线700与位线导电层之间的耦合效应。
在其中一个实施例中，所述制作方法还包括：
步骤S170，在形成所述空气间隙AG的半导体基板上形成密封层800，所述密封层800覆盖述间隙壁之间的半导体基板的上方区域、所述位元线结构200、所述间隔结构600、空气间隙AG和所述金属导线700，并将所述空气间隙AG封口。
本实施例中，采用氮化硅材料制作所述密封层800，因此所述密封层800具有良好的绝缘性能，因此通过形成所述密封层800，最终形成有空气间隙和氮化硅材料包裹的金属导线700，进一步增大了相邻的金属导线700之间、以及金属导线700与位线金属之间绝缘性，降低了相邻的金属导线700之间、以及金属导线700与位线金属之间绝缘性耦合效应，从而降低半导体存储器件的延时，提升产品性能。
请参见图3，在其中一个实施例中，所述提供半导体基板，包括：
提供半导体衬底100；
在所述半导体衬底上形成多个延第一方向延伸的位元线结构200，所述位元线结构包括位线导电层210和位线绝缘层220；
在所述半导体衬底上形成第一牺牲氧化层910，所述第一牺牲氧化层910覆盖所述位元线结构并填充相邻所述位元线结构之间的间隔区域。
本实施例中，先通过一多层堆叠结构进行图案化形成位线导电层210，位线导电层210包括非金属导电层和金属层，然后再形成第一牺牲氧化层910，所述第一牺牲氧化层910中设置有多个条状的凹槽，通过凹槽暴露出所述位线导电层，最后通过填充绝缘材料，并通过回刻蚀工艺形成所述位线绝缘层220。由于在形成所述位线绝缘层220的过程中所述第一牺牲氧化层910起到了支撑作用，因此可有效防止所述位线绝缘层220发生倾斜或断裂。所述半导体衬底100可为硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。所述非金属导电层可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，金属层可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而位线绝缘层220可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但不以此为限。此外，还可以通过对一多层堆叠结构进行图案化形成位元线结构200。例如，可于半导体衬底100上形成非金属导电层、一金属层以及一位线绝缘层220依序堆叠的多层堆叠结构，再对此多层堆叠结构进行图案化而形成位元线结构200。
另外，本实施中所述第一牺牲氧化层910采用氧化硅材料形成，所述位线绝缘层220采用氮化硅材料形成。由于氧化硅和氮化硅具有较高的刻蚀选择比，因此能够保证在刻蚀位线绝缘层220上部的过程中，所述第一牺牲氧化硅层的刻蚀速度很慢，高度几乎不受影响。
在其中一个实施例中，在所述半导体基板上形成电容接触孔300，所述电容接触孔300包括上部和下部，且所述上部的孔径大于所述下部的孔径，包括：
在形成所述位元线结构200的半导体基板上形成延第二方向延伸的隔离绝缘层(未图示)，所述隔离绝缘层与所述位线绝缘层220相交定义出所述电容接触孔300；
通过回刻蚀工艺，将所述电容接触孔300中的所述第一牺牲氧化层910刻蚀至所述电容接触孔300的所述上部与下部的界面处；
通过调整刻蚀选择比，先刻蚀所述上部的侧壁，即所述隔离绝缘层与所述位线绝缘层220对应所述上部的部分，再去除所述下部内的所述第一牺牲氧化层910，使得所述上部的孔径大于所述下部的孔径。
本实施例中，采用所述氧化硅制作所述第一牺牲氧化层910，采用氮化硅制作所述位线绝缘层220。在刻蚀所述第一牺牲氧化层910的过程中，可通过使用含卤素的气体(如CF4、CH2F2、CHF3、C4F8等气体)对第一牺牲氧化层910进行刻蚀，通过调整刻蚀气体中含卤素的气体的含量，调整对氧化硅和氮化硅的刻蚀比，从而形成T型的电容接触孔。
在其中一个实施例中，在电容接触孔300内形成所述第一导电结构400，包括：
在形成所述电容接触孔300的半导体衬底100上形成一导电材料层，所述导电材料层覆盖所述电容接触孔300和所述位元线结构200；
通过回刻蚀工艺，将所述导电材料层刻蚀至所述上部与下部的界面处，形成所述第一导电结构400。
可以理解，形成所述第一导电结构400的过程中，向电容接触孔300中填充多晶硅时，由于所述电容接触孔300为T型，降低了电容接触孔300的深宽比，大大改善了填充中心出现中空的现象，通过一次填充和一次回刻蚀工艺即可完成电容接触孔300的填充，形成所述第一导电结构400，省去了二次填充和二次回刻蚀的工序，简化了第一导电结构400的制作工艺。此外，由于刻蚀工艺的限制，通过回刻工艺形成的多晶硅孔的截面形状可能不是规则的方形，有可能为圆形，也有可能为不规则图形。
请参见图4，在其中一个实施例中，在所述上部的侧壁上形成所述间隙壁500和所述间隔结构600，其中所述间隔结构600设置在所述上部的侧壁与所述间隙壁500之间，包括：
上依次形成氧化硅材料层和氮化硅材料层，覆盖所述电容接触孔内的第一导电结构顶部以及包覆所述隔离绝缘层与所述位线绝缘层对应所述上部的部分；
刻蚀掉所述氧化硅材料层和所述氮化硅材料层的顶部和底部，保留所述氧化硅材料层和所述氮化硅材料层的侧壁，形成所述间隙壁500和所述间隔结构600。
本实施例中，采用氧化硅材料制作所述间隙壁500以及采用氮化硅材料制作所述间隔结构600，有利于后续利用氧化硅和氮化硅的刻蚀高选择比，通过湿刻工艺除去所述间隙壁500以形成空气间隙AG，同时还不会损坏间隔结构600。
在其中一个实施例中，所述氧化硅材料层和氮化硅材料层的总厚度为2～5nm。本实施例中，所述位元线结构200的上部的线宽与下部的线宽的偏差范围一般在3～10nm，所述氧化硅材料层和氮化硅材料层的总厚度处于2～5nm范围内，此时位元线结构200上部的不会线宽太小而导致倾斜或断裂，还能保证化硅材料层和氮化硅材料层均具有一定的厚度，能够构成形状较好的空气间隙AG。
在其中一个实施例中，采用相同的材料制作所述间隔结构600和所述密封层800。可以理解，采用相同的材料制作所述间隔结构600和所述密封层800，即采用氮化硅制作所述密封层800，可降低制作的复杂程度以及降低物料管控需求。
请参见图5，在其中一个实施例中，在所述电容接触孔300内形成金属导线700，所述金属导线700与所述电容接触孔300一一对应且与填充所述下部的所述第一导电结构400电连接，并各覆盖所述上部的一侧的所述间隙壁500和所述间隔结构600的顶部，包括：
沉积金属材料以形成金属材料层700a，所述金属材料层700a填充所述上部，并覆盖相邻的所述上部之间的区域的顶面；
在所述金属材料层表面形成硬掩膜层920；
在所述硬掩膜层920表面依次形成第一掩膜图案930和第二掩膜图案940，第一掩膜图案930和第二掩膜图案940呈条状，且相互交叉定义出所述金属导电700的图案；
将所述第一掩膜图案930和第二掩膜图案940转移到所述硬掩膜层；
去除所述第一掩膜图案和第二掩膜图案；
以所述硬掩膜920层为掩膜，对所述金属材料层700a进行刻蚀，形成所述金属导线700。
本实施例中，首先，依次沉积有机碳和氮化硅，形成包括有机碳材料层921和氮化硅材料层922的所述硬掩模层920，以便将形成所述金属导线700后，移除所述掩膜层920。其次，在所述氮化硅材料层922上沉积绝缘材料形成第一绝缘材料层，并通过光刻、刻蚀工艺在所述第一绝缘材料层形成所述第一掩膜图案930。以及，在所述第一掩膜图案930上沉积绝缘材料形成第二绝缘材料层，然后涂覆一层光刻胶层950，通过光刻工艺在所述光刻胶中形成第二掩膜图案，后续通过刻蚀工艺将所述第二掩膜图案转移所述第二绝缘材层，形成所述第二掩膜图案940。然后，以所述硬掩膜层920为阻挡层，去掉所述光刻胶950。最后，以所述硬掩膜层920为掩膜，对所述金属材料层700a进行刻蚀，形成所述金属导线700，并去掉所述硬掩膜层。可以理解，由于所述金属导线是根据交叉的第一掩膜图案和第二掩膜图案交叉定义出的图案进行刻蚀形成的，由于受刻蚀工艺的限制，形成的金属导线700不一定是长方形，还可能是近似圆形或不规则形状。
在其中一个实施例中，所述移除所述间隙壁，形成多个空气间隙，包括：
通过调整所述间隙壁和所述间隔结构的刻蚀选择比，刻蚀掉所述间隙壁，形成所述空气间隙。
本实施例中，同样可使用含卤素的气体(如CF4、CH2F2、CHF3、C4F8等气体)对间隙壁进行刻蚀，通过调整刻蚀气体中含卤素的气体的含量，调整对氧化硅和氮化硅的刻蚀比，从而形成所述空气间隙AG。
基于同一发明构思，本发明实施例还提供了一种半导体存储器件，请参见图6，所述半导体存储器件包括衬底基板、位元线结构200、电容接触孔300、第一导电结构400、空气间隙AG和间隔结构600。
所述电容接触孔300设置在所述衬底基板上，包括上部和下部，且所述上部的孔径大于所述下部的孔径。
所述第一导电结构400位于所述电容接触孔内，填充所述电容接触孔，且与所述下部的高度相同。
所述间隔结构600设置于所述上部的侧壁上。
所述空气间隙AG设置于所述间隔结构600背向所述电容接触孔300的一侧。
所述金属导线700与所述电容接触孔300一一对应且与填充所述下部的所述第一导电结构400电连接，并各覆盖所述上部的一侧的所述空气间隙AG和所述间隔结构600的顶部。
可以理解，由于空气具有良好的绝缘性和较小的介电系数，因此通过在所述电容接触孔外侧形成空气间隙AG，可以降低相邻的金属导线700之间、以及金属导线700与位线金属之间的介电系数，从而降低了相邻的金属导线700之间、以及金属导线700与位线金属之间的耦合效应。同时，由于形成的电容接触孔300为T型，从而降低了电容接触孔300的深宽比，填充中心的中空现象得到改善，省去了二次回刻蚀和二次填充的过程，简化了第一导电层的制作工艺。
在其中一个实施例中，所述半导体基板包括半导体衬底100和位元线结构200。其中所述位元线结构200设置在所述半导体衬底100的表面，且延第一方向延伸，所述位元线结构200包括位线导电层210和位线绝缘层220。
本实施例中，所述半导体衬底100可为硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。位线导电层210包括非金属导电层和金属层。其中所述非金属导电层可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，金属层可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而位线绝缘层220可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但不以此为限。
在其中一个实施例中，所述半导体存储器件还包括密封层800，所述密封层800覆盖所述位元线结构200、所述间隔结构600、空气间隙AG和所述电容接触孔金属导线700，并将所述空气间隙AG封口。
本实施例中，采用氮化硅材料制作所述密封层800，因此所述密封层800具有良好的绝缘性能，因此通过形成所述密封层800，最终形成有空气间隙和氮化硅材料包裹的电容接触孔300金属导电结构，进一步增大了相邻的金属导线700之间、以及金属导线700与位线金属之间绝缘性，降低了相邻的金属导线700之间、以及金属导线700与位线金属之间绝缘性耦合效应，从而降低半导体存储器件的延时，提升产品性能。
在其中一个实施例中，所述密封层800的制作材料与所述间隔结构600的制作材料相同。
在其中一个实施例中，所述间隔结构600和与之相邻的所述空气间隙AG在所述第二方向上的总厚度为2～5nm。本实施例中，所述位元线结构200的上部的线宽与下部的线宽的偏差范围一般在3～10nm，所述氧化硅材料层和氮化硅材料层的总厚度处于2～5nm范围内，此时位元线结构200上部的不会线宽太小而导致倾斜或断裂，还能保证化硅材料层和氮化硅材料层均具有一定的厚度，能够构成形状较好的空气间隙AG。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (14)
1.一种半导体存储器件的制作方法，其特征在于，包括：
提供半导体基板；
在所述半导体基板上形成电容接触孔，所述电容接触孔包括上部和下部，且所述上部的孔径大于所述下部的孔径；
在所述电容接触孔内形成第一导电结构，所述第一导电结构填充所述电容接触孔，且与所述下部的高度相同；
在所述上部的侧壁上形成间隙壁和间隔结构，其中所述间隔结构设置在所述上部的侧壁与所述间隙壁之间；
在所述电容接触孔内形成金属导线，所述金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述上部的一侧的所述间隙壁和所述间隔结构的顶部；
移除所述间隙壁，形成多个空气间隙。
2.如权利要求1所述的制作方法，其特征在于，还包括：
在形成所述空气间隙的半导体基板上形成密封层，所述密封层覆盖所述间隙壁之间的半导体基板的上方区域、所述间隔结构、空气间隙和所述金属导线，并将所述空气间隙封口。
3.如权利要求1或2所述的制作方法，其特征在于，所述提供半导体基板，包括：
提供半导体衬底；
在所述半导体衬底上形成多个延第一方向延伸的位元线结构，所述位元线结构包括位线导电层和位线绝缘层；
在所述半导体衬底上形成第一牺牲氧化层，所述第一牺牲氧化层覆盖所述位元线结构并填充相邻所述位元线结构之间的间隔区域。
4.如权利要求3所述的制作方法，其特征在于，在所述半导体基板上形成电容接触孔，所述电容接触孔包括上部和下部，且所述上部的孔径大于所述下部的孔径，包括：
在形成所述位元线结构的半导体基板上形成延第二方向延伸的隔离绝缘层，所述隔离绝缘层与所述位线绝缘层相交定义出所述电容接触孔；
通过回刻蚀工艺，将所述电容接触孔中的所述第一牺牲氧化层刻蚀至所述电容接触孔的所述上部与下部的界面处；
通过调整刻蚀选择比，先刻蚀所述上部的侧壁，即所述隔离绝缘层与所述位线绝缘层对应所述上部的部分，再去除所述下部内的所述第一牺牲氧化层，使得所述上部的孔径大于所述下部的孔径。
5.如权利要求4所述的制作方法，其特征在于，在所述上部的侧壁上形成间隙壁和间隔结构，其中所述间隔结构设置在所述上部的侧壁与所述间隙壁之间，包括：
依次形成氧化硅材料层和氮化硅材料层，覆盖所述电容接触孔内的第一导电结构顶部以及包覆所述隔离绝缘层与所述位线绝缘层对应所述上部的部分；
刻蚀掉所述氧化硅材料层和所述氮化硅材料层的顶部和底部，保留所述氧化硅材料层和所述氮化硅材料层的侧壁，形成所述间隙壁和所述间隔结构。
6.如权利要求5所述的制作方法，其特征在于，所述氧化硅材料层和氮化硅材料层的总厚度为2～5nm。
7.如权利要求2所述的制作方法，其特征在于，采用相同的材料制作所述间隔结构和所述密封层。
8.如权利要求1所述的制作方法，其特征在于，在所述电容接触孔内形成金属导线，所述金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述上部的一侧的所述间隙壁和所述间隔结构的顶部，包括：
沉积金属材料以形成金属材料层，所述金属材料层填充所述上部，并覆盖相邻的所述上部之间的区域的顶面；
在所述金属材料层表面形成硬掩膜层；
在所述硬掩膜层表面依次形成第一掩膜图案和第二掩膜图案，第一掩膜图案和第二掩膜图案呈条状，且相互交叉定义出所述金属导电的图案；
将所述第一掩膜图案和第二掩膜图案转移到所述硬掩膜层；
去除所述第一掩膜图案和第二掩膜图案；
以所述硬掩膜层为掩膜，对所述金属材料层进行刻蚀，形成所述金属导线。
9.如权利要求1所述的制作方法，其特征在于，所述移除所述间隙壁，形成多个空气间隙，包括：
通过调整所述间隙壁和所述间隔结构的刻蚀选择比，刻蚀掉所述间隙壁，形成所述空气间隙。
10.一种半导体存储器件，其特征在于，包括：
半导体基板；
电容接触孔，设置在所述半导体基板上，包括上部和下部，且所述上部的孔径大于所述下部的孔径；
第一导电结构，位于所述电容接触孔内，填充所述电容接触孔，且与所述下部的高度相同；
间隔结构，设置于所述上部的侧壁上；
空气间隙，设置于所述间隔结构背向所述电容接触孔的一侧；以及
金属导线，所述金属导线与所述电容接触孔一一对应且与填充所述下部的所述第一导电结构电连接，并各覆盖所述上部的一侧的所述空气间隙和所述间隔结构的顶部。
11.如权利要求10所述的半导体存储器件，其特征在于，所述半导体基板包括：
半导体衬底；和
位元线结构，设置在所述半导体衬底的表面，且延第一方向延伸，所述位元线结构包括位线导电层和位线绝缘层。
12.如权利要求11所述的半导体存储器件，其特征在于，还包括密封层，所述密封层覆盖所述位元线结构、所述间隔结构、空气间隙和所述电容接触孔金属导线，并将所述空气间隙封口。
13.如权利要求12所述的半导体存储器件，其特征在于，所述密封层的制作材料与所述间隔结构的制作材料相同。
14.如权利要求10所述的半导体存储器件，其特征在于，所述间隔结构和与之相邻的所述空气间隙在所述第二方向上的总厚度为2～5nm。
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