KR20070050605A - 반도체 소자의 메탈 콘택 형성 방법 - Google Patents

반도체 소자의 메탈 콘택 형성 방법 Download PDF

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Abstract

본 발명은 콘택홀과 콘택홀에 매립되는 도전층 간의 단차에 의해 발생하는 보이드를 방지하는데 적합한 반도체 소자를 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 메탈 콘택 형성 방법은 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막의 소정 영역 상에 하드마스크를 형성하는 단계; 상기 하드마스크를 식각 베리어로 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 하드마스크 및 콘택홀의 표면을 따라 베리어 메탈을 형성하는 단계; 상기 콘택홀을 매립하는 두께의 도전층을 형성하는 단계; 클로린계 가스에 대하여 상기 하드마스크의 식각율이 가장 크고, 상기 베리어 메탈은 중간 정도의 식각율을 갖고, 상기 도전층과 상기 절연막은 가장 작은 식각율을 갖는 특성으로 상기 하드마스크와 상기 베리어 메탈을 동시에 제거하는 단계; 및 상기 도전층 상에 메탈 배선을 형성하는 단계가 제공되며, 이에 따라 본 발명은 폴리실리콘막을 하드마스크로 사용하는 메탈 콘택 식각시, 메탈 콘택 식각 후 바로 하드마스크를 제거하는 것이 아니라, 텅스텐막의 평탄화 식각 후, 베리어 메탈과 동시에 제거하므로써, 공정의 단순화 효과가 있다.
또한, 텅스텐막, 산화막, Ti/TiN막, 폴리실리콘막의 막별 식각율 차이를 이용하여 홀 내부의 텅스텐막 손실과 층간절연막의 경계면을 평탄화시킴으로써, 후속 공정에서 매립되는 알루미늄막의 매립 불량을 개선하는 효과가 있다.
메탈 콘택, 콘택홀, 텅스텐막, 에치백, 클로린계 가스

Description

반도체 소자의 메탈 콘택 형성 방법{METHOD FOR FORMING METAL CONTACT IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 메탈 콘택 형성 방법을 도시한 단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 메탈 콘택 형성방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 폴리실리콘하드마스크 24 : 콘택홀
25 : 베리어 메탈 26 : 텅스텐막
27 : 메탈층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다.
특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 캐패시터 형성 이후에 이루어지는 메탈 콘택홀 형성시 공정 상의 어려움이 발생한다.
그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀 영역의 캐패시터 형성 후 주변영역에서 금속 배선 형성을 위한 메탈 콘택홀 형성 공정이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 메탈 콘택 형성 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한다. 폴리실리콘막 하드마스크를 식각 베리어로 층간절연막(12)의 소정 영역을 식각하여 콘택홀(13)을 형성한 후, 폴리실리콘 하드마스크를 제거한다. 이어서, 콘택홀(13)의 내부 표면을 따라 베리어 메탈(14)을 증착한다.
계속해서, 콘택홀(13)의 포함하는 전면에 텅스텐막(15)을 증착하여 콘택홀(13)을 매립한다. 일반적으로 텅스텐막(15)은 CVD 방식으로 증착하기 때문에, 매립시 심(seam)이 발생하기 쉽다. 따라서, 평탄화 공정을 진행한 후 텅스텐막이 과도 식각을 수반하는 전면 식각 진행 후, 콘택홀(13)과 텅스텐막(15) 간의 단차가 발생한다.
도 1b에 도시된 바와 같이, 콘택홀(13)에 매립된 텅스텐막(15) 상에 메탈층으로 알루미늄막(16)을 증착한다. 이 때, 콘택홀(13)과 텅스텐막(15)간의 단차로 인해, 콘택홀(13)의 상단 엣지부에 보이드(B)가 발생한다.
그러나 상술한 종래 기술은, 메탈 콘택홀에 텅스텐막을 증착할 때 텅스텐막 증착시 발생하는 심(seam)에 의해, 식각 후 손실이 과도하게 발생하고, 이러한 손실은 콘택홀 입구와의 단차 차이(A)를 증가시킨다.
또한, 콘택홀의 단차 지역과 과도한 손실로 인해 메탈층인 알루미늄 매립이 불안전하게 되어, 메탈 보이드가 발생하게 되고, 이는 소자의 전기적 단락 또는 메탈 콘택을 디파인 하기 위한 식각시 보이드 지역에 대한 언더컷(undercut- 메탈 라인 디파인 시, 보이드 쪽으로 더 식각되어 메탈층 오픈 현상)을 심화시켜 소자의 전기적 신뢰도를 저하시키는 원인이 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택홀과 콘택홀에 매립되는 도전층 간의 단차에 의해 발생하는 보이드를 방지하는데 적합한 반도체 소자의 메탈 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 메탈 콘택 형성방법은 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막의 소정 영역 상에 하드마스크를 형성하는 단계, 상기 하드마스크를 식각 베리어로 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 하드마스크 및 콘택홀의 표면을 따라 베리어 메탈을 형성하는 단계, 상기 콘택홀을 매립하는 두께의 도전층을 형성하는 단계, 클로린계 가스에 대하여 상기 하드마스크의 식각율이 가장 크고, 상기 베리어 메탈은 중간 정도의 식각율을 갖고, 상기 도전층과 상기 절연막은 가장 작은 식각율을 갖는 특성으로 상기 하드마스크와 상기 베리어 메탈을 동시에 제거하는 단계, 및 상기 도전층 상에 메탈 배선을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 메탈 콘택 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한다. 이어서, 층간절연막(22)의 소정 영역 상에 폴리실리콘 하드마스크(23)를 증 착하고, 폴리실리콘 하드마스크(23)를 식각 베리어로 하여 층간절연막(22)을 선택적으로 식각하여 콘택홀(24)을 형성한다.
이어서, 폴리실리콘 하드마스크(23) 및 콘택홀(24)의 표면을 따라 베리어 메탈(25)을 증착한다. 베리어 메탈(25)은 Ti/TiN막의 적층 구조를 사용한다.
계속해서, 베리어 메탈(25) 상에 콘택홀(24)을 매립하는 두께를 갖는 도전층으로 예컨대, 텅스텐막(26)을 증착한다. 텅스텐막(26)은 CVD 법으로 증착한다.
도 2b에 도시된 바와 같이, SF6 가스를 사용하여 텅스텐막(26) 에치 백을 실시한다. 이하, 에치 백을 진행한 텅스텐막(26)을 텅스텐막(26a)으로 약칭한다.
이 때, 콘택홀(24) 내부로 텅스텐막(26a)이 일정 두께 손실되어 있으며, 손실 정도는 폴리실리콘 하드마스크(23)의 경계면 깊이 만큼 손실된다. 텅스텐막(26a) 식각시 식각 선택비 차이로, 베리어 메탈(25)은 식각되지 않고 잔류한다.
텅스텐막(26a) 에치 백을 진행할 때, 폴리실리콘 하드마스크(23)을 동시에 제거함으로써, 일차 공정을 단순화할 수 있다.
도 2c에 도시된 바와 같이, 클로린계(Chlorine) 베이스 가스를 사용하는 에치 백을 실시하여 폴리실리콘 하드마스크(23)와 베리어 메탈(25)을 동시에 제거한다. 이 때, 클로린계 가스는 Cl2 또는 BCl3을 사용한다.
클로린계 베이스 가스는, 텅스텐막(W)과 층간절연막(Oxide)에 대해서는 낮은 식각율을 갖고, 폴리실리콘막(Poly-Si)에 대해서는 높은 식각율을 보여주며, 베리어 메탈(Ti/TiN)에 대해서는 텅스텐막과 폴리실리콘막의 중간 정도의 식각율을 갖 는 특성이 있다.
즉, 클로린계 베이스 가스에 대해 텅스텐막과 층간절연막, 베리어 메탈, 폴리실리콘막의 식각 선택비는 1:1:2∼3:3∼4 의 비율을 갖는다.
따라서, 이러한 클로린계 베이스 가스의 특성을 이용하여 텅스텐막(26a)의 추가 손실 없이 베리어 메탈(25)과 폴리실리콘 하드마스크(23)를 제거한다. 이 때, 식각 선택비의 차이로, 폴리실리콘 하드마스크(23) 하부의 층간절연막(22)은 손실되지 않는다.
텅스텐막(26a) 에치 백 진행시, 폴리실리콘 하드마스크(23)를 제거함으로써, 콘택홀(24) 내 손실과 층간절연막(22)의 경계면을 평탄화시킴으로써, 후속 메탈층의 매립 불량을 방지할수 있다. 따라서, 메탈 보이드를 방지하여 소자의 전기적 신뢰도를 개선시킨다.
도 2d에 도시된 바와 같이, 텅스텐막(26a) 상에 메탈층(27)을 형성한다.
상술한 바와 같이, 콘택홀을 형성한 후 하드마스크를 잔류시키고 콘택홀에 CVD 텅스텐막을 매립한 후, 과도 식각시 텅스텐막의 매립 깊이를 하드마스크 높이까지 조절하므로써, CVD 텅스텐막을 증착함으로써 발생하는 심에 의한 보이드를 방지할 수 있고, 베리어 메탈과 하드마스크를 동시에 제거하기 때문에 공정 단계도 줄일 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 폴리실리콘막을 하드마스크로 사용하는 메탈 콘택 식각시, 메탈 콘택 식각 후 바로 하드마스크를 제거하는 것이 아니라, 텅스텐막의 평탄화 식각 후, 베리어 메탈과 동시에 제거하므로써, 공정의 단순화 효과가 있다.
또한, 텅스텐막, 산화막, Ti/TiN막, 폴리실리콘막의 막별 식각율 차이를 이용하여 홀 내부의 텅스텐막 손실과 층간절연막의 경계면을 평탄화시킴으로써, 후속 공정에서 매립되는 알루미늄막의 매립 불량을 개선하는 효과가 있다.

Claims (4)

  1. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막의 소정 영역 상에 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각 베리어로 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 하드마스크 및 콘택홀의 표면을 따라 베리어 메탈을 형성하는 단계;
    상기 콘택홀을 매립하는 두께의 도전층을 형성하는 단계;
    클로린계 가스에 대하여 상기 하드마스크의 식각율이 가장 크고, 상기 베리어 메탈은 중간 정도의 식각율을 갖고, 상기 도전층과 상기 절연막은 가장 작은 식각율을 갖는 특성으로 상기 하드마스크와 상기 베리어 메탈을 동시에 제거하는 단계; 및
    상기 도전층 상에 메탈 배선을 형성하는 단계
    를 포함하는 반도체 소자의 메탈 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 클로린계 가스에 대해 상기 절연막, 상기 도전층, 베리어 메탈 및 하드마스크의 식각 선택비는 1:1:2∼3:3∼4 의 비율을 갖는 반도체 소자의 메탈 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 도전층은 텅스텐막, 베리어 메탈은 Ti/TiN막, 하드마스크는 폴리실리콘막을 사용하는 반도체 소자의 메탈 콘택 형성 방법.
  4. 제2항에 있어서,
    상기 클로린계 가스는 Cl2 또는 BCl3를 사용하는 반도체 소자의 메탈 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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