JP5613388B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体装置においては、その微細化、高密度化に伴って、多層配線構造やＤＲＡＭメモリセルのスタック型構造などの種々の３次元構造が採用されている。このような３次元構造においては、層間絶縁膜を貫通して上層側の導電部と下層側の導電部を接続するプラグが設けられている。
例えば、特開２００８−１９２６８１号公報には、ＤＲＡＭのスタック型メモリセルにおいて、半導体基板上に設けられたトランジスタに接続するセルコンタクトプラグと、上層側のキャパシタに接続する容量コンタクトプラグとが接続された構造、および半導体基板上に設けられたトランジスタに接続するセルコンタクトプラグと、上層側のビット線に接続するビットコンタクトプラグとが接続された構造が開示されている。
一方、プラグの形成は、通常、次のようにして行われる。まず、層間絶縁膜にホールを形成し、このホール内にバリア膜を形成する。次に、このホールを充填するように導電膜を形成する。その後、ホール外のバリア膜および導電膜を除去して目的のプラグを得る。
例えば、特開２００６−６６６４２号公報には、層間絶縁膜に設けたホール内にバリア膜として窒化チタン層を形成し、このホールを充填するようにタングステン層を形成する、プラグの形成方法が開示されている。この方法においては、フッ素を含む材料を用いたＣＶＤ成膜法によりタングステン層を形成し、その後、タングステン層からフッ素を除去する処理を行っている。
特開２００８−１９２６８１号公報 特開２００６−６６６４２号公報
本発明者は、複数のプラグをスタックし接続する方法には、以下の問題があることを明らかにした。
図８及び図９を用いて、ＤＲＡＭのスタック型メモリセルの形成において、セルコンタクトプラグ上にビットコンタクトプラグを形成する場合の問題を説明する。
図８は、セルコンタクトプラグに接続するビットコンタクトプラグを形成するためのホールを層間絶縁膜に形成した際の構造を示す断面図である。図中の符号１はシリコン基板、符号２は素子分離酸化膜、符号３はゲート電極の下層部（ポリシリコン）、符号４はゲート電極の上層部（タングステン）、符号５はシリコン窒化膜、符号６はポリシリコンエピタキシャル層、符号７は層間絶縁膜、符号８はバリア膜（窒化チタン）、符号９はプラグバルク部（タングステン）を示す。図中においてソース／ドレインは省略する。
まず、通常の方法に従って、半導体基板上にセルトランジスタを形成し、層間絶縁膜を貫通するセルコンタクトプラグ（窒化チタンバリア膜８、タングステンバルク部９）を形成し、さらに層間絶縁膜を形成する。
次に、図８に示すように、層間絶縁膜７に、ビットコンタクトプラグを形成するためのホールを、リソグラフィ技術とドライエッチング技術を用いて形成する。このとき、セルコンタクトプラグの窒化チタンバリア膜８の上端部が変質して、窒化チタンのＴｉとドライエッチングガス成分に含まれるＦを含む変質層１７が形成される。
次に、このホール内に窒化チタン膜１０を形成し、次いでこのホールを充填するようにタングステン膜１１を形成し、続いて、図９に示すように、化学機械的研磨（ＣＭＰ）などによりホール外の窒化チタン膜及びタングステン膜を除去してビットコンタクトプラグ（窒化チタンバリア膜１０、タングステンバルク部１１）を形成する。このビットコンタクトプラグは、後に形成されるビット電極と接続される。
このように作製されたメモリセルにおいては、変質層１７によって、セルコンタクトプラグとビットコンタクトプラグとの間の導通不良や抵抗増大が発生する。
さらに、セルコンタクトプラグ上に容量コンタクトプラグを形成する場合においても同様な問題が発生する。この問題について図１０及び図１１を用いて説明する。
図１０は、セルコンタクトプラグに接続する容量コンタクトプラグを形成するためのホールを層間絶縁膜に形成した際の構造を示す断面図である。
前述の図９に示す構造を形成後、ビット線に接続するビット電極１２を形成し、このビット電極１２を覆うシリコン窒化膜１３を形成し、層間絶縁膜１４を形成する。
次に、図１０に示すように、層間絶縁膜１４に、容量コンタクトプラグを形成するためのホールを、リソグラフィ技術とドライエッチング技術を用いて形成する。このとき、セルコンタクトプラグの窒化チタンバリア膜８の上端部が変質して、窒化チタンのＴｉとドライエッチングガス成分に含まれるＦを含む変質層１７が形成される。
次に、このホール内に窒化チタン膜１５を形成し、次いでこのホールを充填するようにタングステン膜１６を形成し、続いて、図１１に示すように、ＣＭＰなどによりホール外の窒化チタン膜及びタングステン膜を除去して容量コンタクトプラグ（窒化チタンバリア膜１５、タングステンバルク部１６）を形成する。この容量コンタクトプラグは、後に形成される容量下部電極とメタルパッド等を介して接続される。
このように作製されたメモリセルにおいては、変質層１７によって、セルコンタクトプラグと容量コンタクトプラグとの間においても導通不良や抵抗増大が発生する。
本発明の一態様によれば、半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に第１のホールを形成する工程と、
前記第１のホール内にバリア膜を形成する工程と、
前記第１のホール内に導電材を充填して第１のプラグを形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に前記第１のプラグに達する第２のホールを形成する工程と、
前記第２のホール内で前記バリア膜上端部を選択エッチングする工程と、
前記第２のホール内に、前記第１のプラグに接続する第２のプラグを形成する工程を有する半導体装置の製造方法が提供される。
本発明の他の態様によれば、半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に第１のホールを形成する工程と、
前記第１のホール内にチタン含有バリア膜を形成する工程と、
前記第１のホール内に導電材を充填して第１のプラグを形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、フッ素原子含有成分を含むエッチングガスを用いたドライエッチングを行って、前記第１のプラグに達する第２のホールを形成する工程と、
前記第２のホール内で前記バリア膜上端部が変質して形成された変質層を選択エッチングして除去する工程と、
前記第２のホール内に、前記第１のプラグに接続する第２のプラグを形成する工程を有する半導体装置の製造方法が提供される。
本発明によれば、スタックされるプラグ同士の接続を良好に行うことができる。
本発明の一実施形態を適用して形成される半導体装置の部分断面図である。 図１に示す半導体装置の形成途中の工程を説明するための断面図である。 図２に示す構造の形成工程に続く工程を説明するための断面図である。 図３に示す構造の形成工程に続く工程を説明するための断面図である。 図１に示す半導体装置の形成途中の他の工程を説明するための断面図である。 図５に示す構造の形成工程に続く工程を説明するための断面図である。 図６に示す構造の形成工程に続く工程を説明するための断面図である。 関連技術について、ＤＲＡＭのメモリセルの形成途中の工程を説明するための断面図である。 図８に示す構造の形成工程に続く工程を説明するための断面図である。 関連技術について、ＤＲＡＭのメモリセルの形成途中の他の工程を説明するための断面図である。 図１０に示す構造の形成工程に続く工程を説明するための断面図である。
以下に、本発明の好適な実施形態として、メタルプラグ同士の接続工程を含むＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の製造方法について説明する。特に、下層側のプラグ形成においてチタン含有バリア膜を用い、このプラグに接続される上層側のプラグ形成において、層間絶縁膜へのホール形成を、フッ素原子含有成分を含むエッチングガスを用いたドライエッチングにより行う場合を説明する。
図１に、ＤＲＡＭのスタック型メモリセル内における容量電極より下部の構造例（部分断面図）を示す。
図１において、シリコン基板１上には、素子分離酸化膜２で区画された活性領域に、同一のビット線電極１２に接続する一組のセルトランジスタが設けられている。各セルトランジスタのゲート電極は、ポリシリコン下層部３とタングステン上層部４からなり、ポリシコン下層部３の下部は半導体基板に形成された溝内にゲート酸化膜を介して設けられている。シリコン基板のゲート電極両側には不純物拡散層（図示せず）が形成され、その上に不純物を含むポリシリコンエピタキシャル層６が設けられている。ソース／ドレイン領域は、この不純物拡散層とポリシリコンエピタキシャル層６から形成されている。このように本例のセルトランジスタは、いわゆる溝ゲート型構造とソース／ドレインせり上げ構造を有している。
各セルトランジスタに接続するセルコンタクトプラグは、窒化チタンバリア膜８とタングステンバルク部９からなり、ポリシリコンエピタキシャル層６に接続されている。各セルコンタクトプラグの直上にはビットコンタクトプラグ（窒化チタンバリア膜１０、タングステンバルク部１１）又は容量コンタクトプラグ（窒化チタンバリア膜１５、タングステンバルク部１６）が設けられている。なお、図１中の符号５、１３はシリコン窒化膜、符号７、１４は層間絶縁膜を示す。
上述の構造を形成する方法について、まず、図２から図４を用いて説明する。
図２は、セルコンタクトプラグに接続するビットコンタクトプラグを形成するためのホールを層間絶縁膜７に形成した際の構造を示す断面図である。
まず、シリコン基板１上に素子分離酸化膜２を形成した後、ゲート電極（ポリシリコン下層部３とタングステン上層部４）を形成する。ゲート電極のポリシリコン下層部３は、シリコン基板１に設けた溝を充填するようにゲート酸化膜（図示しない）を介して形成する。その後、ゲート電極がシリコン窒化膜５で覆われた構造を形成する。このような構造は、例えば、次のようにして形成できる。まず、素子分離酸化膜２が形成されたシリコン基板１に溝を形成する。溝内に酸化膜を形成した後、この溝を充填するようにポリシリコン膜を形成し、この上にタングステン膜を形成し、さらにシリコン窒化膜を形成する。続いて、この積層膜をゲート形状にパターニングする。次いで、このゲートパターンを覆うようにシリコン窒化膜を形成し、エッチバックを行い、結果、シリコン窒化膜で覆われたゲート電極が得られる。
次に、選択成長を行ってシリコン基板１上にポリシリコンエピタキシャル層６を形成する。
次に、ポリシリコンエピタキシャル層６及びその下のシリコン基板１に、不純物をイオン注入して、ソース／ドレイン領域（図示せず）を形成する。
次に、シリコン酸化膜等の層間絶縁膜を形成し、シリコン窒化膜５の上面が露出するまでＣＭＰを行い、再度シリコン酸化膜等の層間絶縁膜を形成する。
次に、この層間絶縁膜にコンタクトホールを形成する。その際、ゲート電極間においては、シリコン窒化膜５と層間絶縁膜（例えばシリコン酸化膜）とのエッチングレートの違いによりセルフアラインでホール位置が決まる。
次に、コンタクトホール内に窒化チタン膜８を形成し、次いでコンタクトホールを充填するようにタングステン膜９を形成し、続いてＣＭＰを行ってホール外の窒化チタン膜およびタングステン膜を除去し、結果、セルコンタクトプラグ（窒化チタンバリア膜８、タングステンバルク部９）が得られる。
次に、セルコンタクトプラグを覆う層間絶縁膜を形成する。なお、この層間絶縁膜は、図２においてはセルコンタクトプラグの形成前に形成した層間絶縁膜と一体に描いている。
次に、図２に示すように、層間絶縁膜７に、ビットコンタクトプラグを形成するためのホールを、リソグラフィ技術とドライエッチング技術を用いて形成する。このとき、セルコンタクトプラグの窒化チタンバリア膜８の上端部が変質して、窒化チタンのＴｉとドライエッチングガスの成分に含まれるＦを含む変質層１７が形成される。
次に、図３に示すように、塩素、三塩化ホウ素、アルゴンを含むエッチングガスを用い、メタルドライエッチャーで変質層１７を選択的にドライエッチングして除去する。ドライエッチング条件としては、例えば、圧力：１０ｍＴｏｒｒ（１．３３Ｐａ）、ソースパワー：８００Ｗ、バイアスパワー：１００Ｗ、エッチングガスの流量（Ｃｌ2／ＢＣｌ3／Ａｒ）＝８０／８０／８０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｍ3／ｍｉｎ）に設定できる。
次に、このホール内に窒化チタン膜１０を形成し、次いでこのホールを充填するようにタングステン膜１１を形成し、続いて図４に示すように、ＣＭＰを行ってホール外の窒化チタン膜及びタングステン膜を除去してビットコンタクトプラグ（窒化チタンバリア膜１０、タングステンバルク部１１）を形成する。このビットコンタクトプラグは、後に形成されるビット電極と接続される。
以上の方法により、セルコンタクトプラグとビットコンタクトプラグを導通不良または抵抗増大を生じさせることなく良好に接続できる。
以下に、引き続いて容量コンタクトプラグを形成するまでの工程を図５から図７を用いて説明する。
ビットコンタクトプラグ（窒化チタンバリア膜１０、タングステンバルク部１１）上にビット電極１２（タングステン）を形成し、このビット電極１２がシリコン窒化膜１３で覆われた構造を形成する。この構造は、次のようにして形成できる。まず、タングステン膜を形成し、その上にシリコン窒化膜を形成する。次いでこの積層膜をパターニングする。次に、このパターンを覆うようにシリコン窒化膜を形成し、エッチバックを行い、結果、シリコン窒化膜で覆われたビット電極が得られる。
次に、シリコン酸化膜などの層間絶縁膜１４を形成する。
次に、図５に示すように、層間絶縁膜１４に、容量コンタクトプラグを形成するためのホールを、リソグラフィ技術とドライエッチング技術を用いて形成する。このとき、セルコンタクトプラグの窒化チタンバリア膜８の上端部が変質して、窒化チタンのＴｉとドライエッチングガスの成分の成分に含まれるＦを含む変質層１７が形成される。
次に、図６に示すように、塩素、三塩化ホウ素、アルゴンを含むエッチングガスを用い、メタルドライエッチャーで変質層１７を選択的にドライエッチングして除去する。ドライエッチング条件として、例えば、圧力：１０ｍＴｏｒｒ（１．３３Ｐａ）、ソースパワー：８００Ｗ、バイアスパワー：１００Ｗ、エッチングガスの流量（Ｃｌ2／ＢＣｌ3／Ａｒ）＝８０／８０／８０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｍ3／ｍｉｎ）に設定できる。
次に、このホール内に窒化チタン膜１５を形成し、次いでこのホールを充填するようにタングステン膜１６を形成し、続いて図７に示すように、ＣＭＰを行ってホール外の窒化チタン膜及びタングステン膜を除去して容量コンタクトプラグ（窒化チタンバリア膜１５、タングステンバルク部１６）を形成する。この容量コンタクトプラグは、後に形成される蓄積容量下部電極とメタルパッド等を介して接続される。
以上に説明したように、本実施形態では、下側のプラグに達するホールをドライエッチングにより形成する際にそのプラグのバリア膜上端部に生じる変質層をエッチング除去する。その後に、下側のプラグに接続する上側のプラグをこのホール内に形成する。これにより、下側プラグと上側プラグの接続部の導通不良および抵抗増大を防止でき、良好な接続を行うことができる。
変質層の形成は、下側プラグのバリア膜として、チタン含有バリア膜、例えば窒化チタン膜を用い、且つ、下側プラグに達するホール形成時のエッチングとして、フッ素原子含有成分を含むエッチングガスを用いたドライエッチングを行う場合に顕著になる。フッ素原子含有成分としては、酸化膜エッチングに用いられる通常のエッチングガス成分を用いることができ、例えば、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8が挙げられる。この場合、変質層は、バリア膜由来のチタン（Ｔｉ）とエッチングガス成分由来のフッ素（Ｆ）を含む。
このようなＴｉとＦを含む変質層は、塩素、三塩化ホウ素および塩化水素の少なくとも一種を含むエッチングガスを用いたドライエッチングにより、下側プラグのバルク部（例えばタングステンバルク部）に対して選択エッチングすることができる。このエッチングガスは、必要に応じて、アルゴン、窒素、ヘリウム等の不活性ガスを含んでいてもよい。
ドライエッチング処理は、以下の三通りの方法のいずれかで行うことができる。一つ目は、絶縁膜ドライエッチャーを用いて上側のホールを開口し、その後、絶縁膜ドライエッチャーとは別のドライエッチャーであるメタルドライエッチャーを用いて変質層の除去を行う方法である。二つ目は、絶縁膜エッチングチャンバーとメタルエッチングチャンバーを備えたドライエッチャーを用い、絶縁膜エッチングチャンバー内で上側のホールを開口し、その後、メタルエッチングチャンバー内で変質層の除去を行う方法である。三つ目は、同一のエッチングチャンバーに絶縁膜ドライエッチングガスラインとメタルドライエッチングガスラインが接続されたドライエッチャーを用い、このエッチングチャンバー内で、上側のホールを開口し、その後、変質層の除去を行う方法である。
通常、ホールは順テーパー形状（ホール底へ向うに従って内径が小さくなる形状）で形成されるため、変質層の除去の際、選択性のないエッチング条件で下側プラグの上部（例えば、窒化チタンバリア膜及びタングステンバルク部）を掘り込むと、下側プラグの上端部が小さくなる。すなわち、下側プラグと上側プラグとの接触面積が小さくなり、接続部での抵抗増大が生じる。これに対して、変質層をバリア膜とともに、バルク部に対し、選択的にドライエッチング除去することにより、接触面積縮小に起因する接続抵抗の増大を防止できる。むしろ、図３及び図６に示すように、下側プラグ（セルコンタクトプラグ）の上端部において、バリア膜上端部がバルク部上端部に対して後退し、バルク部が突出した形状が形成され、この突出部の側面が形成された分、上側プラグとの接触面積を大きくできる。
以上に説明した実施形態は、ＤＲＡＭメモリセルにおけるプラグ同士の接続に限定されるものではなく、多層配線構造等の他の構造の製造プロセスにおいても、プラグ同士の接続を行う工程に適用できる。
１ シリコン基板
２ 素子分離酸化膜
３ ゲート電極下層部（ポリシリコン）
４ ゲート電極上層部（タングステン）
５ シリコン窒化膜
６ エピタキシャル層（ポリシリコン）
７ 層間絶縁膜
８ 窒化チタン（バリア膜）
９ タングステン（プラグバルク部）
１０ 窒化チタン（バリア膜）
１１ タングステン（プラグバルク部）
１２ ビット電極（タングステン）
１３ シリコン窒化膜
１４ 層間絶縁膜
１５ 窒化チタン（バリア膜）
１６ タングステン（プラグバルク部）
１７ 変質層

Claims (7)

  1. 半導体基板上に第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜に第１のホールを形成する工程と、
    前記第１のホール内にバリア膜を形成する工程と、
    前記第１のホール内に導電材を充填して第１のプラグを形成する工程と、
    前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
    第１のエッチングガスを用いてドライエッチングを行って、前記第２の層間絶縁膜に前記第１のプラグに達する第２のホールを形成し、前記バリア膜の上端が変質して変質層が形成される工程と、
    前記第１のエッチングガスとは異なる第２のエッチングガスを用いて前記変質層を選択エッチングして前記変質層を除去する工程と、
    前記第２のホール内に、前記第１のプラグに接続する第２のプラグを形成する工程を有する半導体装置の製造方法。
  2. 前記第１のホール内の前記バリア膜は、チタンを含有し、
    前記第１のエッチングガスは、フッ素原子含有成分を含む、請求項１に記載の半導体装置の製造方法。
  3. 前記の選択エッチングは、前記バリア膜上端部が前記導電材上端部に対して後退するように行う、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記の選択エッチングは、塩素、三塩化ホウ素および塩化水素の少なくとも一種を含む前記第２のエッチングガスを用いたドライエッチングである、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記バリア膜は窒化チタン膜である、請求項１から４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記導電材は金属である、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記導電材はタングステンである、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102269228B1 (ko) 2014-07-31 2021-06-25 삼성전자주식회사 반도체 장치의 제조 방법
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US11276637B2 (en) * 2019-09-17 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier-free interconnect structure and manufacturing method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5035768A (en) * 1989-11-14 1991-07-30 Intel Corporation Novel etch back process for tungsten contact/via filling
JP2756887B2 (ja) * 1992-03-02 1998-05-25 三菱電機株式会社 半導体装置の導電層接続構造およびその製造方法
JPH0831940A (ja) * 1994-07-20 1996-02-02 Nkk Corp 半導体装置およびその製造方法
JPH08148563A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体装置の多層配線構造体の形成方法
EP1098366A1 (en) * 1994-12-29 2001-05-09 STMicroelectronics, Inc. Semiconductor connection structure and method
JP3152193B2 (ja) 1996-12-18 2001-04-03 日本電気株式会社 薄膜トランジスタアレイ基板およびその製造方法
JPH10303301A (ja) * 1997-02-28 1998-11-13 Sanyo Electric Co Ltd 半導体装置の製造方法
US6245663B1 (en) * 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
US6350649B1 (en) * 2000-10-30 2002-02-26 Samsung Electronics Co., Ltd. Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof
US20020115283A1 (en) * 2001-02-20 2002-08-22 Chartered Semiconductor Manufacturing Ltd. Planarization by selective electro-dissolution
KR100449949B1 (ko) * 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
JP2005064175A (ja) 2003-08-11 2005-03-10 Renesas Technology Corp 半導体装置の製造方法
JP4549075B2 (ja) * 2004-02-19 2010-09-22 株式会社リコー 半導体装置及びその製造方法
US7122424B2 (en) * 2004-02-26 2006-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making improved bottom electrodes for metal-insulator-metal crown capacitors
JP4425707B2 (ja) * 2004-05-25 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4798688B2 (ja) 2004-08-26 2011-10-19 エルピーダメモリ株式会社 半導体装置の製造方法
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
JP5529365B2 (ja) 2007-02-01 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその製造方法
JP2008270509A (ja) 2007-04-20 2008-11-06 Nec Electronics Corp 半導体装置の製造方法

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