JP2009176819A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化されたセル構造などの半導体装置において、容量コンタクトの接触抵抗を増大させることなく、ビットコンタクトと容量コンタクトのように２つの高さの異なるコンタクトが近接する場合に、その目合わせずれによるショートを防止する構造及びその製造方法を提供する。
【解決手段】少なくとも１層の層間膜３を共有し、少なくとも第１のコンタクト４と該第１のコンタクトよりも高い第２のコンタクト６が近接して配置された半導体装置において、前記第１のコンタクト４の上面が該第１のコンタクトの形成される層間膜３に対しリセス構造を成し、該リセス内に前記第１のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォール９を有することを特徴とする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、詳しくは、メモリセルにおける容量コンタクトとビットコンタクトが近接した装置において、両コンタクト間のショートを防止した構造及びその製造法に関する。
半導体装置、特にＤＲＡＭ等を構成するメモリセルでは、メモリセル用トランジスタと容量素子とから構成されている。このメモリ素子を高い集積度で実現するために、容量素子をビット線よりも上層に設けた構造のＣＯＢ（Capacitor Over Bit-line）型ＤＲＡＭが提案されている。
図１１は、このようなＣＯＢ型ＤＲＡＭの一部を示す断面図である。セルトランジスタ（不図示）に接続されたセルコンタクト１１にそれぞれ、ビットコンタクト１２，容量コンタクト１３が接続されており、ビットコンタクト１２上にビット線１４が配されている。容量コンタクト１３はビット線１４を覆う絶縁層の上層まで伸びており、下部電極１５、容量絶縁膜１６、上部電極１７より構成される容量素子に接続されている。
従来、ビット線と容量コンタクトのショートを防止するため、ビット線の側壁に窒化膜サイドウォールを自己整合的に形成する方法が提案されている（特許文献１，２参照）。又、特許文献３ではビット線とビットコンタクトを共にダイレクト窒化膜で覆うことでビット線と容量コンタクトとのショートを防止することが提案されている。
一方、これらとは趣旨は異なるが、ビットコンタクトのコンタクトホール径を縮小するため、一部開口したホール内にサイドウォール窒化膜を形成し、このサイドウォール窒化膜をマスクに下部構造に到達するコンタクトホールを形成し、そこに導電材料を埋め込んだ後、ＣＭＰ等で平坦化処理することで、ビットコンタクトの上端部周辺に窒化膜の形成された構造が示されている（特許文献４）。
特開２００２−２３１９０６号公報 特開２００３−７８５４号公報 特開２００５−３９１８９号公報 特開２０００−２９９４３７号公報
半導体デバイスの微細化が進むにつれ、ビット配線と容量コンタクトとのショートの問題だけでなく、容量コンタクト−ビットコンタクト間のショートマージンも小さくなる。しかしながら、十分な電気的接続を得るためにはコンタクト径を小さくすることは得策ではない。又、上層での目合わせ等を考慮するとコンタクト上部側の径を下部よりも大きくした構造であることが好ましい。
そのため、容量コンタクトの合わせズレが起きた場合、ビットコンタクト上部の最も径が大きい所と容量コンタクトのショートが発生する。図１２に示すように、ビットコンタクト２２の上部と容量コンタクト２３とが接触し、ショートが生じている。図１２において、（ｂ）は上面図であり、２４はビット線、２５はビットコンタクト２２の上面、２６は容量コンタクト２３の上面であり、（ａ）は同図（ｂ）のＡ−Ａ線での断面図であり、２１はセルコンタクトを示す。なお、同図（ａ）においては、ビット線、容量素子、セルトランジスタは省略している。
特許文献３に示すようにビット線、ビットコンタクトを共に窒化膜で覆うことで、ショートを防ぐことができる。しかしながら、ビットコンタクトをも窒化膜で覆うためには、ビットコンタクトを覆っている層間膜を除去しなければなならい。さらに、図１２に示すような上部の径が大きなコンタクトの場合、このようなコンタクトを窒化膜で覆うと下部は厚くなるため、微細化された下層の容量コンタクトと接続されるセルコンタクトの上面の一部も被覆されてしまい、容量コンタクトの接触抵抗が増大することが懸念される。
そこで、本発明の目的は、微細化されたセル構造などの半導体装置において、容量コンタクトの接触抵抗を増大させることなく、ビットコンタクトと容量コンタクトのように２つの高さの異なるコンタクトが近接する場合に、その目合わせずれによるショートを防止する構造及びその製造方法を提供することにある。
上記課題を解決する本発明は、
（Ａ）少なくとも１層の層間膜を共有し、少なくとも第１のコンタクトと該第１のコンタクトよりも高い第２のコンタクトが近接して配置された半導体装置において、前記第１のコンタクトの上面が該第１のコンタクトの形成される層間膜に対しリセス構造を成し、該リセス内に前記第１のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを有することを特徴とする半導体装置に関する。
特に本発明では、以下の特徴を有する半導体装置に関する。
（Ａ１）前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第１のコンタクトがビット線に接続されるビットコンタクトであり、前記第２のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする。
（Ａ２）前記第１のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスが、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成されていることを特徴とする。
（Ａ３）前記リセスの前記第１のコンタクト上面までの深さが３０〜６０ｎｍであることを特徴とする。
（Ａ４）前記バリア膜部分に形成されたリセスは、３０ｎｍ以上、前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの１／２以下の深さであることを特徴とする。
（Ａ５）前記バリア膜がＴｉＮ／Ｔｉからなる積層膜であり、前記プラグ金属部がタングステンからなる。
（Ａ６）前記シリコン窒化膜サイドウォールの前記第１のコンタクト上面から前記リセス側壁までの距離が２０ｎｍ以上、前記第１のコンタクト上部径の１／４以下の範囲であることを特徴とする。
（Ａ７）また、前記バリア膜部分でプラグ金属部よりも深く形成されたリセスは前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの１／２以下の深さであることを特徴とする。
また本発明は、
（Ｂ） 少なくとも１層の層間膜を共有し、少なくとも第１のコンタクトと該第１のコンタクトよりも高い第２のコンタクトが近接して配置された半導体装置の製造方法であって、
前記第１のコンタクトの上面をエッチバックして、該第１のコンタクトの形成される層間膜に対しリセス構造を形成する工程、
該リセス内にシリコン窒化膜を成膜し、エッチバックして、前記第１のコンタクトの上面からリセス側壁にかけてサイドウォールを形成する工程
とを有することを特徴とする半導体装置の製造方法に関するものである。
特に、前記第１のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造から構成される場合に、
（Ｂ１）前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜した後、前記層間膜を露出するように平坦化する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより前記リセスを形成する、或いは、
（Ｂ２）前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜する工程、
前記プラグ金属膜を選択的にエッチバックする工程、
前記バリア膜を選択的にエッチバックする工程
とにより前記リセスを形成することを特徴とする製造方法に関する。
本発明によれば、容量コンタクト形成時に、ビットコンタクト上部の縁付近に接触してもシリコン窒化膜部でエッチングがストップするため、ショートを防止できる。
以下、図面を用いて本発明を具体的に説明する。
本発明の一実施形態になる半導体装置は、例えば、図１に示すＤＲＡＭ等の半導体記憶装置のセルトランジスタ部において、ビットコンタクト４と容量コンタクト６が隣接する場合に、ビットコンタクト４の上部に、ビットコンタクト４が形成される層間膜３に対しリセス構造を成し、該リセス内にビットコンタクト４の上面からリセス側壁にかけてシリコン窒化膜サイドウォール９を有することを特徴とする。同図においては、ビットコンタクト４はバリア膜８とビット金属膜７とからなる例を示している。１は下層（不図示）に形成したセルトランジスタへのセルコンタクトを示し、２，３，５はそれぞれ層間膜を示す。ここでは、ビットコンタクト４が第１のコンタクトであり、容量コンタクトが第２のコンタクトとなる。また、ビットコンタクト４と容量コンタクト６とが層間膜３を共有している。なお、ビット線は省略している。
同図に示すように、ビットコンタクト４の上部側面にシリコン窒化膜サイドウォール９を形成したことにより、容量コンタクト形成時にビットコンタクト４の縁にかかってもシリコン窒化膜サイドウォール９がエッチングストッパとなり、ビットコンタクト４自体は露出することが無くなる。この結果、ビットコンタクト４と容量コンタクト６のショートが防止できる。
次に、本発明の実施例について説明する。
（実施例１）
第１の実施例では、ビットコンタクトホール形成後にＴｉＮ／Ｔｉバリア膜及びＷを埋め込み、その後ＣＭＰで研磨する事で、ビットコンタクトを形成する。その後、ドライエッチングでエッチバックを行い、ビットコンタクト上面を下に下げるリセス構造となす。この際、Ｗプラグ外側のＴｉＮ／Ｔｉバリア膜を選択的にエッチングし、Ｗプラグの上面よりも更に下方までエッチングしておく。その後、全面にシリコン窒化膜を成膜し、エッチバックして、ビットコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを形成する。
以下、実施例１の製造方法を図２〜図９を用いて説明する。
まず、ビットコンタクトを形成する為に層間膜（シリコン酸化膜）３のエッチングを行い、下地のセルコンタクト（不図示）上までコンタクトホール４ａを開口する（図２）。
その後、ＴｉＮ／Ｔｉをバリア膜８として形成する。ＴｉはＴｉＣｌ４を用いたＣＶＤ（Chemical Vapor Deposition）で成膜し、ＴｉＮはＴｉＣｌ４とＮＨ３を用いたＣＶＤで成膜する。その後タングステン（Ｗ）膜７を成膜する。Ｗ膜７の成膜はＷＦ６とＨ２を用いたＣＶＤにより成膜する（図３）。
続いてＣＭＰを行い、表面を平坦化してプラグを形成する（図４）。この時点ではプラグ上面は層間膜３上面と一致している為、次にＷ膜７、ＴｉＮ／Ｔｉバリア膜８の上面の位置を下に下げる。ドライエッチングによりＷ膜７とＴｉＮ／Ｔｉバリア膜８をエッチバックしてリセスを形成する。Ｗ膜７のエッチングにはフッ素系のガスを用い、ＴｉＮ／Ｔｉバリア膜８のエッチングには塩素系のガスを用いる。また、Ｗ膜７は塩素系ガスではほとんどエッチングされず、ＴｉＮ／Ｔｉバリア膜８はフッ素系のガスではほとんどエッチングされない為、Ｗ膜７とＴｉＮ／Ｔｉバリア膜８をそれぞれ独立に制御性良く、選択的にエッチングすることが可能である。Ｗ膜７のエッチングにおいては、例えば、ＥＣＲ（Electron Cyclotron Resonance）エッチャーを用い、ＣＦ４／Ｏ２／Ｎ２のプロセスガスで、圧力１．３３Ｐａ（１０ｍＴｏｒｒ）、マイクロ波パワー８００Ｗ、ＲＦパワー３０Ｗで行う。Ｗプラグの上面を４０ｎｍ下げるとすると、Ｗのエッチングレートが１００ｎｍ／ｍｉｎである場合、約２５秒の時間指定のエッチングを行えば良い。但し、フッ素ガスによるエッチングではシリコン酸化膜からなる層間膜３もエッチングされやすい為、ＲＦパワーを下げる等により、対酸化膜選択比が高いエッチング条件であることが好ましい（図５）。
またＴｉＮ／Ｔｉバリア膜のエッチングは、例えば、ＥＣＲエッチャーを用い、ＢＣｌ３／Ｃｌ２のプロセスガスで、圧力１．３３Ｐａ（１０ｍＴｏｒｒ），マイクロ波パワー８００Ｗ、ＲＦパワー３０Ｗで行う。ＴｉＮ／Ｔｉの上面を８０ｎｍ下げるとすると、ＴｉＮ／Ｔｉのエッチングレートが１００ｎｍ／ｍｉｎである場合、約５０秒の時間指定のエッチングを行えば良い。塩素ガスによるエッチングでは層間膜３はエッチングされにくい為、対酸化膜選択比は高くできる。また、Ｗもエッチングされにくい（図６）。
その後、シリコン窒化膜９をＣＶＤで成膜する（図７）。シリコン窒化膜９の成膜膜厚が、後にサイドウォールを形成した際の横方向の長さになる。シリコン窒化膜９の成膜方法は、例えば、ＮＨ３、ＳｉＨ２Ｃｌ２をプロセスガスとして、圧力１３３Ｐａ（１Ｔｏｒｒ），温度６８０℃で行い、膜厚は例えば４０ｎｍとする。
次に、シリコン窒化膜のエッチバックによりサイドウォールの形成を行う。シリコン窒化膜のエッチバックはドライエッチングで行うが、例えば平行平板式のエッチャ−を用い、ＣＦ４／ＣＨＦ３／Ａｒ／Ｏ２のプロセスガスで、圧力４０ｍＴｏｒｒ，ＲＦパワー２５０Ｗで行う。前記のＷやＴｉＮ／Ｔｉのエッチングではハーフエッチングの為、終点検出ができないが、シリコン窒化膜のエッチングはプラズマ発光を使用した終点検出が可能である。通常はＳｉＦの発光（波長４４０ｎｍ）を検出してエッチングの終点検出を行う（図８）。これでビットコンタクトの側壁とコンタクト上部の縁にそってサイドウォールを形成できる。
その後、ビット線を形成し（不図示）、層間膜（シリコン酸化膜）５を成膜して、容量コンタクトホール６ａを開口する。容量コンタクトのパターンニングの際、合わせずれが大きく、容量コンタクトエッチングの際、ビットコンタクトの端部に接触してもシリコン窒化膜９のサイドウォールでエッチングが止まる為（容量コンタクトエッチング時の酸化膜エッチング条件は対シリコン窒化膜選択比の高い条件を用いる）、容量コンタクトとビットコンタクトがショートする事を防止できる（図９）。
このように、ビットコンタクト側壁部及び上部縁に沿ってシリコン窒化膜サイドウォールを形成することによって、後に容量コンタクトを形成する際の合わせずれによって、容量コンタクトがビットコンタクト上部の縁付近に接触してもシリコン窒化膜部でエッチングがストップするため、ショートを防止できる。
Ｗプラグを４０ｎｍエッチバックし、サイドウォール形成のためのシリコン窒化膜を４０ｎｍ形成する場合を考える。ビットコンタクト深さ：１８０ｎｍ，容量コンタクトオーバーエッチ量：５０ｎｍ，酸化膜／シリコン窒化膜エッチレート選択比：１０として計算すると、シリコン窒化膜削れ量は２３ｎｍとなる。また、シリコン窒化膜サイドウォール初期の高さは４０ｎｍなので、シリコン窒化膜残膜：１７ｎｍとなり、ショートが防止できる。
また、ビットコンタクトの側壁部においてはＴｉＮ／Ｔｉをエッチバックしてシリコン窒化膜サイドウォールを形成している為、ビットコンタクト横部においても容量コンタクトとのショートには至らない。例えばＴｉＮ：１５ｎｍ、Ｔｉ：１０ｎｍで成膜した場合、ビットコンタクト横部は２５ｎｍのシリコン窒化膜が形成されており、充分なショートマージンが確保できる。
なお、Ｗプラグのエッチバック量はあまり大きすぎると、後にビット線を形成した時のビットコンタクト部での段差が大きくなり、その部分で断線の原因となる為、３０〜６０ｎｍ程度が好ましい。またＴｉＮ／Ｔｉのエッチバック量はビットコンタクト下部まで行ってしまうと形状異常となる為、制御性を考慮して、３０ｎｍ〜ビットコンタクト深さの半分程度が好ましい。
（実施例２）
Ｗプラグの形成方法において先の実施例ではＣＭＰを用いてプラグ形成を行ったが、ＣＭＰ法に依らず、ドライエッチングにてＷのエッチバックを行う方法について説明する。
まず、図３に示すようにバリア膜８及びＷ膜７をビットコンタクトに埋め込んだ後、Ｗ膜７を上記と同様の条件にてエッチバックする。この際、発光スペクトルを用いてビットコンタクト形成部以外の平坦部層間膜３上にＴｉＮ／Ｔｉバリア膜８が出たところで終点検出を行うことが可能となる。更に、オーバーエッチを行い、Ｗプラグ上面が所望の位置になる様にする（図１０）。Ｗエッチング条件ではＴｉＮ／Ｔｉはほとんどエッチングされない為、続いてＴｉＮ／Ｔｉのエッチングを行う（エッチング条件は実施例１と同一）。ＴｉＮ／Ｔｉのエッチング条件では酸化膜、Ｗはほとんどエッチングされない為、形状の制御性良くＴｉＮ／Ｔｉをエッチングすることが可能である。この結果、図６に示すようにバリア膜８が後退した形状が得られ、その後同様にサイドウォールを形成することができる。
容量コンタクトとビットコンタクト間のショートを防止することを例として説明したが、コンタクトの形成時に下層に他のショートしてはいけないコンタクトが有る構造の半導体デバイス全てに適用可能である。
本発明による容量コンタクトとビットコンタクトのショート防止策が採られた装置の概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の一例を示す概略断面図である。 本発明の製造工程の他の一例を示す概略断面図である。 一般的なＣＯＢ構造を有する半導体記憶装置の概略断面図である。 容量コンタクトとビットコンタクトのショート発生例の概略断面図（ａ）及び模式的平面図（ｂ）である。
符号の説明
１ セルコンタクト
２、３、５ 層間膜
４ ビットコンタクト
４ａ ビットコンタクトホール
６ 容量コンタクト
６ａ 容量コンタクトホール
７ タングステン膜
８ バリア膜（窒化チタン／チタン）
９ シリコン窒化膜

Claims (18)

  1. 少なくとも１層の層間膜を共有し、少なくとも第１のコンタクトと該第１のコンタクトよりも高い第２のコンタクトが近接して配置された半導体装置において、前記第１のコンタクトの上面が該第１のコンタクトの形成される層間膜に対しリセス構造を成し、該リセス内に前記第１のコンタクトの上面からリセス側壁にかけてシリコン窒化膜サイドウォールを有することを特徴とする半導体装置。
  2. 前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第１のコンタクトがビット線に接続されるビットコンタクトであり、前記第２のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスが、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記リセスの前記第１のコンタクト上面までの深さが３０〜６０ｎｍであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記バリア膜部分に形成されたリセスは、３０ｎｍ以上、前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの１／２以下の深さであることを特徴とする請求項３に記載の半導体装置。
  6. 前記バリア膜がＴｉＮ／Ｔｉからなる積層膜であり、前記プラグ金属部がタングステンからなる請求項３又は５に記載の半導体装置。
  7. 前記シリコン窒化膜サイドウォールの前記第１のコンタクト上面から前記リセス側壁までの距離が２０ｎｍ以上、前記第１のコンタクト上部径の１／４以下の範囲であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記リセスの形成された第１のコンタクトの上部径が下部径よりも大きいことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 少なくとも１層の層間膜を共有し、少なくとも第１のコンタクトと該第１のコンタクトよりも高い第２のコンタクトが近接して配置された半導体装置の製造方法であって、
    前記第１のコンタクトの上面をエッチバックして、該第１のコンタクトの形成される層間膜に対しリセス構造を形成する工程、
    該リセス内にシリコン窒化膜を成膜し、エッチバックして、前記第１のコンタクトの上面からリセス側壁にかけてサイドウォールを形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  10. 前記半導体装置は、メモリセル用トランジスタと容量素子とを含み、該容量素子をビット線よりも上層に設けたメモリセルを有する半導体装置であって、前記第１のコンタクトがビット線に接続されるビットコンタクトであり、前記第２のコンタクトが容量素子に接続される容量コンタクトであることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１のコンタクトに埋め込まれるプラグがバリア膜とプラグ金属部の少なくとも二層構造からなり、前記リセスを、該バリア膜部分でプラグ金属部の上面と同じかプラグ金属部の上面よりも深く形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記リセスの第１のコンタクト上面までの深さが３０〜６０ｎｍであることを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記バリア膜部分に形成されたリセスは、３０ｎｍ以上、前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールの深さの１／２以下の深さであることを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 前記バリア膜がＴｉＮ／Ｔｉからなる積層膜であり、前記プラグ金属部がタングステンからなる請求項１１又は１３に記載の半導体装置の製造方法。
  15. 前記リセスを、
    前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜した後、前記層間膜を露出するように平坦化する工程、
    前記プラグ金属膜を選択的にエッチバックする工程、
    前記バリア膜を選択的にエッチバックする工程
    とにより形成することを特徴とする請求項１１，１３又は１４に記載の半導体装置の製造方法。
  16. 前記リセスを、
    前記第１のコンタクトを形成する前記層間膜に形成されたコンタクトホールにバリア膜及びプラグ金属を成膜する工程、
    前記プラグ金属膜を選択的にエッチバックする工程、
    前記バリア膜を選択的にエッチバックする工程
    とにより形成することを特徴とする請求項１１，１３又は１４に記載の半導体装置の製造方法。
  17. 前記シリコン窒化膜サイドウォールの前記第１のコンタクト上面から前記リセス側壁までの距離が２０ｎｍ以上コンタクト上部径の１／４以下の範囲であることを特徴とする請求項９乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記第１のコンタクトの上部径が下部径よりも大きいことを特徴とする請求項９乃至１７のいずれか１項に記載の半導体装置の製造方法。
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