JP2002313955A - 半導体素子のメタルコンタクト形成方法 - Google Patents

半導体素子のメタルコンタクト形成方法

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Abstract

(57)【要約】 【課題】 アクティブメタルコンタクト領域とビットラ
インメタルコンタクト領域を有する半導体素子のメタル
コンタクト形成方法を提供する。 【解決手段】 アクティブメタルコンタクト領域及びビ
ットラインメタルコンタクト領域に導電性プラグを利用
してコンタクトパッドを形成する。導電性プラグの上部
側面にエッチング阻止膜を形成し、エッチング阻止膜を
突出させるように下部の層間絶縁膜の一部をエッチング
する。ビットラインメタルコンタクト領域にビットライ
ンスタックを形成し、アクティブメタルコンタクト領域
内にエッチング阻止膜パターンを形成し、ビットライン
メタルコンタクト領域内にビットラインスペーサを形成
する。上部の層間絶縁膜をエッチングしてエッチング阻
止膜パターンの表面及びビットラインスタックのビット
ラインキャップ層パターンの表面を露出させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にメタルコンタクトパッドを利用した半導
体素子のメタルコンタクト形成方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのようなトランジスタ構造上に
キャパシタ構造が形成される半導体素子の場合、集積度
の増加とセルキャパシタンスの増大のためにキャパシタ
構造の高さが一層高くなりつつある。キャパシタ構造を
形成した後でメタル配線を形成するためには、層間絶縁
膜をエッチングしてコンタクトしようとする下部膜の表
面を露出させるコンタクトホールを形成せねばならな
い。ところで、エッチングしようとする層間絶縁膜が厚
くなるにつれ、エッチングが不完全になされて下部膜の
表面が露出されない場合が起こりうる。
【０００３】従って、このような問題点を解決するため
に、メタルコンタクトパッドを使用してメタルコンタク
トを形成する技術が用いられている。この技術によれ
ば、下部の層間絶縁膜を貫通して、コンタクトしようと
する下部膜と連結される導電性プラグを形成することに
よりコンタクトパッドを作り、次いでこの導電性プラグ
上にエッチング阻止膜を形成する。次いで、上部の層間
絶縁膜を貫通してエッチング阻止膜を露出させるコンタ
クトホールを形成し、引続き、露出されたエッチング阻
止膜をエッチングして導電性プラグを露出させるコンタ
クトホールを形成する。この技術は、エッチング阻止膜
を形成することによりメタルコンタクトパッドの厚みほ
ど層間絶縁膜のエッチング量が減少するので、不完全な
エッチングにより下部膜が露出されない現象を抑制でき
るという効果を有する。
【０００４】ところで、一般的に一素子内でのさまざま
なメタルコンタクトは一つの工程により同時に形成され
る。例えば、アクティブ領域と直接連結されるアクティ
ブメタルコンタクトと、ビットライン導電層と直接連結
されるビットラインメタルコンタクトも一つの工程によ
り同時に形成される。この場合、上部の層間絶縁膜をエ
ッチングしてエッチング阻止膜及びビットラインキャッ
プ層を露出させるコンタクトホールを形成した後で、ア
クティブメタルコンタクト領域のエッチング阻止膜と、
ビットラインコンタクト領域のビットラインキャップ層
に対するエッチングが同時になされる。しかし、一般的
にビットラインキャップ層がエッチング阻止膜に比べて
厚い。従って、ビットラインキャップ層が完全にエッチ
ングされる間にアクティブメタルコンタクト領域ではエ
ッチング阻止膜がすでに完全にエッチングされて下部の
層間絶縁膜がオーバエッチングされうる。このように、
下部の層間絶縁膜がオーバエッチングされるにつれメタ
ルコンタクトとゲート導電膜とが電気的に短絡する場合
が生じるようになり、この場合に素子が電気的に不完全
な動作を行うおそれがあるという問題が生じる。
【０００５】
【発明が解決しようとする課題】本発明がなそうとする
技術的課題は、工程中のミスアラインマージン及びオー
バエッチングマージンをより十分に確保できる半導体素
子のメタルコンタクト形成方法を提供することである。
【０００６】
【課題を解決するための手段】前記技術的目的を達成す
るために、本発明の第１実施形態による半導体素子のメ
タルコンタクト形成方法は、アクティブメタルコンタク
ト領域及びビットラインメタルコンタクト領域を有する
半導体素子のメタルコンタクト形成方法である。本方法
によれば、まず、半導体基板上にゲートスタックを形成
する。前記ゲートスタックの側壁にゲートスペーサを形
成する。前記ゲートスタック及びゲートスペーサを覆う
下部の層間絶縁膜を形成する。前記下部の層間絶縁膜を
貫通して前記半導体基板のアクティブ領域を露出させる
第１コンタクトホールを形成する。前記第１コンタクト
ホールの内部を障壁金属層及び導電性プラグで充填す
る。前記障壁金属層の上部一部を除去して前記導電性プ
ラグの上部側面の周囲に溝を形成する。前記溝の内部を
エッチング阻止膜で充填する。前記エッチング阻止膜が
前記下部の層間絶縁膜の表面上に突出されるように前記
下部の層間絶縁膜をエッチングする。前記ビットライン
メタルコンタクト領域の前記導電性プラグ上にビットラ
イン導電層パターン及びビットラインキャップ層パター
ンが順次的に積層された構造のビットラインスタックを
形成する。前記アクティブメタルコンタクト領域の導電
性プラグ上にエッチング阻止膜パターンを形成し、前記
ビットラインメタルコンタクト領域のビットラインスタ
ックの側壁にビットラインスペーサを形成する。前記エ
ッチング阻止膜パターン、ビットラインスタック及びビ
ットラインスペーサを覆う上部の層間絶縁膜を形成す
る。前記上部の層間絶縁膜の一部をエッチングして前記
エッチング阻止膜及びビットラインキャップ層パターン
の表面をそれぞれ露出させる第２コンタクトホールを形
成する。前記エッチング阻止膜及びビットラインキャッ
プ層パターンの露出部分を除去して前記アクティブメタ
ルコンタクト領域内の導電性プラグ及びビットラインコ
ンタクト領域内のビットライン導電層を露出させる第３
コンタクトホールを形成する。そして、前記第３コンタ
クトホールの内部を導電膜で充填する。
【０００７】前記ゲートスタックはゲート絶縁膜パター
ン、ゲート導電層パターン、金属シリサイド膜パターン
及びゲートキャップ層が順次的に積層された構造より形
成されることが望ましい。
【０００８】前記下部の層間絶縁膜は前記ゲートスタッ
クの上部表面から１，５００〜１，７００Åの厚みを有
するように形成することが望ましい。
【０００９】前記導電性プラグの上部側面の周囲に形成
された溝は５００〜７００Åの深さと３０〜４０ｎｍの
幅とを有することが望ましい。
【００１０】前記溝を充填するエッチング阻止膜は前記
下部の層間絶縁膜とのエッチング選択比が存在する物質
を使用して形成することが望ましい。この場合、前記下
部の層間絶縁膜はシリコン酸化膜であり、前記エッチン
グ阻止膜はシリコンナイトライド膜でありうる。
【００１１】前記エッチング阻止膜パターン及びビット
ラインスペーサを形成するためには、まず前記下部の層
間絶縁膜上に前記アクティブメタルコンタクト領域のエ
ッチング阻止膜及び導電性プラグと、前記ビットライン
メタルコンタクト領域のエッチング阻止膜及びビットラ
インスタックとを覆うエッチング阻止膜を形成する。次
いで、前記アクティブメタルコンタクト領域のエッチン
グ阻止膜を覆うマスク膜パターンを形成する。次に、前
記マスク膜パターンをエッチングマスクとして前記エッ
チング阻止膜を異方性エッチングする。そして、前記マ
スク膜パターンを除去する。
【００１２】前記アクティブメタルコンタクト領域のエ
ッチング阻止膜パターンは前記下部の層間絶縁膜の表面
上に突出されるように延びて形成することが望ましい。
【００１３】前記エッチング阻止膜パターンは前記上部
の層間絶縁膜とのエッチング選択比が存在する物質膜を
使用して形成することが望ましい。この場合、前記上部
の層間絶縁膜はシリコン酸化膜であり、前記エッチング
阻止膜パターンは、シリコンナイトライド膜パターンで
ありうる。
【００１４】前記エッチング阻止膜パターンの厚みは３
００〜６００Åであり、前記ビットラインキャップ層パ
ターンの厚みは１，０００〜２，０００Åであることが
望ましい。
【００１５】前記技術的課題を達成するために、本発明
の第２実施形態による半導体素子のメタルコンタクト形
成方法は、アクティブメタルコンタクト領域及びビット
ラインメタルコンタクト領域を有する半導体素子のメタ
ルコンタクト形成方法である。本方法によれば、半導体
基板上にゲートスタックを形成する。前記ゲートスタッ
クの側壁にゲートスペーサを形成する。前記ゲートスタ
ック及びゲートスペーサを覆う下部の層間絶縁膜を形成
する。前記下部の層間絶縁膜を貫通して前記半導体基板
のアクティブ領域を露出させる第１コンタクトホールを
形成する。前記第１コンタクトホールの内部を障壁金属
層及び導電性プラグで充填する。前記障壁金属層の上部
一部を除去して前記導電性プラグの上部側面を露出させ
る。前記導電性プラグの露出された上部が前記下部の層
間絶縁膜の表面上に突出されるように前記下部の層間絶
縁膜をエッチングする。前記ビットラインメタルコンタ
クト領域の前記導電性プラグ上にビットライン導電層パ
ターン及びビットラインキャップ層パターンが順次的に
積層された構造のビットラインスタックを形成する。前
記アクティブメタルコンタクト領域の導電性プラグ上に
エッチング阻止膜パターンを形成し、前記ビットライン
メタルコンタクト領域のビットラインスタックの側壁に
ビットラインスペーサを形成する。前記エッチング阻止
膜パターン、ビットラインスタック及びビットラインス
ペーサを覆う上部の層間絶縁膜を形成する。前記上部の
層間絶縁膜の一部をエッチングして前記エッチング阻止
膜及びビットラインキャップ層パターンの表面をそれぞ
れ露出させる第２コンタクトホールを形成する。前記エ
ッチング阻止膜及びビットラインキャップ層パターンの
露出部分を除去して前記アクティブメタルコンタクト領
域内の導電性プラグ及びビットラインコンタクト領域内
のビットライン導電層を露出させる第３コンタクトホー
ルを形成する。そして、前記第３コンタクトホールの内
部を導電膜で充填する。
【００１６】前記エッチング阻止膜パターン及びビット
ラインスペーサを形成するためには、まず前記下部の層
間絶縁膜上に前記アクティブメタルコンタクト領域の導
電性プラグと、前記ビットラインメタルコンタクト領域
のビットラインスタックを覆うエッチング阻止膜とを形
成する。次いで、前記アクティブメタルコンタクト領域
のエッチング阻止膜を覆うマスク膜パターンを形成す
る。次に、前記マスク膜パターンをエッチングマスクと
して前記エッチング阻止膜を異方性エッチングする。そ
して、前記マスク膜パターンを除去する。
【００１７】前記アクティブメタルコンタクト領域のエ
ッチング阻止膜パターンは前記下部の層間絶縁膜の表面
上に突出されるように延びて形成することが望ましい。
【００１８】前記エッチング阻止膜パターンは前記上部
の層間絶縁膜とのエッチング選択比が存在する物質膜を
使用して形成することが望ましい。この場合、前記上部
の層間絶縁膜はシリコン酸化膜であり、前記エッチング
阻止膜パターンはシリコンナイトライド膜パターンであ
りうる。
【００１９】前記エッチング阻止膜パターンの厚みは３
００〜６００Åであり、前記ビットラインキャップ層パ
ターンの厚みは１，０００〜２，０００Åであることが
望ましい。
【００２０】
【発明の実施の形態】以下、添付された図面を参照しつ
つ本発明の望ましい実施形態を詳細に説明する。後述さ
れる実施形態はさまざまな他の形態に変形でき、本発明
の範囲が後述される実施形態に限定されることはない。
本発明の実施形態は当業界で平均的な知識を有した者に
本発明をより完全に説明するために提供される。本発明
の実施形態を説明する図面において、ある層や領域の厚
みは明細書の明確性のために誇張されており、図面上の
同じ符号は同じ要素を指す。また、ある層が他の層また
は基板の「上部」にあると記載された場合、前記ある層
が前記他の層または基板の上部に直接存在することもあ
り、それらの間に第３の層が介在することもある。
【００２１】図１ないし図７は、本発明の第１実施形態
による半導体素子のメタルコンタクト形成方法を説明す
るために示した断面図である。
【００２２】まず、図１を参照すれば、半導体基板１０
０上にゲートスタック１１０を形成し、各ゲートスタッ
ク１１０の側壁にゲートスペーサ１２０を形成する。図
面に示されていないが、半導体基板１００内には素子分
離領域によりアクティブ領域が限定される。素子分離領
域はトレンチ素子分離方法を使用して形成されるが、こ
れに限定されない。各アクティブ領域内にはソースまた
はドレーン領域として使われる不純物領域が形成され
る。各ゲートスタック１１０はゲート絶縁膜パターン１
１１、ゲート導電膜パターン１１２、メタルシリサイド
膜パターン１１３及びゲートキャップ層パターン１１４
が順次的に積層された構造を有する。ゲートスペーサ１
２０及びゲートキャップ層パターン１１４はシリコンナ
イトライド膜を使用して形成されうる。ゲート導電膜パ
ターン１１２はポーリシリコン膜を使用して形成されう
る。メタルシリサイド膜パターン１１３はタングステン
シリサイド膜を使用して形成されうる。ゲートスペーサ
１２０を形成した後には半導体基板１００、ゲートスタ
ック１１０のゲートキャップ層パターン１１４の表面及
びゲートスペーサ１２０を完全に覆う下部の層間絶縁膜
１３０を形成する。ゲートキャップ層パターン１１４の
表面から下部の層間絶縁膜１３０の表面までの距離ｄ1
はほぼ１，５００〜１，７００Åになるようにする。
【００２３】次に、図２を参照すれば、下部の層間絶縁
膜１３０を貫通するコンタクトホール１４０を形成し、
このコンタクトホール１４０内に障壁金属層１５０及び
導電性プラグ１６０を形成する。このために、まず通常
のリソグラフィ法を利用した露光及び現像工程を行い、
下部の層間絶縁膜１３０上にフォトレジスト膜パターン
（図示せず）を形成する。このフォトレジスト膜パター
ンは下部の層間絶縁膜１３０の一部表面を露出させる開
口部を有する。次に、このフォトレジスト膜パターンを
エッチングマスクとして下部の層間絶縁膜１３０の露出
部分をエッチングし、半導体基板１００のアクティブ領
域を露出させるコンタクトホール１４０を形成する。コ
ンタクトホール１４０を形成した後には前記フォトレジ
スト膜パターンを除去する。次に、このコンタクトホー
ル１４０内に障壁金属層１５０を形成し、次いでコンタ
クトホール１４０が完全に充填されるように金属膜を形
成する。障壁金属層１５０としてはＴｉ／ＴｉＮ膜を使
用でき、金属膜としてはＷ膜を使用できる。次に、平坦
化工程またはエッチバック工程により、下部の層間絶縁
膜１３０の表面上の金属膜を除去して導電性プラグ１６
０を形成する。この導電性プラグ１６０はコンタクトパ
ッドとして機能するものであり、障壁金属層１５０を通
じて半導体基板１００のアクティブ領域と電気的に接続
される。
【００２４】次に、図３を参照すれば、表面に露出され
ている障壁金属層１５０を一定厚みほど除去して導電性
プラグ１６０の上部周囲に溝１７０を形成する。すなわ
ち、障壁金属層１５０と、下部の層間絶縁膜１３０及び
導電性プラグ１６０とのエッチング選択比が十分な条件
でエッチング工程を行って障壁金属層１５０の一部を除
去する。障壁金属層１５０の一部が除去されて形成され
た溝１７０の深さｄ2はほぼ５００〜７００Åであり、
幅はほぼ３０〜４０ｎｍである。
【００２５】次に、図４を参照すれば、図３の結果物全
面にエッチング阻止膜としてのシリコンナイトライド膜
１８０をほぼ３００〜４００Åの厚みに形成する。そし
て、平坦化工程またはエッチバック工程を行って下部の
層間絶縁膜１３０の表面上のシリコンナイトライド膜１
８０を除去する。すると、図示されたように、溝（図３
の１７０）の内部がシリコンナイトライド膜１８０によ
り充填され、下部の層間絶縁膜１３０及び導電性プラグ
１６０の表面は露出される状態となる。このシリコンナ
イトライド膜１８０は、後続のメタルコンタクトホール
形成のためのエッチング工程においてミスアラインによ
り、障壁金属層１５０がオーバエッチングされることを
抑制する役割を果たす。
【００２６】次に、図５を参照すれば、下部の層間絶縁
膜１３０の一部をエッチングしてシリコンナイトライド
膜１８０とこのシリコンナイトライド膜１８０により取
り囲まれた導電性プラグ１６０の一部を下部の層間絶縁
膜１３０の表面上に突出させる。このために、前記下部
の層間絶縁膜１３０と、シリコンナイトライド膜１８０
及び導電性プラグ１６０とのエッチング選択比が十分な
エッチング条件下で、下部の層間絶縁膜１３０をエッチ
ングする。前記下部の層間絶縁膜１３０の厚みをほぼ５
００〜７００Åほどに除去する。
【００２７】次に、図６を参照すれば、一部の導電性プ
ラグ１６０上にビットラインスタック１９０を形成す
る。このビットラインスタック１９０は、ビットライン
障壁金属層パターン１９１、ビットライン導電層パター
ン１９２及びビットラインキャップ層パターン１９３が
順次的に積層された構造よりなる。ビットライン障壁の
金属層パターン１９１としてはＴｉＮ膜を使用し、ビッ
トライン導電層パターン１９２としてはＷ膜を使用し、
そしてビットラインキャップ層パターン１９３としては
シリコンナイトライド膜を使用する。ビットラインキャ
ップ層パターン１９３の厚みはほぼ１，０００〜２，０
００Åである。ビットラインスタック１９０を形成する
ために、まず、下部の層間絶縁膜１３０、シリコンナイ
トライド膜１８０及び導電性プラグ１６０の表面上にビ
ットライン障壁金属層、ビットライン導電層及びビット
ラインキャップ層を順次的に形成する。次に、所定のマ
スク膜パターンを使用してビットラインキャップ層、ビ
ットライン導電層及びビットライン障壁金属層を順次的
にパターニングしてビットラインスタック１９０を完成
する。ビットラインスタック１９０を完成した後にはマ
スク膜パターンを除去する。次に、ビットラインスタッ
ク１９０が形成された結果物全面にビットラインスペー
サ及びエッチング阻止膜形成のためのシリコンナイトラ
イド膜２００をほぼ３００〜６００Åの厚みに形成す
る。次に、このシリコンナイトライド膜２００の一部を
覆うフォトレジスト膜パターン２１０を形成する。この
フォトレジスト膜パターン２１０はアクティブメタルコ
ンタクト領域のシリコンナイトライド膜２００を覆う。
【００２８】次に、図７を参照すれば、フォトレジスト
膜パターン２１０をエッチングマスクとしてエッチバッ
ク工程を行ってビットラインスペーサ２２０を形成する
と同時に、アクティブメタルコンタクト領域ではエッチ
ング阻止膜としてのシリコンナイトライド膜パターン２
３０を形成する。このシリコンナイトライド膜パターン
２３０は、導電性プラグ１６０の表面を覆いつつ下部の
層間絶縁膜２３０を幅「α」ほど覆うようにさらに延び
る。次に、全面に上部の層間絶縁膜２４０を形成し、上
部の層間絶縁膜２４０を貫通するアクティブメタルコン
タクトのためのコンタクトホール２５０（点線で表示）
及びビットラインメタルコンタクトのためのコンタクト
ホール２６０（点線で表示）を形成する。このコンタク
トホール２５０、２６０を形成するためには、所定のマ
スク膜パターンをエッチングマスクとして上部の層間絶
縁膜２４０の一部を除去する。これにより、アクティブ
メタルコンタクト領域ではエッチング阻止膜としてのシ
リコンナイトライド膜パターン２３０の表面が露出さ
れ、ビットラインコンタクト領域ではビットラインキャ
ップ層パターン１９３の表面が露出される。前記マスク
膜パターンは、通常のフォトリソグラフィ工程を利用し
て形成するのであるが、この過程において、シリコンナ
イトライド膜２３０の幅「α」ほどのミスアラインマー
ジンを確保できる。
【００２９】次に、露出されたシリコンナイトライド膜
パターン２３０及びビットラインキャップ層パターン１
９３をエッチングして導電性プラグ１６０及びビットラ
イン導電層１９２を露出させるコンタクトホールを形成
する。前記コンタクトホール形成のためのシリコンナイ
トライド膜パターン２３０及びビットラインキャップ層
パターン１９３のエッチング時に、一般的にビットライ
ンキャップ層パターン１９３とシリコンナイトライド膜
パターン２３０との厚み差により、アクティブメタルコ
ンタクト領域のシリコンナイトライド膜２３０がビット
ラインコンタクト領域のビットラインキャップ層１９３
より先に除去される。その結果、ビットラインコンタク
ト領域のビットラインキャップ層１９３が十分に除去さ
れる間、アクティブメタルコンタクト領域では障壁金属
層１５０及び下部の層間絶縁膜１３０がオーバエッチン
グされうる。しかし、シリコンナイトライド膜１８０が
存在するので、アクティブメタルコンタクト領域での障
壁金属層１５０及び下部の層間絶縁膜１３０のオーバエ
ッチングを抑制できる。すなわち、シリコンナイトライ
ド膜１８０の厚みである「β」ほどのオーバエッチング
マージンを確保できる。アクティブメタルコンタクト領
域の導電性プラグ１６０とビットラインコンタクト領域
のビットライン導電層１９２とを露出させるコンタクト
ホールを形成した後には、このコンタクトホール内に金
属膜を充填してメタルコンタクトを完成する。
【００３０】図８ないし図１０は、本発明の第２実施形
態による半導体素子のメタルコンタクト形成方法を説明
するために示した断面図である。本実施形態において先
に説明された第１実施形態と同じ部分に関する説明は省
略し、第１実施形態と異なる点だけを説明する。
【００３１】まず、図８を参照すれば、図１ないし図３
を参照して説明したように導電性プラグ１６０の上部周
囲に溝１７０を形成した後に、この溝１７０の内部を充
填しないで空きにしておく。すなわち、本実施形態では
溝１７０内部を他の膜質で充填する工程が省略される。
次に、下部の層間絶縁膜１３０の一部をエッチングして
溝１７０により露出された導電性プラグ１６０を下部の
層間絶縁膜１３０の表面上に完全に露出させる。そし
て、図９に図示されたように、ビットラインスタック１
９０を形成した後に、その結果物全面にスペーサ及びエ
ッチング阻止膜形成のためのシリコンナイトライド膜２
００を形成する。次に、このシリコンナイトライド膜２
００の一部を覆うフォトレジスト膜パターン２１０を形
成するのであるが、先に説明されたように、このフォト
レジスト膜パターン２１０はアクティブメタルコンタク
ト領域のシリコンナイトライド膜２００を覆う。次に、
図１０に示されたように、アクティブメタルコンタクト
領域ではエッチング阻止膜としてのシリコンナイトライ
ド膜パターン２３０を形成し、ビットラインコンタクト
領域ではビットラインスペーサ２２０を形成する。本実
施形態では導電性プラグ１６０の上部周囲に形成された
溝１７０の内部を充填していないので、シリコンナイト
ライド膜パターン２３０により導電性プラグ１６０の上
部周囲が取り囲まれる。従って、後続工程のビットライ
ンキャップ層１９３及びシリコンナイトライド膜パター
ン２３０のエッチング工程中に、導電性プラグ１６０上
部表面上のシリコンナイトライド膜パターン２３０が完
全に除去されても導電性プラグ１６０側壁のシリコンナ
イトライド膜パターン２３０により、障壁金属層１５０
及び下部の層間絶縁膜１３０のオーバエッチングが抑制
される。
【００３２】
【発明の効果】以上、説明されたように、本発明による
半導体素子のメタルコンタクト形成方法によれば、導電
性プラグが下部の層間絶縁膜上に一定厚みほど突出され
るようにし、下部の層間絶縁膜上に一定長さほど延びつ
つ導電性プラグを覆うようにメタルコンタクトパッドを
形成することにより、フォトリソグラフィ工程でのミス
アラインマージンを増大させうる。また、前記導電性プ
ラグを取り囲む障壁金属層の上部一部を除去してその位
置にシリコンナイトライド膜のようなエッチング阻止膜
を形成することにより、アクティブメタルコンタクト領
域での障壁金属層及び下部の層間絶縁膜のオーバエッチ
ングを抑制できる。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図２】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図３】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図４】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図５】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図６】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図７】 本発明の一実施形態による半導体素子のメタ
ルコンタクト形成方法を説明するために示した断面図で
ある。
【図８】 本発明の他の実施形態による半導体素子の
メタルコンタクト形成方法を説明するために示した断面
図である。
【図９】 本発明の他の実施形態による半導体素子の
メタルコンタクト形成方法を説明するために示した断面
図である。
【図１０】 本発明の他の実施形態による半導体素子
のメタルコンタクト形成方法を説明するために示した断
面図である。
【符号の説明】 １００ 基板 １１０ ゲートスタック １１１ 絶縁パターン １１２ 導電膜パターン １１３ シリサイド膜パターン １１４ ゲートキャップ層パターン １２０ ゲートスペーサ １３０ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB14 BB30 BB40 CC01 DD04 DD07 DD16 DD17 DD64 DD65 EE05 EE09 EE14 EE17 FF06 FF14 FF22 GG09 GG10 GG14 GG16 HH12 HH14 HH20 5F033 HH04 HH28 JJ18 JJ19 JJ33 KK01 LL04 MM07 MM15 NN03 NN06 NN07 NN12 NN37 QQ08 QQ09 QQ25 QQ31 QQ37 RR04 RR06 TT07 TT08 WW01 WW02 XX00 XX01 XX03 XX15 5F083 JA35 JA39 JA40 JA53 KA05 PR06 PR10 PR28 PR39

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 アクティブメタルコンタクト領域及びビ
    ットラインメタルコンタクト領域を有する半導体素子の
    メタルコンタクト形成方法において、 半導体基板上にゲートスタックを形成する段階と、 前記ゲートスタックの側壁にゲートスペーサを形成する
    段階と、 前記ゲートスタック及びゲートスペーサを覆う下部の層
    間絶縁膜を形成する段階と、 前記下部の層間絶縁膜を貫通して前記半導体基板のアク
    ティブ領域を露出させる第１コンタクトホールを形成す
    る段階と、 前記第１コンタクトホールの内部を障壁金属層及び導電
    性プラグで充填する段階と、 前記障壁金属層の上部一部を除去して前記導電性プラグ
    の上部側面の周囲に溝を形成する段階と、 前記溝の内部をエッチング阻止膜で充填する段階と、 前記エッチング阻止膜を前記下部の層間絶縁膜の表面上
    に突出させるように前記下部の層間絶縁膜をエッチング
    する段階と、 前記ビットラインメタルコンタクト領域の前記導電性プ
    ラグ上にビットライン導電層パターン及びビットライン
    キャップ層パターンが順次的に積層された構造のビット
    ラインスタックを形成する段階と、 前記アクティブメタルコンタクト領域の導電性プラグ上
    にエッチング阻止膜パターンを形成し、前記ビットライ
    ンメタルコンタクト領域のビットラインスタックの側壁
    にビットラインスペーサを形成する段階と、 前記エッチング阻止膜パターン、ビットラインスタック
    及びビットラインスペーサを覆う上部の層間絶縁膜を形
    成する段階と、 前記上部の層間絶縁膜の一部をエッチングして前記エッ
    チング阻止膜及びビットラインキャップ層パターンの表
    面をそれぞれ露出させる第２コンタクトホールを形成す
    る段階と、 前記エッチング阻止膜及びビットラインキャップ層パタ
    ーンの露出部分を除去して前記アクティブメタルコンタ
    クト領域内の導電性プラグ及びビットラインコンタクト
    領域内のビットライン導電層を露出させる第３コンタク
    トホールを形成する段階と、 前記第３コンタクトホールの内部を導電膜で充填する段
    階とを含むことを特徴とする半導体素子のメタルコンタ
    クト形成方法。
  2. 【請求項２】 前記ゲートスタックは、ゲート絶縁膜パ
    ターン、ゲート導電層パターン、金属シリサイド膜パタ
    ーン及びゲートキャップ層が順次的に積層された構造よ
    り形成されることを特徴とする請求項１に記載の半導体
    素子のメタルコンタクト形成方法。
  3. 【請求項３】 前記下部の層間絶縁膜は前記ゲートスタ
    ックの上部表面から１，５００〜１，７００Åの厚みを
    有するように形成されることを特徴とする請求項１に記
    載の半導体素子のメタルコンタクト形成方法。
  4. 【請求項４】 前記導電性プラグの上部側面の周囲に形
    成された溝は５００〜７００Åの深さと３０〜４０ｎｍ
    の幅とを有することを特徴とする請求項１に記載の半導
    体素子のメタルコンタクト形成方法。
  5. 【請求項５】 前記溝を充填するエッチング阻止膜は前
    記下部の層間絶縁膜とのエッチング選択比が存在する物
    質を使用して形成されることを特徴とする請求項１に記
    載の半導体素子のメタルコンタクト形成方法。
  6. 【請求項６】 前記下部の層間絶縁膜はシリコン酸化膜
    であり、前記エッチング阻止膜はシリコンナイトライド
    膜であることを特徴とする請求項５に記載の半導体素子
    のメタルコンタクト形成方法。
  7. 【請求項７】 前記エッチング阻止膜パターン及びビッ
    トラインスペーサを形成する段階は、 前記下部の層間絶縁膜上に前記アクティブメタルコンタ
    クト領域のエッチング阻止膜及び導電性プラグと、前記
    ビットラインメタルコンタクト領域のエッチング阻止膜
    及びビットラインスタックを覆うエッチング阻止膜とを
    形成する段階と、 前記アクティブメタルコンタクト領域のエッチング阻止
    膜を覆うマスク膜パターンを形成する段階と、 前記マスク膜パターンをエッチングマスクとして前記エ
    ッチング阻止膜を異方性エッチングする段階と、 前記マスク膜パターンを除去する段階とを含むことを特
    徴とする請求項１に記載の半導体素子のメタルコンタク
    ト形成方法。
  8. 【請求項８】 前記アクティブメタルコンタクト領域の
    エッチング阻止膜パターンは前記下部の層間絶縁膜の表
    面上に突出されるように延びて形成されることを特徴と
    する請求項１に記載の半導体素子のメタルコンタクト形
    成方法。
  9. 【請求項９】 前記エッチング阻止膜パターンは前記上
    部の層間絶縁膜とのエッチング選択比が存在する物質膜
    を使用して形成されることを特徴とする請求項１に記載
    の半導体素子のメタルコンタクト形成方法。
  10. 【請求項１０】 前記上部の層間絶縁膜はシリコン酸化
    膜であり、前記エッチング阻止膜パターンはシリコンナ
    イトライド膜パターンであることを特徴とする請求項９
    に記載の半導体素子のメタルコンタクト形成方法。
  11. 【請求項１１】 前記エッチング阻止膜パターンの厚み
    は３００〜６００Åであり、前記ビットラインキャップ
    層パターンの厚みは１，０００〜２，０００Åであるこ
    とを特徴とする請求項１に記載の半導体素子のメタルコ
    ンタクト形成方法。
  12. 【請求項１２】 アクティブメタルコンタクト領域及び
    ビットラインメタルコンタクト領域を有する半導体素子
    のメタルコンタクト形成方法において、 半導体基板上にゲートスタックを形成する段階と、 前記ゲートスタックの側壁にゲートスペーサを形成する
    段階と、 前記ゲートスタック及びゲートスペーサを覆う下部の層
    間絶縁膜を形成する段階と、 前記下部の層間絶縁膜を貫通して前記半導体基板のアク
    ティブ領域を露出させる第１コンタクトホールを形成す
    る段階と、 前記第１コンタクトホールの内部を障壁金属層及び導電
    性プラグで充填する段階と、 前記障壁金属層の上部一部を除去して前記導電性プラグ
    の上部側面を露出させる段階と、 前記導電性プラグの露出された上部が前記下部の層間絶
    縁膜の表面上に突出されるように前記下部の層間絶縁膜
    をエッチングする段階と、 前記ビットラインメタルコンタクト領域の前記導電性プ
    ラグ上にビットライン導電層パターン及びビットライン
    キャップ層パターンが順次的に積層された構造のビット
    ラインスタックを形成する段階と、 前記アクティブメタルコンタクト領域の導電性プラグ上
    にエッチング阻止膜パターンを形成し、前記ビットライ
    ンメタルコンタクト領域のビットラインスタックの側壁
    にビットラインスペーサを形成する段階と、 前記エッチング阻止膜パターン、ビットラインスタック
    及びビットラインスペーサを覆う上部の層間絶縁膜を形
    成する段階と、 前記上部の層間絶縁膜の一部をエッチングして前記エッ
    チング阻止膜及びビットラインキャップ層パターンの表
    面をそれぞれ露出させる第２コンタクトホールを形成す
    る段階と、 前記エッチング阻止膜及びビットラインキャップ層パタ
    ーンの露出部分を除去して前記アクティブメタルコンタ
    クト領域内の導電性プラグ及びビットラインコンタクト
    領域内のビットライン導電層を露出させる第３コンタク
    トホールを形成する段階と、 前記第３コンタクトホールの内部を導電膜で充填する段
    階とを含むことを特徴とする半導体素子のメタルコンタ
    クト形成方法。
  13. 【請求項１３】 前記エッチング阻止膜パターン及びビ
    ットラインスペーサを形成する段階は、 前記下部の層間絶縁膜上に前記アクティブメタルコンタ
    クト領域の導電性プラグと、前記ビットラインメタルコ
    ンタクト領域のビットラインスタックを覆うエッチング
    阻止膜とを形成する段階と、 前記アクティブメタルコンタクト領域のエッチング阻止
    膜を覆うマスク膜パターンを形成する段階と、 前記マスク膜パターンをエッチングマスクとして前記エ
    ッチング阻止膜を異方性エッチングする段階と、 前記マスク膜パターンを除去する段階とを含むことを特
    徴とする請求項１２に記載の半導体素子のメタルコンタ
    クト形成方法。
  14. 【請求項１４】 前記アクティブメタルコンタクト領域
    のエッチング阻止膜パターンは、前記下部の層間絶縁膜
    の表面上に突出されるように延びて形成されることを特
    徴とする請求項１２に記載の半導体素子のメタルコンタ
    クト形成方法。
  15. 【請求項１５】 前記エッチング阻止膜パターンは、前
    記上部の層間絶縁膜とのエッチング選択比が存在する物
    質膜を使用して形成されることを特徴とする請求項１２
    に記載の半導体素子のメタルコンタクト形成方法。
  16. 【請求項１６】 前記上部の層間絶縁膜はシリコン酸化
    膜であり、前記エッチング阻止膜パターンはシリコンナ
    イトライド膜パターンであることを特徴とする請求項１
    ５に記載の半導体素子のメタルコンタクト形成方法。
  17. 【請求項１７】 前記エッチング阻止膜パターンの厚み
    は３００〜６００Åであり、前記ビットラインキャップ
    層パターンの厚みは１，０００〜２，０００Åであるこ
    とを特徴とする請求項１２に記載の半導体素子のメタル
    コンタクト形成方法。
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