KR100239442B1 - 콘택홀 내의 전도성 플로그 형성방법 - Google Patents

콘택홀 내의 전도성 플로그 형성방법 Download PDF

Info

Publication number
KR100239442B1
KR100239442B1 KR1019960072200A KR19960072200A KR100239442B1 KR 100239442 B1 KR100239442 B1 KR 100239442B1 KR 1019960072200 A KR1019960072200 A KR 1019960072200A KR 19960072200 A KR19960072200 A KR 19960072200A KR 100239442 B1 KR100239442 B1 KR 100239442B1
Authority
KR
South Korea
Prior art keywords
glue layer
forming
contact hole
layer
conductive plug
Prior art date
Application number
KR1019960072200A
Other languages
English (en)
Other versions
KR19980053144A (ko
Inventor
하재희
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960072200A priority Critical patent/KR100239442B1/ko
Priority to JP9169962A priority patent/JP2959758B2/ja
Priority to US08/997,978 priority patent/US5990020A/en
Publication of KR19980053144A publication Critical patent/KR19980053144A/ko
Application granted granted Critical
Publication of KR100239442B1 publication Critical patent/KR100239442B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

플러그 캐비티가 없는 신뢰성이 있는 평탄화된 플러그 형성방법에 대한 것으로 이와 같은 플러그 형성방법은 기판상에 콘택홀을 갖는 층간절연막을 형성하는 공정과, 콘택홀내와 층간절연막 상에 글루층을 형성하는 공정과, 콘택홀내의 글루층상에 텅스텐 플러그를 형성하는 공정과, Cl2/BCl3혼합가스를 이용한 플라즈마 식각 공정으로 노출된 글루층을 선택적으로 제거하는 공정을 포함하여 형성한다.

Description

콘택홀 내의 전도성 플러그 형성방법
본 발명은 플러그 형성방법에 대한 것으로 특히 플러그 캐비티가 없는 신뢰성이 있는 콘택홀 내의 전도성 플러그 형성방법에 관한 것이다.
일반적으로 반도체 고집적 소자 형성시 다층 배선 구조에서는 금속층 예를 들어 티타늄(Ti)이나 타이 나이트라인드(TiN)나 텅스텐 나이트라이드(TiW) 또는 알루미늄의 낮은 스텝 커버리지로 인하여 금속 콘택홀의 형성이나 비아(Via) 등에 텅스텐층을 블랭켓으로 증착한 후 에치백을 통해 텅스텐 플러그를 형성하여 차후의 금속 배선 공정을 용이하게 할 수 있다. 그러나 이러한 텅스텐 플러그를 형성할 때 텅스텐이 산화막위에서는 성장 속도가 극히 낮으므로 글루층으로 Ti, TiN 또는 TiW를 증착한 후에 텅스텐층을 증착하여 플러그를 형성한다. 이때 글루층은 텅스텐 에치백후에 그대로 남기고 후속 공정을 진행할 수도 있으나 로직 디바이스에서 처럼 배선이 4개 이상의 스택 구조로 이루어질 때는 텅스텐 플러그의 손실을 최소화하기 위하여 글루층을 식각하고 다음공정을 진행한다. 이와 같이 글루층을 제거하여 텅스텐 플러그의 손실을 최소화하는 방법이 요구되고 있다.
이하 첨부 도면을 참조하여 종래 콘택홀 내의 전도성 플러그 형성방법을 설명하면 다음과 같다.
종래 콘택홀 내의 전도성 플러그 형성방법은 도 1a에 도시한 바와 같이 기판(1) 전면에 화학 기상 증착법이나 열산화 공정으로 층간 절연막(2)을 형성한다.
그리고 전면에 감광막을 도포하여 소정부분을 노광 및 현상 공정으로 선택적으로 패터닝한다. 이어서 패터닝된 감광막을 마스크로 이방성 식각하여 층간 절연막(2)의 소정 부분에 콘택홀을 형성한다.
그리고 전면에 글루층(3)을 증착한다. 이때 글루층(13)은 Ti, TiN 또는 TiW와 같은 베리어 역할을 하는 전도층 중 하나 이상을 사용하여 증착한다. 이후에 전면에 화학기상 증착법으로 블랭켓 텅스텐층(4)을 증착한다.
도 1b에 도시한 바와 같이 플라즈마 반응로에 플루오린 가스를 사용하여 텅스텐층(4)을 에치백하여 콘택홀 내에 텅스텐 플러그(4a)를 형성한다.
도 1c에 도시한 바와 같이 플라즈마 반응로에 클로린(Cl2) 가스나 아르곤(Ar) 헬륨(He) 또는 산소(O2) 가스를 주입하여 글루층(3)을 식각한다. 이때 글루층(3)과 클로린 가스의 화학 식각 특성에 의해 플러그 안의 글루층 특히 텅스텐층(4)과 접한 글루층(3)은 필연적으로 식각되므로 심한 플러그 캐비티 현상이 발생한다.
상기와 같은 방법으로 형성된 콘택홀 내의 전도성 플러그 형성방법은 다음과 같은 문제가 있다.
첫째, 글루층 식각시 층간 절연막 측벽의 글루층이 더 많이 식각되어 플러그 캐비티가 발생할 수 있다.
둘째, 플러그 캐비티에 의하여 차후 배선 공정시 보이드(void)가 발생할 수 있어서 소자의 신뢰성이 떨어진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 플러그 캐비티를 줄여 신뢰성있는 콘택홀 내의 전도성 플러그 형성방법을 제공하는 데 그 목적이 있다.
제1a도 내지 제1c도는 종래 콘택홀 내의 전도성 플러그 형성방법을 나타낸 공정단면도.
제2a도 내지 2c는 본 발명 콘택홀 내의 전도성 플러그 형성방법을 나타낸 공정단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 기판 12 : 층간 절연막
13 : 글루층 14 : 텅스텐층
14a : 텅스텐 플러그
상기와 같은 목적을 달성하기 위한 본 발명 콘택홀 내의 전도성 플러그 형성방법은 기판상에 콘택홀을 갖는 층간절연막을 형성하는 공정과, 상기 콘택홀내와 상기 층간절연막상에 글루층을 형성하는 공정과, 상기 콘택홀내의 글루층상에 텅스텐 플러그를 형성하는 공정과, Cl2/BCl3혼합가스를 이용한 플라즈마 식각 공정으로 상기 노출된 글루층을 선택적으로 제거하는 공정을 포함하여 형성함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 콘택홀 내의 전도성 플러그 형성방법을 설명하면 다음과 같다.
본 발명 콘택홀 내의 전도성 플러그 형성방법은 먼저 도 2a에 도시한 바와 같이 기판(11) 전면에 화학 기상 증착법이나 열산화 공정으로 층간 절연막(12)을 형성한다.
그리고 전면에 감광막을 도포하여 소정부분을 노광 및 현상 공정으로 선택적으로 패터닝한다. 이어서 패터닝된 감광막을 마스크로 이방성 식각하여 층간 절연막(12)의 소정 부분에 콘택홀을 형성한다.
그리고 전면에 글루층(13)을 증착한다. 이때 글루층(13)은 Ti, TiN 또는 TiW와 같은 베리어 역할을 하는 전도층 중 하나 이상을 사용하여 증착한다. 이후에 전면에 화학기상 증착법으로 블랭켓 텅스텐층(14)를 증착한다.
도 2b에 도시한 바와 같이 플라즈마 반응로에 플루오린 가스를 사용하여 텅스텐층(14)을 에치백하여 콘택홀 내에 텅스텐 플러그(14a)를 형성한다.
그리고 도 2c에 도시한 바와 같이 텅스텐층(14)을 식각하여 Cl2/BCl3혼합가스 상태에서 글루층(13)을 식각한다. 이때 상기 글루층(13)의 식각은 최소한 상기 텅스텐 플러그(14a)의 측면의 상기 글루층(13)이 잔류되도록 식각한다. 이때 Cl2가스는 글루층(13)(Ti, TiN, TiW)을 식각하는 기능을 하고 BCl3가스는 Cl 이온과 BClx 이온으로 해리(dissociation)되고 Cl 이온은 글루층(13) 식각에 기여하고, BClx 이온은 콘택홀의 측면에 잔유물을 형성하고 이 잔유물은 콘택홀 측면의 층간 절연막(12)과 텅스텐플러그(14a) 사이의 글루층(13)이 과도식각되는 것을 방지한다.
이때 플라즈마 반응로는 Helicon Type의 고밀도 플라즈마 식각장비를 사용하며 소스 파워는 1000∼1500W 정도로 높게 가해주고 Cl2/BCl3혼합가스의 유량비는 3:1에서 4:1의 범위를 갖도록 주입한다. 그리고 바이어스 파워는 60∼100W 정도로 낮게 가해주고 글루층(13)의 식각시 기판(11)의 온도는 -10∼0℃ 정도로 맞추어준다. 이와 같은 조건으로 글루층(13)을 식각하면 식각하는 동안에 층간 절연막(12)의 측벽에 부생성물이 생성되어 캐비티가 없는 텅스텐 플러그(14a)가 형성되고 차후의 배선형성 공정시 보이드(void)가 없는 안정된 배선을 형성할 수 있으며 글루층(13)의 식각시 텅스텐 플러그(14a)의 손실도 50Å 이하로 줄일 수 있다.
상기와 같이 제조되는 본 발명 콘택홀 내의 전도성 플러그 형성방법은 다음과 같은 효과가 있다.
첫째, 텅스텐을 에치백하고 글루층을 식각시 Cl2/BCl3혼합가스를 이용하여 플라즈마 식각하므로 이에따라 측벽 부생성물이 생성되어 플러그 캐비티 현상을 방지할 수 있어서 차후의 배선 공정에 불량을 줄일 수 있으므로 신뢰성있는 소자를 제조할 수 있다.
둘째, 적절한 Cl2/BCl3혼합가스의 유량비와 낮은 바이어스 파워에서 글루층을 식각시 플러그 안의 텅스텐 손실을 조절할 수 있다.

Claims (14)

  1. 기판상에 콘택홀을 갖는 층간절연막을 형성하는 공정과, 상기 콘택홀내와 상기 층간절연막 상에 글루층을 형성하는 공정과, 상기 콘택홀내의 글루층상에 텅스텐 플러그를 형성하는 공정과, 상기 텅스텐 플러그와 상기 층간절연막 사이의 상기 글루층상부에 잔유물이 형성되도록 Cl2/BCl3혼합가스를 이용한 플라즈마 식각 공정으로 상기 노출된 글루층을 선택적으로 제거하는 공정을 포함하여 형성함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  2. 제1항에 있어서, 상기 글루층은 Ti, TiN 또는 TiW 중 하나 이상을 선택하여 증착함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  3. 제1항에 있어서, 상기 텅스텐 플러그 형성방법은 블랭캣으로 텅스텐을 증착한 후 플루오린 가스를 이용하여 플라즈마 반응로내에서 식각함을 특징으로 콘택홀 내의 전도성 플러그 형성방법.
  4. 제1항에 있어서, 상기 글루층의 식각은 소스 파워를 1000∼1500W 정도 가하여 실시함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  5. 제1항에 있어서, 글루층 식각시 Cl2/BCl3가스의 유량비는 3:1에서 4:1의 범위에서 실시함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  6. 제1항에 있어서, 상기 글루층을 Cl2/BCl3혼합가스 플라즈마로 식각할 때 바이어스 파워는 60∼100W의 범위에서 실시함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  7. 제1항에 있어서, 상기 글루층을 Cl2/BCl3혼합가스 플라즈마로 식각할 때 상기 기판의 온도는 -10 ~ 0℃ 범위에서 실시함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  8. 기판상에 콘택홀을 가진 절연막을 형성하는 공정과, 상기 기판과 상기 콘택홀 상에 글루층을 형성하는 공정과, 상기 콘택홀 내의 글루층상에 전도성 플러그를 형성하는 공정과, 상기 글루층을 식각하는 제1가스와 상기 전도성 플러그와 상기 절연막 사이의 상기 글루층 상부에 잔유물을 형성하는 제2가스를 포함하는 혼합가스를 이용하여 상기 글루층을 식각하는 공정을 포함하는 것을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  9. 제8항에 있어서, 상기 제1가스는 Cl2, 상기 제2가스는 BCl3를 포함하는 것을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  10. 제9항에 있어서, 상기 BCl3는 Cl 이온과 BClx 이온으로 해리(dissociation)되고 상기 BClx는 상기 전도성 플러그와 콘택홀 측면의 상기 절연막사이의 상기 글루층 상부에 잔유물을 형성하는 것을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  11. 제8항에 있어서, 상기 잔유물은 상기 전도성 플러그와 대응되는 상기 글루층의 과도식각방지층으로 사용되는 것을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  12. 제8항에 있어서, 상기 글루층은 Ti, TiN 또는 TiW중 하나 이상을 선택하여 증착함을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  13. 제8항에 있어서, 상기 전도성 플러그는 텅스텐층을 포함하는 것을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
  14. 기판상에 콘택홀을 가진 절연막을 형성하는 공정과, 상기 기판과 상기 콘택홀 상에 글루층을 형성하는 공정과, 상기 콘택홀 내의 글루층상에 전도성 플러그를 형성하는 공정과, 상기 글루층을 식각하는 제1가스와 상기 절연막상에 잔유물을 형성하는 제2가스를 포함하는 혼합가스를 이용하여 최소한 상기 전도성 플러그의 측면의 상기 글루층이 잔류되도록 상기 글루층을 식각하는 공정을 포함하는 것을 특징으로 하는 콘택홀 내의 전도성 플러그 형성방법.
KR1019960072200A 1996-12-26 1996-12-26 콘택홀 내의 전도성 플로그 형성방법 KR100239442B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960072200A KR100239442B1 (ko) 1996-12-26 1996-12-26 콘택홀 내의 전도성 플로그 형성방법
JP9169962A JP2959758B2 (ja) 1996-12-26 1997-06-26 コンタクトホール内の導電性プラグ形成方法
US08/997,978 US5990020A (en) 1996-12-26 1997-12-24 Method for forming a conductive plug

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960072200A KR100239442B1 (ko) 1996-12-26 1996-12-26 콘택홀 내의 전도성 플로그 형성방법

Publications (2)

Publication Number Publication Date
KR19980053144A KR19980053144A (ko) 1998-09-25
KR100239442B1 true KR100239442B1 (ko) 2000-01-15

Family

ID=19490999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960072200A KR100239442B1 (ko) 1996-12-26 1996-12-26 콘택홀 내의 전도성 플로그 형성방법

Country Status (3)

Country Link
US (1) US5990020A (ko)
JP (1) JP2959758B2 (ko)
KR (1) KR100239442B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393967B1 (ko) * 2000-12-29 2003-08-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464384B1 (ko) * 1997-05-31 2005-02-28 삼성전자주식회사 반도체장치의비아홀형성방법
KR100358640B1 (ko) * 1999-09-02 2002-10-30 삼성전자 주식회사 반도체장치 제조를 위한 텅스텐 플러그 형성방법
KR100714313B1 (ko) * 2000-11-30 2007-05-02 주식회사 하이닉스반도체 메탈성 하부전극 패턴 형성 방법
KR100382738B1 (ko) * 2001-04-09 2003-05-09 삼성전자주식회사 반도체 소자의 메탈 컨택 형성 방법
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
US8183145B2 (en) * 2007-10-11 2012-05-22 International Business Machines Corporation Structure and methods of forming contact structures
US8129270B1 (en) * 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US20130224948A1 (en) * 2012-02-28 2013-08-29 Globalfoundries Inc. Methods for deposition of tungsten in the fabrication of an integrated circuit
KR102131581B1 (ko) 2012-03-27 2020-07-08 노벨러스 시스템즈, 인코포레이티드 텅스텐 피처 충진
SG11201706167QA (en) 2015-02-15 2017-09-28 Acm Res (Shanghai) Inc Method for removing barrier layer for minimizing sidewall recess
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
CN106653683B (zh) * 2016-12-29 2019-09-13 上海集成电路研发中心有限公司 一种在后道互连中刻蚀埋层的方法
US10170304B1 (en) 2017-10-25 2019-01-01 Globalfoundries Inc. Self-aligned nanotube structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034553A (ko) * 1994-05-20 1995-12-28 가나이 쯔도무 플라즈마 에칭방법
JPH0864583A (ja) * 1994-08-22 1996-03-08 Sony Corp チタンナイトライド又はチタンオキシナイトライドの残渣除去方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274073A (ja) * 1995-03-31 1996-10-18 Sony Corp アルミニウム系金属膜のエッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034553A (ko) * 1994-05-20 1995-12-28 가나이 쯔도무 플라즈마 에칭방법
JPH0864583A (ja) * 1994-08-22 1996-03-08 Sony Corp チタンナイトライド又はチタンオキシナイトライドの残渣除去方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393967B1 (ko) * 2000-12-29 2003-08-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Also Published As

Publication number Publication date
JPH10189482A (ja) 1998-07-21
US5990020A (en) 1999-11-23
KR19980053144A (ko) 1998-09-25
JP2959758B2 (ja) 1999-10-06

Similar Documents

Publication Publication Date Title
KR100239442B1 (ko) 콘택홀 내의 전도성 플로그 형성방법
US6500767B2 (en) Method of etching semiconductor metallic layer
US6627554B1 (en) Semiconductor device manufacturing method
US6245656B1 (en) Method for producing multi-level contacts
JPH10189594A (ja) 半導体素子の金属配線形成方法
KR100458081B1 (ko) 반도체장치의비아홀형성방법
KR100390997B1 (ko) 금속 배선 형성 방법
KR100549333B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100668726B1 (ko) 반도체 소자의 비트라인 콘택 형성방법
KR100400251B1 (ko) 반도체 소자의 유기 반사 방지막 식각방법
KR100333357B1 (ko) 반도체장치의 층간막 평탄화 방법
KR100524812B1 (ko) 불화아르곤 전사법을 이용한 비트라인 형성 방법
KR100403349B1 (ko) 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법
KR100468694B1 (ko) 반도체장치의콘택형성방법
KR950010043B1 (ko) 반도체소자의 배선 형성방법
KR20030055798A (ko) 반도체 소자의 비아홀 형성방법
JPH0831930A (ja) 半導体装置の製造方法
KR19990002278A (ko) 반도체소자의 배선형성방법
KR20040022597A (ko) 반도체 소자의 금속 배선층 형성 방법
JPH0817924A (ja) 多層配線形成方法および多層配線構造
KR20020046681A (ko) 반도체 소자의 콘택홀 형성방법
KR20020037496A (ko) 비트 라인 형성방법
KR20050023204A (ko) 반도체 장치의 제조방법
KR19980036109A (ko) 반도체 장치의 콘택홀 형성방법
KR20030049592A (ko) 반도체 소자의 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee