KR100403349B1 - 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법 - Google Patents

금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법 Download PDF

Info

Publication number
KR100403349B1
KR100403349B1 KR10-2001-0078936A KR20010078936A KR100403349B1 KR 100403349 B1 KR100403349 B1 KR 100403349B1 KR 20010078936 A KR20010078936 A KR 20010078936A KR 100403349 B1 KR100403349 B1 KR 100403349B1
Authority
KR
South Korea
Prior art keywords
metal wiring
via plug
layer
film
titanium
Prior art date
Application number
KR10-2001-0078936A
Other languages
English (en)
Other versions
KR20030048889A (ko
Inventor
김길호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0078936A priority Critical patent/KR100403349B1/ko
Publication of KR20030048889A publication Critical patent/KR20030048889A/ko
Application granted granted Critical
Publication of KR100403349B1 publication Critical patent/KR100403349B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법에 관한 것으로서, 집적도가 높은 금속 배선을 형성할 때 감광 물질의 선 끝 축소 현상으로 인해 패터닝된 금속 배선의 끝이 축소되고 금속 배선과 비아 플러그 사이의 접촉 면적이 작아져 전기적 접촉이 취약해지는 문제를 해결하기 위한 것이다. 본 발명은 금속성 스페이서를 사용하여 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법을 구현한다. 본 발명에 따르면, 금속 배선을 식각할 때 알루미늄층 하부의 티타늄막/티타늄질화막에 대해서는 식각을 하지 않고, 금속 배선의 측벽에 금속성 스페이서를 형성하여 선 끝 축소 현상에 의하여 줄어든 금속 배선의 끝을 스페이서로 보완한 후, 알루미늄층 하부의 티타늄막/티타늄질화막에 대해서 마저 식각을 진행한다. 본 발명은 고집적화된 금속 배선을 구현할 때 금속 배선과 비아 플러그 사이의 전기적 접촉을 강화할 수 있으므로, 안정적이고 신뢰성 높은 다층 금속 배선을 구현할 수 있다.

Description

금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법 {INTERCONNECTION STRUCTURE BETWEEN METAL WIRING LAYER AND VIA PLUG AND FORMING METHOD THEREOF}
본 발명은 반도체 집적회로 소자의 구조 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 금속 배선 식각시 금속성 스페이서를 형성시켜 구현한 금속 배선과 비아 플러그의 전기적 연결 구조 및 그 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 소자의 집적도가 높아질수록, 금속 배선의 집적도는 높아지는 반면, 금속 배선과 비아 플러스(Via Plug) 사이의 겹침 여유(Overlap Margin)는 줄어든다. 이로 인하여 집적도가 높은 금속 배선을 형성할 때 몇가지 문제점이 발생하게 된다.
종래기술에 따르면, 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법은 다음과 같다. 도 1a를 참조하면, 소정의 공정이 완료된 하부층(10) 위에 절연층(11)을 형성하고 절연층(11)의 일부 영역에 비아 구멍(12, Via Hole)을 형성한다. 이어서, 티타늄막/티타늄질화막(13, Ti/TiN)과 텅스텐층(14)을 증착한 후 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 하부 비아 플러그(15)를 만든다.
계속해서, 도 1b에 도시된 바와 같이, 티타늄막/티타늄질화막(16), 알루미늄층(17), 티타늄막/티타늄질화막(18)을 연속적으로 증착한다. 이러한 금속층 구조는 현행 실리콘 집적회로 소자의 제조 공정에서 보편적으로 채용되고 있으며, 알루미늄층(17) 하부의 티타늄막은 접착층(Glue Layer)의 역할을 담당하고, 티타늄질화막은 확산 방지층(Diffusion Barrier)의 역할을 수행한다. 알루미늄층(17)은 전기 신호를 주로 전달하는 도전층(Conduction Layer)의 역할을 담당하며, 그 상부의 티타늄막은 접착층의 역할을 담당하고, 그 위의 티타늄질화막은 감광물질(PhotoResist)의 패터닝시 빛의 반사를 줄여주는 반사 방지막(Anti-Reflective Coating; ARC)의 역할을 담당한다.
이어서, 도 1c에 도시된 바와 같이, 감광물질(19)을 도포한 후 노광 및 현상 과정을 통해 감광물질(19)을 금속 배선의 형태로 패터닝한다. 일반적으로 금속 배선의 집적도가 높아질수록 금속 배선과 비아 플러그 사이의 겹침 여유는 작아지게 된다. 이와 같이 겹침 여유가 충분하지 못한 상태에서 감광물질에 대한 패터닝을 실시하면, 감광물질 패터닝의 본질적인 특성 중의 하나인 '선 끝 축소(Line End Shortening)' 현상으로 인하여 감광물질(19)이 비아 플러그(15)를 완전히 덮지 못하는 현상이 발생한다(도면에서 점선으로 표시된 형태가 설계상으로 규정된 금속 배선 형성용 감광물질의 형태를 나타낸다). 뿐만 아니라, 노광 과정에서 발생하는 틀어짐(Misalignment; 하부 비아에 대한 노광과 상부 금속 배선에 대한 노광이 정확히 일치하지 않는 현상) 현상은 이러한 문제를 더욱 악화시킬 수 있다.
이어서, 도 1d에 도시된 바와 같이, Cl2+BCl3+N2기체를 활성화시킨 플라즈마를 이용하여 건식 식각을 실시하여 금속 배선(20)을 형성한다. 이 때 감광물질의 패터닝 과정에서 발생한 선 끝 축소 현상과 틀어짐 현상의 영향을 받아 금속 배선(20)의 끝이 일부 축소된다(도면에서 점선으로 표시된 형태가 설계상으로 규정된 금속 배선의 형태를 나타낸다). 따라서, 금속 배선(20)과 비아 플러그(15) 사이의 접촉 면적이 작아지고, 그 결과 금속 배선(20)과 비아 플러그(15) 사이의 전기적인 접촉이 취약해진다. 또한, 금속 배선(20)에 대한 식각 과정에서 노출된 비아플러그(15)가 플라즈마에 의해 훼손되어, 도면의 참조번호 21번이 나타내는 것처럼, 금속 배선(20)과 비아 플러그(15) 사이의 경계면이 취약해지는 문제가 발생할 수 있다.
이후, 도 1e에 도시된 바와 같이, 층간 절연막(22, Inter-Metal Dielectric; IMD)을 증착시킨 후, 화학적-기계적 연마 공정을 실시하여 층간 절연막(22)의 상부를 평탄화시킴과 동시에 금속 배선(20) 위에 존재하는 층간 절연막(22)을 원하는 두께로 조정한다. 잘 알려진 바와 같이, 층간 절연막(22)으로는 여러 가지 유형의 산화막들이 사용될 수 있다.
계속해서, 도 1f에 도시된 바와 같이, 층간 절연막(22)의 일부 영역에 비아 구멍(23)을 형성하여 금속 배선(20)의 일부를 노출시킨다. 비아 구멍(23)은 플라즈마 건식 식각에 의하여 형성되며, 이 때 CxFy+O2기체를 주성분으로 활성화시킨 플라즈마가 사용된다(여기서 CxFy기체는 CF4, C2F6, C4F8, C5F8등의 기체 또는 이러한 기체들의 조합을 의미하며, 필요한 경우 이러한 기체 또는 이러한 기체들의 조합에 CHF3, Ar 등을 첨가하기도 한다). 층간 절연막(22)에 비아 구멍(23)이 형성될 때, 전술한 선 끝 축소 현상 및 틀어짐 현상의 영향으로 인해 비아 구멍(23)이 금속 배선(20)의 밖으로 벗어날 수 있다. 이는 도면의 참조번호 24번이 나타내는 것처럼 비아 구멍(23)의 가장자리가 깊고 뾰족하게 파이는 문제를 야기할 수 있다.
이어서, 도 1g에 도시된 바와 같이, 티타늄막/티타늄질화막(25)과 텅스텐층(26)을 증착한 후 화학적-기계적 연마 공정을 수행하여 상부 비아플러그(27)를 만든다. 이 때, 비아 구멍(23)의 가장자리가 깊고 뾰족하게 형성되어 있으면, 그 영역에서 티타늄막/티타늄질화막(25)과 텅스텐층(26)이 제대로 증착되지 않기 때문에 금속 배선(20)과 상부 비아 플러그(27) 사이의 전기적인 접촉이 취약해질 수 있다.
이상 설명한 바와 같이, 집적도가 높은 금속 배선을 구현함에 있어서 종래기술에 따른 구조 및 방법은 여러 가지 문제점을 안고 있다.
금속 배선의 집적도가 높아질수록 금속 배선과 비아 플러그 사이의 겹침 여유가 작아지는데, 이러한 상태에서 감광 물질에 대한 패터닝을 실시하면 감광 물질 패터닝의 본질적인 특성 중의 하나인 선 끝 축소 현상으로 인해 패터닝된 금속 배선의 끝이 축소되는 현상이 발생한다.
금속 배선의 끝이 축소되면, 금속 배선과 비아 플러그 사이의 접촉 면적이 작아지고, 그 결과 금속 배선과 비아 플러그 사이의 전기적인 접촉이 취약해진다.
또한, 금속 배선의 끝이 축소되면, 금속 배선에 대한 식각 과정에서 하부 비아 플러그가 외부에 노출되며, 노출된 하부 비아 플러그가 플라즈마에 의해 훼손되어 금속 배선과 하부 비아 플러그 사이의 경계면이 취약해지는 문제가 추가적으로 발생할 수 있다.
아울러, 금속 배선의 끝이 축소되면, 상부의 비아 구멍이 금속 배선의 밖으로 벗어날 수 있다. 이 경우, 상부 비아 구멍의 가장자리가 깊고 뾰족하게 파이는 문제가 발생할 수 있으며, 그 영역에서 금속층이 제대로 증착되지 않기 때문에 금속 배선과 상부 비아 플러그 사이의 전기적인 접촉이 취약해질 수 있다.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 고집적화된 금속 배선을 구현할 때 전기적 접촉 신뢰성을 개선한 금속 배선과 비아 플러그의 전기적 연결 구조 및 그 형성 방법을 제공하기 위한 것이다.
도 1a 내지 도 1g는 종래기술에 따른 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법을 나타내는 공정 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12, 23, 32, 47: 비아 구멍
13, 16, 18, 25, 33, 36, 38, 40, 43, 48: 티타늄막/티타늄질화막
14, 26, 34, 39, 44, 49: 텅스텐층
17, 37: 알루미늄층
15, 27, 35, 50: 비아 플러그
20, 42: 금속 배선
45: 금속성 스페이서
이러한 목적을 달성하기 위하여, 본 발명은 금속성 스페이서를 사용하여 구현한 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법을 제공한다.
본 발명에 따른 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법의 원리는, 금속 배선을 식각할 때 알루미늄층 하부의 티타늄막/티타늄질화막에 대해서는 식각을 하지 않고, 금속 배선의 측벽에 금속성 스페이서를 형성하여 선 끝 축소 현상에 의하여 줄어든 금속 배선의 끝을 스페이서로 보완한 후, 알루미늄층 하부의 티타늄막/티타늄질화막에 대해서 마저 식각을 진행하는 것이다.
본 발명에 따른 금속 배선과 비아 플러그 연결 구조의 형성 방법은, 절연층의 소정 영역에 하부 비아 플러그를 형성하는 단계와, 절연층 상부에 하부 비아 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계와, 금속 배선의 측벽에 금속성 스페이서를 형성하는 단계와, 결과물 전면에 층간 절연막을 형성한 후 층간 절연막의 소정 영역에 금속 배선과 전기적으로 연결되는 상부 비아 플러그를 형성하는 단계로 이루어지며, 특히 금속성 스페이서에 의하여 상하부 비아 플러그들과 금속 배선의 전기적 연결 신뢰성이 개선되는 것이 특징이다.
금속성 스페이서는 티타늄막/티타늄질화막과 텅스텐층으로 이루어지는 것이 바람직하며, 금속 배선은 티타늄막/티타늄질화막, 알루미늄층, 티타늄막/티타늄질화막으로 이루어질 수 있고, 텅스텐층을 더 포함할 수 있다. 또한, 각각의 비아 플러그는 티타늄막/티타늄질화막과 텅스텐층으로 이루어지는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법을 나타내는 공정 단면도이다.
먼저, 도 2a를 참조하면, 소정의 공정이 완료된 하부층(30) 위에 절연층(31)을 형성하고 절연층(31)의 일부 영역에 하부 비아 구멍(32)을 형성한다. 하부층(30)은 상부층과의 전기적인 연결을 필요로 하는 모든 층을 포함하는 의미로 사용된다. 예컨대 반도체 기판의 불순물층, 전극층, 금속 배선층 등이 모두 하부층(30)이 될 수 있다. 하부 비아 구멍(32)을 형성한 후, 결연층(31)의 전면에 제1 티타늄막/티타늄질화막(33)과 제1 텅스텐층(34)을 증착한 후 화학적-기계적 연마 공정을 수행하여 하부 비아 구멍(32) 내부에 하부 비아 플러그(35)를 만든다.
이어서, 도 2b에 도시된 바와 같이, 하부 비아 플러그(35)와 절연층(31) 위에 제2 티타늄막/티타늄질화막(36), 알루미늄층(37), 제3 티타늄막/티타늄질화막(38)을 연속적으로 증착시킨다. 그리고 제2 텅스텐층(39)과 제4 티타늄막/티타늄질화막(40)을 추가로 증착시킨다. 제2 텅스텐층(39)의 두께는 알루미늄층(37) 하부의 제2 티타늄막/티타늄질화막(36)의 두께와 비슷하다. 그 이유는 후속 공정에서 제2 티타늄막/티타늄질화막(36)을 식각할 때, 제2 텅스텐층(39)이 식각 정지층(Etch Stop Layer)의 역할을 수행하기에 필요한 최소 두께를 유지하기 위함이다. 한편, 제2 텅스텐층(39) 상부의 제4 티타늄막/티타늄질화막(40)의 두께 및 구조는 알루미늄층(37) 상부의 제3 티타늄막/티타늄질화막(38)의 두께 및 구조와 동일하게 형성한다. 그 이유는 후속 공정에서 감광물질을 금속 배선의 형태로 패터닝할 때, 기존의 금속층 구조에서 최적화된 노광 조건을 그대로 이용하기 위함이다.
이어서, 도 2c에 도시된 바와 같이, 제4 티타늄막/티타늄질화막(40) 위에 감광물질(41)을 도포한 후 노광 및 현상 과정을 통해 감광물질(41)을 금속 배선의 형태로 패터닝한다. 이 때, 종전과 마찬가지로 선 끝 축소 현상과 틀어짐 현상으로 말미암아, 패터닝된 감광물질(41)이 하부 비아 플러그(35)를 완전히 덮지 못하는 현상이 발생한다. 즉, 설계상으로 규정된 금속 배선 형성용 감광물질의 형태(도면에서 점선으로 표시된 부분)에 비하여 실제로 패터닝된 감광물질(41)은 δ만큼 그 길이가 축소된다.
이어서, 도 2d에 도시된 바와 같이, 금속 배선(42)을 형성하기 위하여 패터닝된 감광물질(41)을 마스크로 사용하고 활성화된 플라즈마를 이용하여 건식 식각을 실시한다. 이 때의 식각 공정은 알루미늄층(37)에 대한 식각이 완료될 때까지만 진행된다. 즉, 알루미늄층(37) 하부의 제2 티타늄막/티타늄질화막(36)은 식각되지 않는다. 알루미늄층(37) 또는 티타늄막/티타늄질화막(38, 40)에 대한 식각 공정은Cl2+BCl3+N2기체를 활성화시킨 플라즈마를 이용하고, 제2 텅스텐층(39)에 대한 식각 공정은 SF6기체를 활성화시킨 플라즈마를 사용한다. 계속해서, O2를 활성화시킨 플라즈마로 후처리 및 세정 공정을 실시하여, 잔류하는 감광물질 및 식각 과정에서 형성된 금속성 폴리머(Metallic Polymer)를 완전히 제거한다.
이어서, 도 2e에 도시된 바와 같이, 결과물 전면에 제5 티타늄막/티타늄질화막(43)과 제3 텅스텐층(44)을 증착시킨다. 이 때 증착되는 제5 티타늄막/티타늄질화막(43)과 제3 텅스텐층(44)의 전체 두께는 선 끝 축소 현상에 의하여 축소된 길이 δ와 동일하게 한다.
이어서, SF6기체를 활성화시킨 플라즈마를 이용한 전면 건식 식각(Blanket Dry Etch)을 실시하여, 도 2f에 도시된 바와 같이 금속 배선(42)의 측벽에 제5 티타늄막/티타늄질화막과 제3 텅스텐층으로 이루어지는 스페이서(45, Spacer)를 형성시킨다. 이 때, 제5 티타늄막/티타늄질화막(43)은 SF6기체를 활성화시킨 플라즈마에 대한 식각 정지층으로 작용한다.
계속해서, 도 2g에 도시된 바와 같이, Cl2+BCl3+N2기체를 활성화시킨 플라즈마를 이용한 전면 건식 식각을 실시하여, 금속 배선(42)의 상부와 절연층(31) 상부에 남아 있는 티타늄막/티타늄질화막을 완전히 제거한다. 이 때, 금속 배선(42) 상부에 존재하는 제2 텅스텐층(39)은 Cl2+BCl3+N2기체를 활성화시킨 플라즈마에 대한 식각 정지층으로 작용한다. 식각이 완료되면, 도시된 바와 같이 금속 배선(42)의최종 형태가 얻어진다. 즉, 본 발명에 의하여 형성된 금속 배선(42)은 선 끝 축소 현상에 의해 줄어든 만큼 스페이서(45)가 보완해 주는 형태를 갖게 된다. 따라서, 금속 배선(42)과 하부 비아 플러그(35) 사이의 전기적 접촉이 보강될 뿐만 아니라, 금속 배선(42)에 대한 식각 과정에서 하부 비아 플러그(35)가 플라즈마에 노출되지 않기 때문에 하부 비아 플러그(35)가 플라즈마에 의해 훼손되어 금속 배선(42)과의 경계면이 취약해지는 문제가 방지된다.
이어서, 도 2h에 도시된 바와 같이, 층간 절연막(46)을 증착시킨 후 화학적-기계적 연마 공정을 실시하여 층간 절연막(46)의 상부를 평탄화시킴과 동시에 금속 배선(42) 위에 존재하는 층간 절연막(46)을 원하는 두께로 조정한다. 층간 절연막(46)으로는 여러 가지 유형의 공지된 산화막들이 사용될 수 있다.
계속해서, 도 2i에 도시된 바와 같이, 플라즈마 건식 식각을 이용하여 층간 절연막(46)의 일부 영역에 비아 구멍(47)을 형성함으로써 금속 배선(42)의 일부를 노출시킨다. 이 때, 비아 구멍(47)이 금속 배선(42)의 밖으로 벗어날 수 있으나, 금속 배선(42)의 끝을 스페이서(45)가 보완하고 있기 때문에 종전과 달리 비아 구멍(47)의 가장자리가 깊고 뾰족하게 파이는 문제가 발생하지 않는다.
이어서, 도 2j에 도시된 바와 같이, 제6 티타늄막/티타늄질화막(48)과 제4 텅스텐층(49)을 증착한 후 화학적-기계적 연마 공정을 수행하여 상부 비아 플러그(50)를 만든다. 비아 구멍(47)의 가장자리가 깊고 뾰족하게 파이는 문제가 발생하지 않기 때문에, 비아 구멍(47)에 제6 티타늄막/티타늄질화막(48)과 제4 텅스텐층(49)을 비교적 안정적으로 증착할 수 있고, 따라서 금속 배선(42)과 상부 비아 플러그(50) 사이의 전기적 접촉을 안정적으로 구현할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법은 여러 가지 장점과 효과를 가진다.
금속 배선의 집적도가 높아질수록 금속 배선과 비아 플러그 사이의 겹침 여유가 작아지는데, 이러한 상태에서 감광 물질에 대한 패터닝을 실시하면 감광 물질 패터닝의 본질적인 특성 중의 하나인 선 끝 축소 현상으로 인해 패터닝된 금속 배선의 끝이 축소되는 현상이 발생한다. 본 발명에 따른 방법은 선 끝 축소 현상에 의해 줄어든 금속 배선의 끝을 보완하는 효과를 구현한다.
또한, 본 발명에 따른 구조 및 방법은 금속 배선과 비아 플러그 사이의 접촉 면적을 늘릴 수 있을 뿐만 아니라, 하부 비아 플러그가 플라즈마에 의하여 훼손되는 것을 방지하여 금속 배선과 비아 플러그 사이의 경계면이 취약해지는 것을 막을 수 있다. 따라서, 고집적화된 금속 배선을 구현할 때 금속 배선과 비아 플러그 사이의 전기적 접촉을 강화하고 그 신뢰성을 개선할 수 있다.
또한, 본 발명의 구조 및 방법은 상부 비아 구멍의 가장자리가 깊고 뾰족하게 파이는 문제를 막을 수 있기 때문에, 금속 배선과 상부 비아 플러그 사이의 전기적 접촉 신뢰성 역시 개선할 수 있다.
일반적으로 식각이 이루어진 알루미늄층의 측벽은 활성화된 플라즈마에 대해 매우 취약하기 때문에 쉽게 훼손되는 특성이 있다. 따라서, 식각이 완료된 알루미늄층의 측벽은 가급적 플라즈마에 노출되지 않도록 해야 하는데, 종래의 공정 방법에 의하면 알루미늄층 하부의 티타늄막/티타늄질화막이 식각되는 동안 알루미늄층 측벽이 플라즈마에 그대로 노출되는 것을 피할 수 없다. 그러나, 본 발명에 따른 구조 및 방법에 의하면, 식각이 완료된 알루미늄층의 측벽이 스페이서에 의하여 보호된 상태에서 알루미늄층 하부의 티타늄막/티타늄질화막에 대한 식각이 이루어지기 때문에, 알루미늄층의 측벽에 대한 훼손을 방지할 수 있는 이점이 있다.
결론적으로 본 발명에 따른 구조 및 방법은 기존의 구조 및 방법에 비하여 훨씬 안정적이고 신뢰성 높은 다층 금속 배선(Multi-Layer Metallization)을 구현할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. 절연층의 소정 영역에 하부 비아 플러그를 형성하는 단계;
    상기 절연층 상부에 상기 하부 비아 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계;
    상기 금속 배선의 측벽에 금속성 스페이서를 형성하는 단계; 및
    결과물 전면에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역에 상기 금속 배선과 전기적으로 연결되는 상부 비아 플러그를 형성하는 단계를 포함하며,
    상기 금속성 스페이서에 의하여 상기 상하부 비아 플러그들과 상기 금속 배선의 전기적 연결 신뢰성이 개선되는 것을 특징으로 하는 금속 배선과 비아 플러그 연결 구조의 형성 방법.
  2. 제 1 항에 있어서, 상기 금속성 스페이서는 티타늄막/티타늄질화막과 텅스텐층으로 이루어지는 것을 특징으로 하는 금속 배선과 비아 플러그 연결 구조의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 금속 배선은 티타늄막/티타늄질화막, 알루미늄층, 티타늄막/티타늄질화막으로 이루어지는 것을 특징으로 하는 금속 배선과 비아 플러그 연결 구조의 형성 방법.
  4. 제 3 항에 있어서, 상기 금속 배선은 텅스텐층을 더 포함하는 것을 특징으로 하는 금속 배선과 비아 플러그 연결 구조의 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 각각의 비아 플러그는 티타늄막/티타늄질화막과 텅스텐층으로 이루어지는 것을 특징으로 하는 금속 배선과 비아 플러그 연결 구조의 형성 방법.
  6. 제 1 항의 방법으로 형성되는 금속 배선과 비아 플러그의 연결 구조.
KR10-2001-0078936A 2001-12-13 2001-12-13 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법 KR100403349B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0078936A KR100403349B1 (ko) 2001-12-13 2001-12-13 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0078936A KR100403349B1 (ko) 2001-12-13 2001-12-13 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20030048889A KR20030048889A (ko) 2003-06-25
KR100403349B1 true KR100403349B1 (ko) 2003-10-30

Family

ID=29574734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0078936A KR100403349B1 (ko) 2001-12-13 2001-12-13 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR100403349B1 (ko)

Also Published As

Publication number Publication date
KR20030048889A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
KR20000035246A (ko) 반도체 구조물의 제조 방법
US6831007B2 (en) Method for forming metal line of Al/Cu structure
KR100403349B1 (ko) 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법
KR100935188B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100447970B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100679827B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100349692B1 (ko) 강유전체 메모리 소자의 보호막 식각 방법
KR100997780B1 (ko) 엠아이엠 캐패시터 형성방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100607753B1 (ko) 반도체 소자의 금속 배선층 형성 방법
KR100269662B1 (ko) 반도체 장치의 도전체 플러그 형성 방법
KR20000056260A (ko) 반도체 장치의 콘택 형성 방법
KR100447730B1 (ko) 반도체 소자 및 그 제조 방법
KR20040039778A (ko) 반도체소자의 금속배선 형성방법
KR20030045467A (ko) 반도체 소자의 다층 금속배선 형성 방법
KR20020053949A (ko) 반도체 소자의 금속배선 형성방법
KR20000015639A (ko) 다층배선 형성 방법
KR20030050200A (ko) 반도체 소자의 금속 배선 및 그 형성 방법
KR20030045466A (ko) 반도체 소자의 다층 금속 배선 형성 방법
KR19990049477A (ko) 반도체소자의 제조 방법
KR20030072676A (ko) 반도체소자의 금속배선 형성방법
KR20040002153A (ko) 반도체 소자의 금속배선 형성방법
KR20020095715A (ko) 이중금속막을 갖는 반도체 소자의 금속배선구조 및 그의형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140917

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160926

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 16