KR20040039778A - 반도체소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 공정 중 금속배선 형성방법에 관한 것으로, 특히, 실리콘기판 상에 형성된 텅스텐 플러그와 금속 배선의 연결에 있어서, 텅스텐 플러그가 형성된 실리콘기판 상에 접촉막/반사방지막과 금속 배선 물질을 순차적으로 적층하고 금속배선을 형성하기 위한 마스크를 정렬한 다음, 금속 배선을 패터닝하며, 이때, 마스크 오정렬에 의해 텅스텐 플러그가 노출된 결과물 전체에 접촉막인 티타늄을 화학기상증착(CVD)법으로 증착하여 노출된 텅스텐 플러그를 덮음으로써, 후속 세정공정 시, 텅스텐 이온 차징(charging)에 의한 텅스텐의 부식현상과 접촉막/반사방지막이 손실되는 현상을 방지하여 공정 수율 및 소자동작의 신뢰성을 향상시킬 수 있도록 하는 금속배선 형성방법에 관한 것이다.
Description
본 발명은 반도체 소자의 제조 공정 중 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 실리콘기판 상에 형성된 텅스텐 플러그와 금속 배선의 연결에 있어서, 텅스텐 플러그가 형성된 실리콘기판 상에 접촉막/반사방지막과 금속 배선 물질을 순차적으로 적층하고 금속배선을 형성하기 위한 마스크를 정렬한 다음, 금속 배선을 패터닝하며, 이때, 마스크 오정렬에 의해 텅스텐 플러그가 노출된 결과물 전체에 접촉막인 티타늄을 화학기상증착(CVD)법으로 증착하여 노출된 텅스텐 플러그를 덮음으로써, 후속 세정공정 시, 텅스텐 이온 차징(charging)에 의한 텅스텐의 부식현상과 접촉막/반사방지막이 손실되는 현상을 방지하여 공정 수율 및 소자동작의 신뢰성을 향상시킬 수 있도록 하는 금속배선 형성방법에 관한 것이다.
최근 반도체 소자의 사이즈가 작아짐에 따라 반도체소자의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 상하의 도전배선과 이를 연결하는 콘택은 소자가 고집적화 되어감에 따라 자체의 크기와 주요 배선과의 간격이 미세화되고 있다.
그런데, 상기 상하의 도전배선을 연결하기 위한 콘택을 형성하는 공정에 있어서는, 상하의 도전배선 사이에 상하의 도전배선을 절연하기 위해 형성된 층간절연막 상부에 감광막 패턴 즉, 층간절연막 상부에 콘택홀 형성영역이 정의되도록 감광막 패턴을 형성한 다음, 이를 마스크로 층간절연막을 식각하여 상하의 도전배선을 연결하는 콘택홀을 형성하고 있다.
그러나, 상기 종래 기술에 의한 콘택홀 형성방법에 따르면, 상하의 도전배선이 미세화됨에 따라 감광막 패턴 형성 시, 감광막 패턴이 상하의 도전배선 크기와 어긋나게 오정렬되어 형성되고, 이를 식각마스크로 콘택홀 형성을 위한 식각공정 시, 상하의 도전배선이 연결되지 않거나, 하부 도전배선 형성물질이 손실되어 반도체소자의 불량이 발생하는 문제가 있다.
이하, 첨부된 도면을 참고로 하여 마스크 오정렬 현상에 대한 문제점을 상세히 설명하기로 한다.
도 1a 내지 도 1d는 종래의 반도체소자의 금속배선 형성방법에 의해 형성된 금속배선의 문제점을 설명하기 위해 나타낸 공정 단면도이다.
종래 기술에 의한 금속배선 형성방법에 따르면, 우선, 도 1a에 도시된 바와 같이, 층간절연막(110)이 증착된 실리콘기판(100) 내에 플라즈마를 이용한 건식식각을 진행하여 비아(via) 홀(미도시함)을 형성한 다음, PECVD(Plasma Enhanced Chemical Vapor Deposi티타늄on) 방식으로 접착막(120)과 확산방지막(125)을 순차적으로 증착하여 티타늄/티타늄질화막을 형성한다.
그리고, 상기 확산방지막(125)이 증착된 결과물 전체에 화학기상증착법으로 텅스텐(130)을 두껍게 증착시키며, 상기 두껍게 증착된 텅스텐(130)은 상기 화학기상증착법의 평탄화 특성에 의하여 평탄화게 증착된다.
상기 공정을 진행하고 나서, 도 1b에 도시된 바와 같이, 상기 결과물을 층간절연막(110)이 노출되도록 화학기계적 연마 공정을 진행하여 비아 홀(미도시함) 주변에 존재하는 텅스텐(130)과 접착막(120)및 확산방지막(125)을 제거한다. 이에 따라, 상기 비아 홀(미도시함) 내부에만 텅스텐(130)과 접착막(120) 및 확산방지막(125)이 존재하여 텅스텐 플러그(140)가 형성된다.
이어서, 도 1c에 도시된 바와 같이, 상기 텅스텐 플러그(140)가 형성된 결과물 전체에 접착막/도전막/접착막/반사방지막(151,152,153,154)을 예를 들어, Ti/Al/Ti/TiN막을 순차적으로 적층하여 금속배선 패턴(150)을 형성한다.
그리고, 상기 금속배선 패턴(150) 상부에 감광막(미도시함)을 도포한 다음, 노광 및 현상공정을 진행하여 금속배선 형성영역이 정의되도록 감광막 패턴(160)을 형성한다. 그러나, 상기 감광막 패턴이 설계 상으로는 하부 금속배선(미도시함)이 텅스텐 플러그(140)를 완전히 덮게 형성되도록 형성되나, 최근 반도체소자의 집적도가 높아짐에 따라 금속배선의 집적도 또한 높아짐에 의해, 금속배선과 텅스텐 플러그 사이의 오버랩 마진(overlap margin)이 작아져, 감광막 패턴(160)이 "A"와 같이 오정렬되고, 금속배선의 끝이 축소되는 금속배선-끝-축소(Line-End-Shortening)현상이 발생된다.
그 다음, 도 1d에 도시된 바와 같이, 상기 오정렬된 감광막 패턴(미도시함)을 식각 마스크로 Cl2가스와 BCl3가스를 활성화시킨 고밀도 플라즈마를 이용하여 건식식각을 실시하여 금속배선(170)을 형성하게 되면, 금속배선-끝-축소(Line-End-Shortening)현상과 감광막패턴(미도시함)의 오정렬에 의한 영향을 받아 금속배선패턴(150) 중 도전층(152)의 하부 접촉막(151)인 티타늄(Ti)이 손실되어 금속배선(170)의 끝이 일부 축소된다. 이에 따라, 텅스텐(130)의 전위(Electric poten티타늄al)가 증가되어 후처리 세정공정을 진행하게 되면, "B"와 같이 도전층(152) 하부의 접촉막(151)인 티타늄이 더욱 손실되며, 텅스텐(130)이 부식된다.
즉, 상기와 같은 종래 기술에 의한 반도체소자의 금속배선 형성방법을 이용하게 되면, 상기 감광막 패턴 형성 시, 금속배선의 집적도가 높아짐에 따라, 금속배선과 텅스텐 플러그 사이의 오버랩 마진(overlap margin)이 작아져, 금속배선-끝-축소(Line-End-Shortening)현상 및 오정렬 현상이 발생된 감광막 패턴이 형성되는 문제점이 있었다. 또한, 상기 금속배선-끝-축소(Line-End-Shortening)현상 및 오정렬 현상이 발생된 감광막 패턴을 식각 마스크로 사용하여 금속배선 형성 시, 금속배선과 텅스텐 플러그의 접촉면적이 작아지며, 그로 인하여, 금속배선과 텅스텐 플러그 사이의 전기적인 접촉이 취약해지고, 고밀도 플라즈마에 의해 이들 이온이 차징(charging)되는 문제가 있었으며, 상기 차징된 이온에 의해 텅스텐의 전위(Electric poten티타늄al)가 증가되어 후처리 세정공정 시, 도전층 하부의 접촉막인 티타늄이 손실되며, 텅스텐이 부식되는 문제점이 있었다.
그 결과, 반도체소자의 공정 수율 및 소자동작의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체소자의 금속 배선을 형성하는 공정에 있어서, 마스크 오정렬에 의해 노출된 텅스텐 플러그 상부에 접촉막과 동일한 스페이서 형성물질로 티타늄을 화학기상증착(CVD)법으로 증착하여 노출된 텅스텐 플러그를 티타늄으로 덮어 텅스텐 플러그를 보호함으로써, 후속 세정공정 시, 마스크 오정렬에 의해 접촉막이 손실되어 텅스텐의 부식현상이 발생하는 것을 방지하도록 하는 반도체소자의 금속배선 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 반도체소자의 금속배선 형성방법을 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 층간절연막
120 : 접촉막 125 : 반사방지막
130 : 텅스텐 140 : 텅스텐 플러그
150 : 금속배선 패턴 160 : 감광막 패턴
170 : 금속배선 180 : 스페이서 형성물질
185 : 스페이서
상기 목적을 달성하기 위하여, 본 발명은 반도체소자의 금속배선 형성공정에 있어서, 텅스텐 플러그가 형성된 실리콘기판 상에 접촉막/도전막/접촉막/반사방지막을 순차적으로 적층하여 금속배선 패턴을 형성하는 단계와, 상기 금속배선 패턴 상부에 오정렬된 감광막 패턴을 식각마스크로 금속배선 패턴을 건식식각하여 금속배선을 형성하는 단계와, 상기 금속배선 형성된 결과물 상부에 스페이서 형성물질인 티타늄을 화학기상증착법으로 증착한 다음 스페이서 식각공정을 진행하여 금속배선의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 금속배선 형성방법을 제공한다.
즉, 상기 본 발명에 의한 금속배선 형성방법에 의하면, 상기 오정렬된 마스크를 식각마스크로 하여 금속배선 형성 시, 노출된 텅스텐 플러그 상부에 접촉막과동일한 티타늄을 화학기상증착(CVD)법으로 증착하여 노출된 텅스텐 플러그를 티타늄로 덮어 텅스텐 플러그를 보호함으로써, 후처리 세정공정 시, 마스크 오정렬에 의해 접촉막이 손실되어 텅스텐의 부식현상이 발생하는 것을 방지할 수 있게 되는 것이다.
상기 본 발명에 의한 금속배선 형성방법에 있어서, 상기 스페이서 형성물질은 티타늄을 이용하여 10 ~ 15㎚ 두께로 증착하는 것이 바람직하다. 이러한 공정에 의하여, 상기 10 ~ 15㎚ 두께의 스페이서가 형성하면, 오정렬된 마스크를 사용한 금속배선 형성 공정 시, 노출된 텅스텐 플러그를 보호하며, 금속배선-끝-축소(Line-End-Shortening)현상을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 층간절연막(110)이 증착된 실리콘기판(100) 내에 플라즈마를 이용한 건식식각을 진행하여 비아(via) 홀(미도시함)을 형성한 다음, PECVD(Plasma Enhanced Chemical Vapor Deposi티타늄on) 방식으로 접착막(120)과 확산방지막(125)을 순차적으로 증착하여 Ti/TiN막을 형성한다.
그리고, 상기 확산방지막(125)이 증착된 결과물 전체에 화학기상증착법으로텅스텐(130)을 두껍게 증착시키며, 상기 두껍게 증착된 텅스텐(130)은 상기 화학기상증착법의 평탄화 특성에 의하여 평탄하게 증착된다.
상기 공정을 진행하고 나서, 도 2b에 도시된 바와 같이, 상기 결과물을 층간절연막(110)이 노출되도록 화학기계적 연마 공정을 진행하여 비아 홀(미도시함) 주변에 존재하는 텅스텐(130)과 접착막(120)및 확산방지막(125)을 제거한다. 이에 따라, 상기 비아 홀(미도시함) 내부에만 텅스텐(130)과 접착막(120) 및 확산방지막(125)이 존재하여 텅스텐 플러그(140)가 형성된다.
이어서, 도 2c에 도시된 바와 같이, 상기 텅스텐 플러그(140)가 형성된 결과물 전체에 접착막/도전막/접착막/반사방지막(151,152,153,154)을 예를 들어, Ti/Al/Ti/TiN 막을 순차적으로 적층하여 금속배선 패턴(150)을 형성한다.
그리고, 상기 금속배선 패턴(150) 상부에 감광막(미도시함)을 도포한 다음, 노광 및 현상공정을 진행하여 금속배선 형성영역이 정의되도록 감광막 패턴(160)을 형성한다. 그러나, 상기 감광막 패턴이 설계 상으로는 하부 금속배선(미도시함)이 텅스텐 플러그(140)를 완전히 덮게 형성되도록 형성되나, 최근 반도체소자의 집적도가 높아짐에 따라 금속배선의 집적도 또한 높아짐에 의해, 금속배선과 텅스텐 플러그 사이의 오버랩 마진(overlap margin)이 작아져, 감광막 패턴(160)이 "A"와 같이 오정렬되고, 금속배선의 끝이 축소되는 금속배선-끝-축소(Line-End-Shortening)현상이 발생된다.
그 다음, 도 2d에 도시된 바와 같이, 상기 오정렬된 감광막 패턴(미도시함)을 식각 마스크로 Cl2가스와 BCl3가스를 활성화시킨 고밀도 플라즈마를 이용하여 건식식각을 실시하여 금속배선(170)을 형성하게 되면, 금속배선-끝-축소(Line-End-Shortening)현상과 오정렬에 영향을 받아 "B'"와 같이, 금속배선 패턴(150) 중 도전층(152)의 하부 접촉막(151)인 티타늄이 손실되어 텅스텐(130)이 부식되고, 금속배선(170)의 끝이 일부 축소되는 문제가 발생하였다.
상기 문제점을 해결하기 위해, 도 2e에 도시된 바와 같이, 상기 도전층(152)의 하부 접촉막(151)인 티타늄이 손실된 결과물 상에 스페이서 형성물질(180)로 접촉막(151)과 동일한 티타늄을 이용하여 화학기상증착(CVD)법으로 증착한다. 이때, 상기 스페이서 형성물질(180)인 티타늄을 약 10㎚ 이하로 증착하게 되면, 증착된 스페이서 물질(180)에 의해 손실된 티타늄을 충분히 보상할 수 없으며, 또한, 스페이서 형성물질(180)인 티타늄을 약 15㎚ 이상 증착하게 되면, 다른 소자와 브릿지(bridge) 현상이 발생하게 되어 소자의 신뢰성이 저하됨으로써, 상기 스페이서 형성물질(180)은 약 10 ~ 15㎚의 두께로 얇게 증착한다.
이어서, 도 2f에 도시된 바와 같이, 상기 증착된 스페이서 형성물질(180)에 식각공정을 진행하여 금속배선(170)의 측벽에 스페이서(190)를 형성한다. 이로 인하여, 오정렬된 마스크로 인한 식각에 의해 손실된 접촉막(151) 티타늄의 자리를 스페이서 형성물질(180)은 티타늄으로 보상하고, 하부 텅스텐 플러그(140)도 후처리 세정공정에 의해 손실되는 것을 방지한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 금속배선 형성방법을 이용하게 되면, 마스크 오정렬에 의해 노출된 텅스텐 플러그 상부에 티타늄을 화학기상증착(CVD)법으로 증착하여 노출된 텅스텐 플러그를 덮음으로써, 후처리 세정공정 시에, 텅스텐 플러그를 보호할 수 있게 된다.
그 결과, 상기 마스크 오정렬에 따른 소자의 불량을 방지하여 공정 수율 및 소자동작의 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 반도체소자의 금속배선 형성공정에 있어서,텅스텐 플러그가 형성된 실리콘기판 상에 접촉막/도전막/접촉막/반사방지막을 순차적으로 적층하여 금속배선 패턴을 형성하는 단계와;상기 금속배선 패턴 상부에 오정렬된 감광막 패턴을 식각마스크로 금속배선 패턴을 건식식각하여 금속배선을 형성하는 단계와;상기 금속배선 형성된 결과물 상부에 스페이서 형성물질인 티타늄을 화학기상증착법으로 증착한 다음 스페이서 식각공정을 진행하여 금속배선의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 스페이서 형성물질인 티타늄은 10 ~ 15㎚ 두께로 증착하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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| KR1020020067954A KR20040039778A (ko) | 2002-11-04 | 2002-11-04 | 반도체소자의 금속배선 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020067954A KR20040039778A (ko) | 2002-11-04 | 2002-11-04 | 반도체소자의 금속배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040039778A true KR20040039778A (ko) | 2004-05-12 |
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ID=37337309
Family Applications (1)
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|---|---|---|---|
| KR1020020067954A KR20040039778A (ko) | 2002-11-04 | 2002-11-04 | 반도체소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040039778A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102968B1 (ko) * | 2005-03-23 | 2012-01-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4624864A (en) * | 1984-06-14 | 1986-11-25 | Commissariat A L'energie Atomique | Process for the autopositioning of an interconnection line on an electric contact hole of an integrated circuit |
| KR19990071378A (ko) * | 1998-02-16 | 1999-09-27 | 다니구찌 이찌로오, 기타오카 다카시 | 콘택트 구조의 제조 방법 |
| KR20000038065A (ko) * | 1998-12-03 | 2000-07-05 | 후 훙-치우 | 배선 형성 방법 |
| KR20010004996A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 제조 방법 |
-
2002
- 2002-11-04 KR KR1020020067954A patent/KR20040039778A/ko not_active Application Discontinuation
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