KR20000056260A - 반도체 장치의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 콘택 형성에 관한 것으로, 금속 배선의 캡핑막으로서 티타늄막 및 티타늄 질화막을 사용하면서 상기 티타늄 질화막은 얇게 형성하고 상기 티타늄막은 두껍게 형성한다. 상기 티타늄막은 콘택 식각시 식각 저지층으로 작용하며, 산소 플라즈마 애싱 공정시 산소와 반응하여 안정적인 티타늄 산화막을 형성하고, 이는 후속 스트립 공정시 하부 금속 배선을 보호한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로는 다층 배선에 있어서 하부 금속과 상부 금속의 상호 연결을 위한 콘택 형성 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라 다층배선 구조가 소자의 속도 향상을 위해 사용되고 있다. 주지하는 바와 같이 이러한 다층 배선 구조에 있어서, 상부 배선과 하부 배선을 전기적으로 절연시키기 위해서 일반적으로 층간 금속 유전막(inter metal dielectrics:IMD)을 배선 사이에 형성하고 있다. 또한 원하는 기능을 가지는 소자를 형성하기 위해서는 상부 배선과 하부 배선이 서로 전기적으로 연결될 필요가 있는데 이를 위해 층간 금속 유전막의 소정의 부분에 콘택을 형성해야 한다. 이러한 콘택을 통상 비아(via)라 한다.
잘 알려진 비아 콘택의 형성 방법은 다음과 같다. 먼저 도전성 금속인 알루미늄 등이 증착되고 캡핑막(capping layer)으로 티타늄 질화막(또는 티타늄/티타늄 질화막)이 증착된다. 그리고 나서 이들이 패터닝되어 하부 금속 패턴이 형성된 후 층간 금속 유전막이 상기 하부 금속 패턴 상에 증착된다. 유전막으로서 통상 산화막이 사용된다. 통상적인 사진공정과 습식 및 건식식각 공정이 수행되어 상기 하부 금속 패턴을 노출시키는 비아가 상기 유전막 내에 형성된다. 일반적으로 웨이퍼 전체에 걸쳐 증착되는 층간 금속 유전막의 두께가 균일하지 못하기 때문에 비아 형성을 위한 층간 금속 유전막 식각시 콘택 미오픈(원하는 활성영역까지 비아가 오픈되지 않는 것) 등을 방지하기 위해 과식각(over-etch)이 수행된다. 이러한 과식각 공정으로 비아 콘택에 인해 폴리머(polymer)가 발생하게 되는데 이를 제거하기 위해 후속공정으로 애싱(ashing) 후에 스트립(strip) 공정을 수행한다.
그러나 상기 스트립 공정에 사용되는 습식 화학물질(wet chemical)은 알루미늄을 쉽게 부식시키는 특성이 있다. 비아 콘택 바닥에 노출된 알루미늄을 이방성으로 부식시켜 비아 콘택의 깊이를 증가시키고(비아 콘택의 종횡비 증가)또한 바닥 모서리 부분에서 언더컷(undercut)을 형성시키게 된다. 따라서 후속 공정 비아 콘택에 채워지는 금속의 연속성(continuity)이 불량하게 되고 스텝 커버리지가 불량하여 비아 콘택 내부에 보이드(void)를 유발하게 된다.
상술한 문제점을 해결하기 위해 비아 콘택 식각시 알루미늄이 노출되지 않도록 그 위에 있는 캡핑막인 티타늄 질화막 위에서 정지되게 하는 방법이 제안되었다. 이러한 방법은 티타늄 질화막의 두께를 증가시켜야 하기 때문에 하부 배선 형성을 위한 패턴 식각시 티타늄 질화막이 알루미늄 배선 위에 오버행(overhang) 처럼 남는 문제가 있어서 층간 배선 유전막의 갭 필링(gap filling) 능력을 악화시키고, 비아 콘택 식각 후에도 티타늄 질화막이 완전하게 식각되지 않고 꼬리 형태로 잔존하게 되어 언더컷을 더욱 심화시키는 문제가 발생한다.
본 발명은 상술한 견지에서 제안된 것으로서, 비아 콘택 식각 후 애싱, 스트립 공정에서 하부 금속 배선이 습식 화학 물질에 의해 식각되는 것을 방지하는 것을 그 목적으로 하고 있다.
본 발명의 다른 목적은 양호한 비아 콘택 프로파일을 형성하여 배선간 안정된 콘택을 통한 신뢰성 있는 소자를 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따라 하부 금속막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 2는 도 1에 후속하는 공정 단계로 하부 금속막 상에 캡핑막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 3은 도 2에 후속하는 공정 단계로 사진 식각공정을 통해 하부 금속 패턴이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 4는 도 3에 후속하는 공정 단계로 하부 금속 패턴 상에 층간 금속 유전막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 5는 도 4에 후속하는 공정 단계로 층간 금속 유전막 내에 비아 콘택이 형성된 반도체 기판을 개략적으로 나타내는 단면도; 그리고
도 6은 도 5에 후속하는 공정 단계로 하부 금속 패턴과 전기적으로 접속하는 상부 금속막이 비아 콘택 내부 및 층간 금속 유전막 상에 형성된 반도체 기판을 개략적으로 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 층간 절연막
104 : 하부 금속막 106 : 티타늄 캡핑막
108 : 티타늄 질화막 캡핑막 110 : 하부 금속 패턴
112 : 층간 금속 유전막 114 : 비아 콘택
116 : 상부 금속막
(구성)
본 발명에 따른 비아 콘택 형성 방법은, 하부 금속 배선의 캡핑막으로서 티타늄막과 티타늄 질화막을 순차적으로 형성하되, 티타늄막이 비아 콘택 형성을 위한 층간 금속 유전막 식각시 식각 저지층으로 작용하도록 한다. 티타늄막이 상대적으로 그 상부에 형성되는 티타늄 질화막보다 두껍게 형성되도록 한다. 본 발명의 실시예에 있어서, 티타늄막이 약 300Å 내지 500Å의 두께를 가지도록 형성되고 티타늄 질화막이 약 100Å 내지 250Å의 두께를 가지도록 형성된다. 상기 티타늄막은 메탈을 식각하는 데 사용되는 가스에는 잘 식각이 되나, 산화막 식각에 사용되는 가스에는 식각 선택비가 약 1:15 내지 1:20으로 식각이 잘 되지 않아 비아 콘택 형성을 위한 층간 금속 유전막 식각시 효과적인 식각 저지층으로 작용한다. 또한 하부 금속 배선 패턴 형성을 위한 금속 식각시에는 식각이 잘된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 콘택 형성 방법은 반도체 기판 상에 형성된 절연막 상에 하부 금속막, 캡핑막으로 티타늄막, 티타늄 질화막이 증착된다. 포토레지스트가 스핀 코팅되고 노광 현상되어 포토레지스트 패턴이 형성된다. 상기 패턴화된 포토레지스트막을 이용하여 상기 금속막들이 식각되어 하부 금속 패턴이 형성된다. 상기 하부 금속 패턴 상에 층간 금속 유전막이 산화막 등으로 형성된다. 다음 비아 콘택 형성을 위해 포토레지스트 패턴이 형성되고 습식, 건식식각을 수행하여 상기 하부 금속 패턴을 노출시키는 비아 콘택이 형성된다. 상기 식각 공정시 산화막과 식각 선택비가 우수한 캡핑막인 티타늄막이 식각 저지층으로 작용한다. 비아 콘택 형성 후, 산소-플라즈마 애싱 공정이 수행되고 스트립 공정이 수행되어 식각 공정 중 발생하는 폴리머 및 포토레지스트 패턴이 제거되고, 양호한 프로파일을 갖는 비아 콘택이 완성된다. 후속공정으로 비아 콘택 내부에 상부 금속 패턴 형성을 위해 금속막이 증착된다.
상술한 발명에 의하면, 티타늄막이 식각 저지층으로 작용하며, 반응성이 매우 커서 후속 산소 플라즈마 애싱 공정에서 산소와 결합하여 안정화된 산화티타늄(TiO2)막을 형성하며, 후속 스트립 공정시 습식 화학물질에의한 공격(attack)으로부터 하부 배선인 알루미늄을 효과적으로 방지한다. 비아 콘택이 형성된 후에는 상기 산화티타늄막은 후속 상부 배선 증착 공정에서 인 시추(in-situ)로 아르곤 가스를 사용하는 RF 식각에서 효과적으로 제거된다.
상술한 반도체 장치의 콘택 형성 방법은 금속 배선을 필요로 하는 모든 반도체 소자 제조에 적용이 가능하며 특히 고집적화에 따른 다층 배선 공정에 효과적으로 적용될 수 있다.
(작용)
도 5를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 티타늄막 및 티타늄 질화막을 금속 배선의 캡핑막으로 사용함에 있어, 산화막과 식각 선택비가 크며, 반응성이 매우 커 산소와 반응하여 안정적인 금속 산화막을 형성하는 캡핑막인 티타늄막을 티타늄 질화막에 비해 상대적으로 두껍게 형성하여 비아 콘택 형성시 식각 저지층으로 사용함으로써, 식각 공정의 후속 공정으로 수행되는 스트립 공정시 하부 배선물질인 알루미늄 막을 보호할 수 있다. 따라서 종래 방법에서 문제시되는 스트립 공정시 알루미늄막의 식각 및 티타늄 질화막의 잔존 등을 방지할 수 있어, 비아 콘택에 증착되는 상부 배선의 증착 프로파일이 우수하고 배선의 연속성을 확보할 수 있고 이에 따라 신뢰성 있는 소자특성을 구현할 수 있다.
(실시예)
이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명은 반도체 장치의 콘택 형성에 관한 것으로서, 배선 공정이 필요로 되는 모든 반도체 제조 공정에 적용될 수 있으며, 특히 고집적 반도체 장치의 다층 배선 형성에 효과적으로 적용된다.
먼저 도 1을 참조하면, 반도체 기판(100) 상에 층간 절연막(102)이 통상적인 방법으로 증착된다. 상기 반도체 기판은 일반적으로 실리콘 기판이 사용된다. 비록 본 발명의 명확한 이해를 위해 도시를 생략하였지만, 상기 반도체 기판(100) 상에는 반도체 집적회로가 이미 형성되어 있다. 반도체 집적회로는 예를 들면 트랜지스터, 다이오드, 레지스터, 인덕터, 커패시터 등을 포함한다. 상기 층간 절연막(102) 상에 하부 배선용 금속막(104)이 물리적 증착 방법인 스퍼터링 법으로 증착된다. 본 발명의 실시예에 있어서는 알루미늄이 약 5,000Å의 두께 범위를 가지도록 증착된다. 상기 하부 배선용 금속막(104)은 상기 층간절연막(102)을 통해 상기 반도체 기판(100)의 활성영역에 전기적으로 접속되는데 텅스텐 플러그가 사용될 수 있다.
다음 도 2를 참조하면, 상기 하부 금속막(104) 상에 캡핑막으로 티타늄막(106) 및 티타늄 질화막(108)이 차례로 증착된다. 상술한 종래 방법에 있어서의 문제점을 해결하기 위해 본 발명에서는 상기 티타늄 질화막(108)이 반사도(reflection index) 감소를 통한 하부 배선 패턴 사진 공정의 마진을 확보하는 정도로 얇게 증착되고 상기 티타늄막(106)은 콘택 오프닝 형성을 위한 식각 공정시 식각 저지층으로 사용될 정도로, 또한 식각 마진을 충분히 확보할 수 있도록 두껍게 형성된다. 상기 티타늄 질화막(108)이 약 100Å 내지 250Å의 두께 범위를 가지도록 형성되고 상기 티타늄막(106)이 약 300Å 내지 500Å의 두께 범위를 가지도록 형성된다. 상기 티타늄 질화막은 상술한 바와 같이 반사도 감소를 통한 사진 공정의 마진을 확보하는 정도로만 증착되면 되는데 약 100Å 도면 된다.
다음 도 3을 참조하면, 통상적인 사진 식각공정으로 하부 금속 배선 패턴(110)이 형성된다. 이때, 상기 티타늄막(106)은 비록 두껍게 형성되었으나 통상적인 금속 식각 가스에 의해 쉽게 패터닝된다. 또한 상기 티타늄 질화막(108)은 얇게 형성되었기 때문에 식각시 잔존하여 오버행을 유발하지 않는다.
다음 도 4를 참조하면, 층간 금속 유전막(112)이 상기 결과물 전체에 증착된다. 상기 층간 금속 유전막(112)은 약 8,800Å의 두께를 가지도록 형성된다. 구체적으로 살펴보면 본 발명에서는 제 1 TEOS막/FOX막/제 2 TEOS막의 다층으로 형성된다. 이때, 제 1 TEOS막은 약 2,000Å의 두께로, FOX막은 약 3,800Å의 두께로 제 2 TEOS막은 약 3,000Å의 두께로 형성된다. 상기 TEOS막은 플라즈마 강화 화학적 기상 증착법(PECVD)에 의해 TEOS을 소스로 하여 형성되며 상기 FOX막은 무기 스핀-온-글래스(inorganic spin-on-glass) 법에 의해 형성될 수 있다.
다음 공정은 비아 콘택 형성에 관한 것으로서 도 5를 참조하여 설명한다. 먼저 상기 층간 금속 유전막(112) 상에 포토레지스트막(미도시)이 스핀 코팅되고 노광, 현상되어 목적하는 형상으로 패터닝된다. 상기 패턴화된 포토레지스트막을 사용하여 상기 층간 금속 유전막(112)이 식각되며 상기 하부 금속 패턴(110)을 노출시키는 비아 콘택(114)이 형성된다. 상기 티타늄(106)막은 산화막 식각에 사용되는 가스에는 식각 선택비가 약 1:15 내지 1:20으로 식각이 잘 되지 않아 비아 콘택(114) 형성을 위한 층간 금속 유전막(112) 식각시 효과적인 식각 저지층으로 작용하며 충분히 두꺼워 식각 공정의 마진을 제공한다. 그리고 나서 산소 플라즈마 애싱 및 스트립 공정을 수행하여 포토레지스트 패턴 및 비아 콘택 바닥에 존재하는 폴리머를 제거한다.
상기 티타늄은 반응성이 커서 상기 산소 플라즈마 애싱시 산소와 반응하여 안정적인 금속 산화막인 티타늄 산화막(TiO2)을 형성한다. 이러한 티타늄 산화막은 습식 화학물질(wet chemical)에 의한 스트립 공정시 하부에 존재하는 알루미늄막(104)을 보호한다. 상기 티타늄 산화막은 상부 금속막 형성 전에 인-시추(in-situ)로 아르곤 가스를 사용하는 RF 식각으로 제거된다. 따라서 비아 콘택 식각후 콘택 바닥의 알루미늄이 드러나지 않아 스트립 공정시 알루미늄이 보호되고 따라서 콘택의 종횡비 증가가 없고, 바닥 모서리 부분에 언더컷이 없는 안정된 비아 프로파일을 형성할 수 있으며, 연속적인, 필링 특성이 좋은 후속 상부 메탈을 얻을 수 있다. 또한 티타늄 질화막의 두께를 가능한 한 최소화하였기 때문에 하부 금속 패턴 식각후 꼬리(tail) 발생에 따른 프로파일 문제도 최소화 할 수 있다.
다음 도 6을 참조하면, 상부 배선으로 금속막(116)이 상기 비아 콘택 내부 및 상기 층간 금속 유전막(112) 상에 증착된다. 또 다른 배선 패턴을 형성할 경우, 상기 상부 금속막(116)이 패터닝되고, 층간 금속 유전막이 증착되고 상부 배선에 이르는 콘택이 형성된 후 금속막이 증착된다.
본 발명의 보다 나은 이해를 위해 아래에 실험예가 설명된다. 티타늄 질화막의 두께를 일정 수준으로 약 350Å으로 고정시킨 상태로 티타늄막의 두께를 다양하게 변화시켜가며 비아 콘택을 형성해 보았다. 후술하는 실험예는 상술한 본 발명의 실시예의 제조건과 동일하며 단지 사용되는 캡핑막의 두께만을 달리하였을 뿐이다.
첫째, 대조를 위해 티타늄막을 사용하지 않았다. 즉 캡핑막으로 단지 티타늄 질화막만을 약 350Å 형성했을 경우, 티타늄 질화막이 모두 식각되고 언더컷이 발생되었다.
둘째, 캡핑막으로 티타늄막을 약 100Å, 티타늄 질화막을 약 350Å 형성했을 경우, 언더컷이 발생되었다.
셋째, 캡핑막으로 티타늄막을 약 500Å, 티타늄 질화막을 약 350Å 형성했을 경우, 언더컷이 없는 양호한 비아 콘택 프로파일을 얻었다.
상술한 바와 같이 본 발명은 금속 배선 캡핑막으로 티타늄막 및 티타늄 질화막을 사용하는 한편, 가능한 한 티타늄 질화막은 얇게 형성하여 꼬리 현상으로 인한 문제점을 제거하고, 티타늄막은 상대적으로 두껍게 형성하여 비아 콘택 식각시 식각 저지층으로 작용하도록 하고 또한 티타늄막은 산소와 반응하여 안정적인 티타늄 산화막을 형성함으로써 후속 스트립 공정에서 하부의 금속 배선인 알루미늄을 보호한다.
본 발명은 종래의 콘택 형성 방법에서 발생하는 하부 금속 배선의 식각 및 언더컷 현상, 그리고 상부 금속 배선의 콘택내 불량한 스텝 커버리지, 보이드 형성 등의 문제점을 해결한 것으로서, 금속 배선의 금속 배선의 캡핑막인 티타늄막은 두껍게 형성하고 티타늄 질화막은 얇게 형성하여 습식 화학 물질에 의한 하부 금속 물질의 식각을 방지할 수 있고, 언더컷 현상을 억제할 수 있으며, 이로 인한 양호한 비아 콘택 프로파일을 얻을 수 있는 효과가 있다.
Claims (3)
- 도전막 상하부의 연결을 위한 반도체 장치의 콘택 형성에 있어서,반도체 집적회로 기판 상에 제 1 도전막을 형성하는 단계와;상기 제 1 도전막 상에 캡핑용 제 2 도전막을 형성하는 단계와;상기 제 2 도전막 상에 캡핑용 제 3 도전막을 형성하되, 상기 제 2 도전막에 비해 상대적으로 얇은 두께를 가지도록 형성하는 단계와;상기 도전막들을 패터닝하여 하부 도전막 패턴을 형성하는 단계와;상기 도전막 패턴 상에 절연막을 형성하는 단계와; 그리고상기 절연막을 뚫고 상기 적어도 도전막 패턴을 노출시키는 콘택 오프닝을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전막은 티타늄을 포함하고, 상기 제 3 도전막은 티타늄 질화막을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 도전막은 300Å 내지 500Å의 두께를 가지고, 상기 제 3 도전막은 100Å 내지 250Å의 두께를 가지는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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| KR1019990005419A KR20000056260A (ko) | 1999-02-18 | 1999-02-18 | 반도체 장치의 콘택 형성 방법 |
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Publications (1)
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| KR1019990005419A KR20000056260A (ko) | 1999-02-18 | 1999-02-18 | 반도체 장치의 콘택 형성 방법 |
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| KR (1) | KR20000056260A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132362B2 (en) | 2001-02-21 | 2006-11-07 | Samsung Electronics Co., Ltd. | Semiconductor device with contacts having uniform contact resistance and method for manufacturing the same |
| KR100928100B1 (ko) * | 2002-12-30 | 2009-11-24 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US11495533B2 (en) | 2020-03-27 | 2022-11-08 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1999
- 1999-02-18 KR KR1019990005419A patent/KR20000056260A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132362B2 (en) | 2001-02-21 | 2006-11-07 | Samsung Electronics Co., Ltd. | Semiconductor device with contacts having uniform contact resistance and method for manufacturing the same |
| KR100928100B1 (ko) * | 2002-12-30 | 2009-11-24 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US11495533B2 (en) | 2020-03-27 | 2022-11-08 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US11948882B2 (en) | 2020-03-27 | 2024-04-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |