KR100284302B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 상부 금속막과 하부 금속막의 확산을 보다 효과적으로 방지할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것으로, 비아와 중첩되는 부분의 절연막을 선택적으로 식각하여 홈을 형성한 후, 금속막 및 확산방지막을 형성하여 비아 형성으로 노출되는 확산방지막 부분을 오목하게 함으로써 비아 형성으로 확산방지막의 손상이 손상되는 것을 억제하는데 그 특징이 있다. 이에 의해, 하부 금속막과 상부 금속막의 반응을 효과적으로 방지할 수 있다.

Description

반도체 소자의 금속배선 형성 방법{Method for forming metal wire of semiconductor device}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 상부 금속막과 하부 금속막의 확산을 보다 효과적으로 방지할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
첨부된 도면 도1a 내지 도1c를 참조하여 종래 기술에 따른 반도체 장치 제조 방법을 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 형성된 제1 절연막(11)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 텅스텐 등으로 플러그(plug)(12)를 형성한다. 이어서, 알루미늄막(13)을 형성하여 플러그(12)와 연결시키고, 알루미늄막(13) 상에 TiN막으로 이루어지는 제1 확산방지막(14)을 형성한 후, 제1 확산방지막(14) 및 알루미늄막(13)을 선택적으로 식각하여 금속배선 패턴을 형성한다.
다음으로, 도1b에 도시한 바와 같이 전체 구조 상에 제2 절연막(15)을 형성하고, 제2 절연막(15)을 선택적으로 식각하여 제1 확산방지막(14)을 노출시키는 비아(via)(16)를 형성한다. 이때, 비아(16)를 형성하기 위한 식각 과정에서 제1 확산방지막(14)이 손상되어 알루미늄막(13)이 노출된다.
이어서, 전체 구조 상에 차례로 적층된 Ti막 및 TiN막으로 이루어진 제2 확산방지막(17)을 형성한다. 이때, 비아(16)의 폭이 작고 깊이가 깊은 고집적 반도체 소자에서는 박막의 피복 특성이 양호하지 못하여 비아(16) 바닥에 제2 확산방지막(17)이 효과적으로 증착되지 못한다.
다음으로, 도1c에 도시한 바와 같이 전체 구조 상에 텅스텐막(18)을 형성한다. 이때, 전술한 바와 같이 비아 형성을 위한 식각 과정에서 제1 확산방지막(14)이 손상되고, 제2 확산방지막(17)이 비아(16) 바닥에 효과적으로 증착되지 못하여 텅스텐(18)막과 알루미늄막(13)이 접하게 된다. 즉, 도1c의 'A' 부분 확대도인 도1d에 보이는 바와 같이 제2 확산방지막(17)이 비아 바닥 측벽 부분(B)에 효과적으로 증착되지 못하여 텅스텐막(18)과 알루미늄막(13)이 접하게 되고, 이후의 열처리 공정에서 알루미늄막(13)과 텅스텐막(18)의 반응으로 WAl5또는 WAl12등이 형성되어 비아의 저항이 증가하는 문제가 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 상부 금속막과 하부 금속막의 확산을 보다 효과적으로 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 반도체 장치 제조 공정 단면도,
도1d는 도 1c의 'A' 부분 확대 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도,
도3a는 도2b의 'C' 부분 확대 단면도,
도3b는 도2d의 'D' 부분 확대 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 반도체 기판 21: 제1 절연막
22: 플러그 23: 홈
24: 알루미늄막 25: Ti막
26, 28: TiN막 27: 제2 절연막
29: 텅스텐막
상기 목적을 달성하기 위한 본 발명은 반도체 장치의 금속배선 형성 방법에 있어서, 반도체 기판 상에 형성된 제1 절연막을 선택적으로 식각하여 비아(via)와 중첩될 부분의 상기 제1 절연막 내에 홈을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 금속막 및 제1 확산방지막을 차례로 형성하되, 상기 홈에 의해 상기 홈 중심부 보다 상기 홈 가장자리부에 상대적으로 두껍게 형성되어 상기 홈 중심부에 함몰부를 갖는 제1 금속막 및 제1 확산방지막을 형성하는 제2 단계; 상기 제1 확산방지막 및 상기 제1 금속막을 선택적으로 식각하여 제1 금속배선을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 제2 절연막을 형성하고, 상기 제2 절연막을 선택적으로 식각하여 상기 홈과 중첩되는 비아를 형성하면서 상기 제1 금속배선의 상기 제1 확산방지막을 노출시키는 제4 단계; 및 상기 비아 내에 상기 제2 금속배선과 연결되는 제2 금속막을 형성하는 제5 단계를 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.
본 발명은 비아와 중첩되는 부분의 절연막을 선택적으로 식각하여 홈을 형성한 후, 금속막 및 확산방지막을 형성하여 비아 형성으로 노출되는 확산방지막 부분을 오목하게 함으로써 비아 형성으로 확산방지막이 손상되는 것을 억제하는데 그 특징이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도2a 내지 도2d를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 형성된 제1 절연막(21)을 선택적으로 식각하여 반도체 기판(20)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 텅스텐 등으로 플러그(22)를 형성한다. 이어서, 비아와 중첩(overlay)하게 될 부분의 제1 절연막(21)을 노출시키는 식각마스크(도시하지 않음)를 형성하고, 제1 절연막(21)을 선택적으로 식각하여 홈(23)을 형성한다. 상기 홈(23)의 깊이는 제1 절연막(21)의 두께보다 크지 않도록 한다. 즉, 홈(23) 내에 매립될 전도막과 제1 절연막(21) 하부의 반도체 기판(20) 사이에 단락이 발생하지 않도록 하여야 한다. 또한, 홈(23)의 깊이는 그 내부 및 상부에 형성되는 전도막이 함몰될 수 있는 깊이로 결정되어야 한다. 전도막의 함몰 정도는 홈(23)의 깊이 뿐만 아니라 전도막의 두께와도 관련되므로 전도막의 두께에 따라 홈(23)의 깊이가 변화될 수 있음은 본 발명이 속한 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
다음으로, 도2b에 도시한 바와 같이 알루미늄막(24)을 형성하여 플러그(22)와 연결시키고, 알루미늄막(24) 상에 제1 확산방지막으로서 Ti막(25) 및 TiN막(26)을 형성한 다음, TiN막(26), Ti막(25) 및 알루미늄막(24)을 선택적으로 식각하여 금속배선 패턴을 형성한다. 금속배선 패턴을 이루는 알루미늄막(24), Ti막(25) 및 TiN막(26)은 상기 홈 중심 부분에서 함몰된다. 도 2b의 'C' 부분을 확대한 단면도인 도3a에 보이는 바와 같이 홈(23) 형성에 따라 알루미늄막(24), Ti막(25) 및 TiN막(26) 각각이 함몰됨으로써 홈(23)의 가장자리에서의 Ti막(25) 및 TiN막(26) 두께(d2)는 홈(23)의 중심부에서의 두께(d1) 보다 두껍다.
다음으로, 도2c에 도시한 바와 같이 전체 구조 상에 제2 절연막(27)을 형성하고, 제2 절연막(27)을 선택적으로 식각하여 TiN막(26)을 노출시키는 비아를 형성한다. 이때, 비아는 상기 홈(23)과 중첩되기 때문에 비아를 형성하기 위한 제2 절연막(27) 식각과정에서 식각손상이 발생하더라도, Ti막(25) 및 TiN막(26)이 상대적으로 두껍게 증착되었던 홈(23) 가장자리 부분 즉, 비아 바닥 측벽은 Ti막(25) 및 TiN막(26)이 보다 더 두껍게 잔류하여(d4 〉 d3), 알루미늄막(24)이 노출되는 것을 방지할 수 있다. 이어서, 전체 구조 상에 제2 확산방지막으로서 TiN막(28)을 형성한다. 상기 TiN막(28)을 대신하여 Ti막 및 TiN막으로 이루어지는 적층막을 형성할 수도 있다.
다음으로, 도2d에 도시한 바와 같이 전체 구조 상에 텅스텐막(29)을 형성한다.
전술한 바와 같이 비아 형성 과정에서 비아 바닥 측벽의 제1 확산방지막을 이루는 TiN막(26)의 손상에 따른 알루미늄막(24)의 노출을 방지할 수 있다. 따라서, 제2 확산방지막이 비아 바닥 측벽에 양호하게 증착되지 않더라도 텅스텐(29)막과 알루미늄막(24)이 접하지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 하부 금속막과 상부 금속막의 반응을 효과적으로 방지하여 금속배선의 신뢰도를 향상시킴으로써 소자의 특성 저하를 방지할 수 있다.

Claims (5)

  1. 반도체 장치의 금속배선 형성 방법에 있어서,
    반도체 기판 상에 형성된 제1 절연막을 선택적으로 식각하여 비아(via)와 중첩될 부분의 상기 제1 절연막 내에 홈을 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 제1 금속막 및 제1 확산방지막을 차례로 형성하되, 상기 홈에 의해 상기 홈 중심부 보다 상기 홈 가장자리부에 상대적으로 두껍게 형성되어 상기 홈 중심부에 함몰부를 갖는 제1 금속막 및 제1 확산방지막을 형성하는 제2 단계;
    상기 제1 확산방지막 및 상기 제1 금속막을 선택적으로 식각하여 제1 금속배선을 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 제2 절연막을 형성하고, 상기 제2 절연막을 선택적으로 식각하여 상기 홈과 중첩되는 비아를 형성하면서 상기 제1 금속배선의 상기 제1 확산방지막을 노출시키는 제4 단계; 및
    상기 비아 내에 상기 제2 금속배선과 연결되는 제2 금속막을 형성하는 제5 단계
    를 포함하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제4 단계 후,
    상기 제4 단계가 완료된 전체 구조 상에 제2 확산방지막을 형성하는 제6 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 금속막은 알루미늄막으로 형성하고, 상기 제2 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 제1 확산방지막은 Ti막 및 TiN막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 2 항에 있어서,
    상기 제2 확산방지막은 TiN막으로 형성하거나, Ti막 및 TiN막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
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