KR100226727B1 - 배선 형성 방법 - Google Patents

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Abstract

본 발명은 배선 형성 방법에 관한 것으로, 특히 배선간의 접촉 저항 감소에 적당하도록한 배선 형성 방법에 관한 것이다.
이를 위한 본 발명의 배선 형성 방법은 기판상에 제1절연막을 형성하고 패터닝하여 모서리가 라운딩 모양인 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 제1절연막상에 제1, 제2도전층을 차례로 형성하는 단계, 상기 콘택홀내에 저저항의 제3도전층을 형성하는 단계와 상기 제3도전층을 포함한 제2도전층상에 제4도전층을 형성하고 상기 콘택홀을 중심으로 상기 제1, 제2, 제4 도전층을 패터닝하여 상기 제1, 제2, 제3, 제4도전층으로 적층되어 구성된 제1배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

배선 형성 방법
본 발명은 배선 형성 방법에 관한 것으로, 특히 배선간의 접촉 저항 감소에 적당하도록한 배선 형성 방법에 관한 것이다.
이하 첨부된 도면을 참조하여 종래의 배선 형성 방법을 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 따른 배선 형성 방법을 나타내는 공정 단면도이다.
도1a에서와 같이, 격리 영역이 정의된 반도체 기판(11)상에 ILD(Inter Layer Dielectric)막(3)과 제1감광막을 차례로 형성한 다음, 상기 제1감광막을 제1배선층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 ILD막(13)을 식각함으로 콘택홀을 형성하고 상기 제1감광막을 제거한다. 그리고 콘택홀을 포함한 전면에 제1티타늄(Ti)층(14), 제1질화 티타늄(TiN)층(15)과 제1텅스텐(W)층을 차례로 형성하고, 상기 제1텅스텐을 에치백하여 상기 콘택홀내에 제1텅스텐 플러그(W-Plug)층(16)을 형성한다. 이어 상기 제1텅스텐 플러그층(16)을 포함한 제1질화 티타늄(15)상에 제1금속층(17)을 형성한다.
도1b에서와 같아. 전면에 제2감광막을 도포하고, 상기 제1텅스텐 플러그층(16)을 중심으로 상기 제1금속층(17)상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제2감강막을 마스크로 이용하여 상기 제1금속층(17), 제1질화 티타늄층(15)과 제1티타늄층(14)을 식각함으로 제1배선층을 형성하고, 상기 제2감광막을 제거한다.
그리고 전면에 IMD(Inter-Metal Dielectric)막(18)과 제3감광막을 차례로 형성하고, 상기 제3감광막을 상기 콘택홀 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제3감광막을 마스크로 이용하여 상기 IMD막(18)을 식각함으로 비아홀을 형성한 후, 상기 제3감광막을 제거한다. 이어 전면에 제2티타늄층(19), 제2질화 티타늄층(20)과 제2텅스텐층을 차례로 형성하고, 상기 제2텅스텐층을 에치백하여 상기 비아홀내에 제2텅스텐 플러그층(21)을 형성한 다음, 상기 제2텅스템 플러그층(21)을 포함한 제2질화티타늄(20)상에 제2금속층(22)을 형성한다.
도1c에서와 같이, 전면에 제4감광막을 도포하고, 상기 제2텅스텐 플러그층(21)을 중심으로 상기 제2금속층(22)상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 제2금속층(22), 제2질화 티타늄층(20)과 제2티타늄층(19)을 식각함으로 제2배선층을 형성하고 상기 제4감광막을 제거한다.
종래의 배선 형성 방섭은 배선간에 보이드(Void)가 생겨서 배선간의 접촉 저항이 증가하고 접적화에 따라 비아홀과 콘택홀의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 라운딩(Rounding)모양의 모서리를 갖는 콘택홀 및 비아홀과 배선의 구리 플러그에 의해 배선간의 접촉 저항이 감소되고 비아홀 및 콘택홀의 신뢰성을 향상시키는 배선 형성 방법을 제공하는데 그 목적이 있다.
제1a, c도는 종래 기술에 따른 배선 형성 방법을 나타내는 공정 단면도.
제2a, 2f도는 본 발명의 실시예에 따른 배선 형성 방법을 나타내는 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 33 : ILD막
34 : 제1티타늄층 35 : 제1질화 티타늄층
36 : 제1구리 플러그층 37 : 제1금속층
38 : IMD막 39 : 제2티타늄층
40 : 제2질화 티타늄층 41 : 제2구리 플러그층
42 : 제2금속층
본 발명의 배선 형성 방법은 기판상에 제1절연막을 형성하고 패터닝하여 모서리가 라운딩 모양인 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 제1절연막상에 제1, 제2도전층을 차례로 형성하는 단계, 상기 콘택홀내에 저저항의 제3도전층을 형성하는 단계와 상기 제3도전층을 포함한 제2도전층상에 제4도전층을 형성하고 상기 콘택홀을 중심으로 상기 제1, 제2, 제4도전층을 패터닝하여 상기 제1, 제2, 제3, 제4도전층으로 적층되어 구성된 제1배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 배선 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상시히 설명하면 다음과 같다.
도2a 내지 도 2f는 본 발명의 실시예에 따른 배선 형성 방법을 나타내는 공정 단면도이다.
도2a에서와 같이, 격리 영역이 정의된 반도체 기판(31)상에 ILD(Inter Layer Dielectric)막(33)과 제1감광막을 차례로 형성한 다음, 상기 제1감광막을 제1배선층이 형성될 부위에만 제거되되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 ILD막(33)을 식각함으로 콘택홀을 형성하고 상기 제2감광막을 제거한다. 이어 전면에 아르콘(Ar)가스에 의한 스퍼터링(Sputtering)을 한다. 여기서 상기 스퍼터링 공정으로 상기 콘택홀의 모서리 부위가 다른 부위보다 더 많이 식각되어 라운딩(Rounding)모양을 갖는다.
도2b에서와 같이, 상기 콘택홀을 포함한 전면에 제1티타늄층(Ti)층(34), 제1질화 티타늄(TiN)층(35)과 제1구리(Cu)층을 차례로 형성하고, 상기 제1구리층을 에치백하여 상기 제1콘택홀내에 제1구리 플러그(Cu-Plug)층(36)을 형성한다. 여기서 상기 제1티타늄층(34)과 제1질화 티타늄층(35)은 상기 제1구리층 형성시에 반도체 기판(11)을 보호해주고 제1구리층과 반도체 기판(11)의 결합력을 높여준다.
또 상기 제1구리 플러그층(36)은 상기 라운딩 모양의 모서리를 갖는 콘택홀의 의해 스텝 커버리지(Step Coverage)가 개선된다.
도2c에서와 같이, 전면에 제1금속층(37)과 제2감광막을 차례로 형성하고, 상기 제2감광막을 제1구리 플러그층(36)을 중심으로 상기 제1금속층(37)상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제2감광막을 마스크로 이용하여 상기 제1금속층(37), 제1질화 티타늄층(35)과 제1티타늄층(34)을 식각함으로 제1배선층을 형성하고, 상기 제2감광막을 제거한다.
도2d에서와 같이, 전면에 IMD(Inter-Metul Dielectric)막(38)과 제3감광막을 차레로 형성하고, 상기 제3감광막을 상기 콘택홀 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제3감강막을 마스크로 이용하여 상기 IMD막(38)을 식각함으로 비아홀을 형성한 후, 상기 제3감광막을 제거한다. 이어 전면에 아르곤 가스에 의한 스퍼터링을 한다.
여기서 상기 스프터링 공정으로 상기 비아홀의 모서리 부위가 다른 부위보다 더 많이 식각되어 라운딩 모양을 갖는다.
도 2e에서와 같이 전면에 제2티타늄층(39), 제2질화 티타늄층(40)과 제2구리층을 차례로 형성하고, 상기 제2구리층을 에치백하여 상기 비아홀내에 제2구리 플러그층(41)을 형성한 다음, 상기 제2구리 플러그층(41)을 포함한 제2질화 티타늄(40)상에 제2금속층(42)을 형성한다.
도2f에서와 같이, 전면에 제4감광막을 도포하고, 상기 제2구리 플러그층(41)을 중심으로 상기 제2금속층(42)상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 제2금속층(42), 제2질화 티타늄층(40)과 제2티타늄층(39)을 식각함으로 제2배선층을 형성하고 상기 제4감광막을 제거한다.
본 발명의 배선 형성 방법은 라운딩 모양의 모서리를 갖는 콘택홀 및 비아홀과 배선의 구리 플러그층을 형성하여 배선간의 접촉 저항이 감소하며 콘택홀 및 비아홀의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 기판상에 제1절연막을 형성하고 패터닝하여 모서리가 라운딩 모양인 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 제1절연막상에 복수의 도전층을 차례로 형성하는 단계; 상기 콘택홀을 완전 매립하고 상기 복수의 도전층과 평탄화되는 저저항의 제1구리 플러그층을 형성하는 단계; 상기 제1구리 플러그층을 포함하는 전면에 다른 도전층을 형성하고 선택적으로 패터닝하여 제1배선층을 형성하는 단계; 상기 제1배선층을 포함하는 전면에 층간 절연층을 형성하고 선택적으로 패터닝하여 제1배선층이 노출되고 모서리가 라운딩 모양인 비아홀을 형성하는 단계; 상기 비아홀을 포함한 층간 절연층상에 제1배선층과 콘택되는 복수의 도전층을 차례로 형성하는 단계; 상기 비아홀을 완전 매립하고 상기 복수의 도전층과 평탄화되는 저저항의 제2구리 플러그층을 형성하는 단계; 상기 제2구리 플러그층을 포함하는 전면에 다른 도전층을 형성하고 선택적으로 패터닝하여 제2배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 배선 형성 방법.
  2. 제1항에 있어서, 상기 콘택홀 또는 비아홀을 아르곤 가스에 의한 스퍼터링 공정으로 식각함을 특징으로 하는 배선 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600258B1 (ko) * 1999-12-24 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 콘택 홀 형성방법
CN101958308A (zh) * 2009-07-14 2011-01-26 瑞萨电子株式会社 半导体器件
US11302572B2 (en) 2019-12-27 2022-04-12 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465827A (ja) * 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465827A (ja) * 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600258B1 (ko) * 1999-12-24 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 콘택 홀 형성방법
CN101958308A (zh) * 2009-07-14 2011-01-26 瑞萨电子株式会社 半导体器件
US11302572B2 (en) 2019-12-27 2022-04-12 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US11721577B2 (en) 2019-12-27 2023-08-08 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same

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