KR19980046262A - 배선 형성 방법 - Google Patents

배선 형성 방법 Download PDF

Info

Publication number
KR19980046262A
KR19980046262A KR1019960064560A KR19960064560A KR19980046262A KR 19980046262 A KR19980046262 A KR 19980046262A KR 1019960064560 A KR1019960064560 A KR 1019960064560A KR 19960064560 A KR19960064560 A KR 19960064560A KR 19980046262 A KR19980046262 A KR 19980046262A
Authority
KR
South Korea
Prior art keywords
layer
forming
contact hole
conductive layer
wiring
Prior art date
Application number
KR1019960064560A
Other languages
English (en)
Other versions
KR100226727B1 (ko
Inventor
박병주
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960064560A priority Critical patent/KR100226727B1/ko
Publication of KR19980046262A publication Critical patent/KR19980046262A/ko
Application granted granted Critical
Publication of KR100226727B1 publication Critical patent/KR100226727B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 배선 형성 방법에 관한 것으로, 특히 배선간의 접촉 저항 감소에 적당하도록한 배선 형성 방법에 관한 것이다.
이를 위한 본 발명의 배선 형성 방법은 기판상에 제 1 절연막을 형성하고 패터닝하여 모서리가 라운딩 모양인 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 제 1 절연막상에 제 1, 제 2 도전층을 차례로 형성하는 단계, 상기 콘택홀내에 저저항의 제 3 도전층을 형성하는 단계와 상기 제 3 도전층을 포함한 제 2 도전층상에 제 4 도전층을 형성하고 상기 콘택홀을 중심으로 상기 제 1, 제 2, 제 4 도전층을 패터닝하여 상기 제 1, 제 2, 제 3, 제 4 도전층으로 적층되어 구성된 제 1 배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

배성 형성 방법
본 발명은 배선 형성 방법에 관한 것으로, 특히 배선간의 접촉 저항 감소에 적당하도록한 배선 형성 방법에 관한 것이다.
이하 첨부된 도면을 참조하여 종래의 배선 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 배선 형성 방법을 나타내는 공정 단면도이다.
도 1a에서와 같이, 격리 영역이 정의된 반도체 기판(11)상에 ILD(Inter Layer Dielectric)막(13)과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 제 1 배선층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1 감광막을 마스크로 이용하여 상기 ILD막(13)을 식각함으로 콘택홀을 형성하고 상기 제 1 감광막을 제거한다. 그리고 상기 콘택홀을 포함한 전면에 제 1 티타늄(Ti)층(14), 제 1 질화 티타늄(TiN)층(15)과 제 1 텅스텐(W)층을 차례로 형성하고, 상기 제 1 텅스텐층을 에치백하여 상기 콘택홀내에 제 1 텅스텐 플러그(W-Plug)층(16)을 형성한다. 이어 상기 제 1 텅스텐 플러그층(16)을 포함한 제 1 질화 티타늄(15)상에 제 1 금속층(17)을 형성한다.
도 1b에서와 같이, 전면에 제 2 감광막을 도포하고, 상기 제 1 텅스텐 플러그층(16)을 중심으로 제 1 금속층(17)상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 금속층(17), 제 1 질화 티타늄층(15)과 제 1 티타늄층(14)을 식각함으로 제 1 배선층을 형성하고, 상기 제 2 감광막을 제거한다.
그리고 전면에 IMD(Inter-Metal Dielectric)막(18)과 제 3 감광막을 차례로 형성하고, 상기 제 3 감광막을 상기 콘택홀 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 상기 IMD막(18)을 식각함으로 비아홀을 형성한 후, 상기 제 3 감광막을 제거한다. 이어 전면에 제 2 티타늄층(19), 제 2 질화 티타늄층(20)과 제 2 텅스텐층을 차례로 형성하고, 상기 제 2 텅스텐츠을 에치백하여 상기 비아홀내에 제 2 텅스텐 플러그층(21)을 형성한 다음, 상기 제 2 텅스텐 플러그층(21)을 포함한 제 2 질화 티타늄층(20)상에 제 2 금속층(22)을 형성한다.
도 1c에서와 같이, 전면에 제 4 감광막을 도포하고, 상기 제 2 텅스텐 플러그층(21)을 중심으로 상기 제 2 금속층(22)상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 상기 제 2 금속층(22), 제 2 질화 티타늄층(20)과 제 2 티타늄층(19)을 식각함으로 제 2 배선층을 형성하고 상기 제 4 감광막을 제거한다.
종래의 배선 형성 방법은 배선간에 보이드(Void)가 생겨서 배선간의 접촉 저항이 증가하고 접적화에 따라 비아홀과 콘택홀의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 라운딩(Rounding) 모양의 모서리를 갖는 콘택홀 및 비아홀과 배선의 구리 플러그에 의해 배선간의 접촉 저항이 감소되고 비아홀 및 콘택홀이 신뢰성을 향상시키는 배선 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 배선 형성 방법을 나타내는 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 배선 형성 방법을 나타내는 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
31:반도체 기판33:ILD막
34:제 1 티타늄층35:제 1 질화 티타늄층
36:제 1 구리 플러그층37:제 1 금속층
38:IMD막39:제 2 티타늄층
40:제 2 질화 티타늄층41:제 2 구리 플러그층
42:제 2 금속층
본 발명의 배선 형성 방법은 기판상에 제 1 절연막을 형성하고 패터닝하여 모서리가 라운딩 모양인 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 제 1 절연막상에 제 1, 제 2 도전층을 차례로 형성하는 단계, 상기 콘택홀내에 저저항의 제 3 도전층을 형성하는 단계와 상기 제 3 도전층을 포함한 제 2 도전층상에 제 4 도전층을 형성하고 상기 콘택홀을 중심으로 상기 제 1, 제 2, 제 4 도전층을 패터닝하여 상기 제 1, 제 2, 제 3, 제 4 도전층으로 적층되어 구성된 제 1 배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 배선 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 배선 형성 방법을 나타내는 공정 단면도이다.
도 2a에서와 같이, 격리 영역이 정의된 반도체 기판(31)상에 ILD(Inter Layer Dielectric)막(33)과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 제 1 배선층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1 감광막을 마스크로 이용하여 상기 ILD막(33)을 식각함으로 콘택홀을 형성하고 상기 제 2 감광막을 제거한다. 이어 전면에 아르곤(Ar)가스에 의한 스퍼터링(Sputtering)을 한다. 여기서 상기 스퍼터링 공정으로 상기 콘택홀의 모서리 부위가 다른 부위보다 더 많이 식각되어 라운딩(Rounding)모양을 갖는다.
도 2b에서와 같이, 상기 콘택홀을 포함한 전면에 제 1 티타늄(Ti)층(34), 제 1 질화 티타늄(TiN)층(35)과 제 1 구리(Cu)층을 차례로 형성하고, 상기 제 1 구리층을 에치백하여 상기 제 1 콘택홀내에 제 1 구리 플러그(Cu-Plug)층(36)을 형성한다. 여기서 상기 제 1 티타늄층(34), 제 1 질화 티타늄층(35)은 상기 제 1 구리층 형성시에 반도체 기판(11)을 보호해주고 제 1 구리층과 반도체 기판(11)의 결합력을 높여 준다.
또 상기 제 1 구리 플러그층(36)은 상기 라운딩 모양의 모서리를 갖는 콘택홀에 의해 스텝 커버리지(Step Coverge)가 개선된다.
도 2c에서와 같이, 전면에 제 1 금속층(37)과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 제 1 구리 플러그층(36)을 중심으로 상기 제 1 금속층(37) 상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 금속층(37), 제 1 질화 티타늄층(35)과 제 1 티타늄층(34)을 식각함으로 제 1 배선층을 형성하고, 상기 제 2 감광막을 제거한다.
도 2d에서와 같이, 전면에 IMD(Inter-Metal Dielectric)막(38)과 제 3 감광막을 차례로 형성하고, 상기 제 3 감광막을 상기 콘택홀 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 상기 IMD막(38)을 식각함으로 비아홀을 형성한 후, 상기 제 3 감광막을 제거한다. 이어 전면에 아르곤 가스에 의한 스퍼터링을 한다.
여기서 상기 스퍼터링 공정으로 상기 비아홀의 모서리 부위가 다른 부위보다 더 많이 식각되어 라운딩 모양을 갖는다.
도 2e에서와 같이 전면에 제 2 티타늄층(39), 제 2 질화 티타늄층(40)과 제 2 구리층을 차례로 형성하고, 상기 제 2 구리층을 에치백하여 상기 비아홀내에 제 2 구리 플러그층(41)을 형성한 다음, 상기 제 2 구리 플러그층(41)을 포함한 제 2 질화 티타늄(40)상에 제 2 금속층(42)을 형성한다.
도 2f에서와 같이, 전면에 제 4 감광막을 도포하고, 상기 제 2 구리 플러그층(41)을 중심으로 상기 제 1 금속층(42) 상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 상기 제 2 금속층(42), 제 2 질화 티타늄층(40)과 제 2 티타늄층(39)을 식각함으로 제 2 배선층을 형성하고 상기 제 4 감광막을 제거한다.
본 발명의 배선 형성 방법은 라운딩 모양의 모서리를 갖는 콘택홀 및 비아홀과 배선의 구리 플러그층을 형성하여 배선간의 접촉 저항이 감소하며 콘택홀 및 비아홀의 신뢰성을 향상시키는 효과가 있다.

Claims (4)

  1. 기판상에 제 1 절연막을 형성하고 패터닝하여 모서리가 라운딩 모양인 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 제 1 절연막상에 제 1, 제 2 도전층을 차례로 형성하는 단계;
    상기 콘택홀내에 저저항의 제 3 도전층을 형성하는 단계;
    상기 제 3 도전층을 포함한 제 2 도전층상에 제 4 도전층을 형성하고 상기 콘택홀을 중심으로 상기 제 1, 제 2, 제 4 도전층을 패터닝하여 상기 제 1, 제 2, 제 3, 제 4 도전층으로 적층되어 구성된 제 1 배선층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 배선층을 포함한 제 1 절연막상에 제 2 절연막을 형성하고 상기 제 2 절연막을 상기 콘책홀 상측에만 패터닝하여 모서리가 라운딩 모양인 비아홀을 형성하는 단계;
    상기 비아홀을 중심으로 제 2 절연막상에 상기 제 1 배선층과 같은 물질로 구성된 제 2 배선층을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 콘택홀을 아르콘 가스에 의한 스퍼터링 공정으로 식각함을 특징으로 하는 배선 형성 방법.
  4. 제 1 항에 있어서,
    제 3 도전층은 저저항의 구리로 형성함을 특징으로 하는 배선 형성 방법.
KR1019960064560A 1996-12-12 1996-12-12 배선 형성 방법 KR100226727B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960064560A KR100226727B1 (ko) 1996-12-12 1996-12-12 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960064560A KR100226727B1 (ko) 1996-12-12 1996-12-12 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR19980046262A true KR19980046262A (ko) 1998-09-15
KR100226727B1 KR100226727B1 (ko) 1999-10-15

Family

ID=19487354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960064560A KR100226727B1 (ko) 1996-12-12 1996-12-12 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100226727B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600258B1 (ko) * 1999-12-24 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 콘택 홀 형성방법
JP5555451B2 (ja) * 2009-07-14 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置
KR20210083830A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465827A (ja) * 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100226727B1 (ko) 1999-10-15

Similar Documents

Publication Publication Date Title
US6365504B1 (en) Self aligned dual damascene method
KR100460771B1 (ko) 듀얼다마신 공정에 의한 다층 배선의 형성 방법
JP2000082738A (ja) シングルダマシン構造の埋め込み配線及びその形成方法
KR100226727B1 (ko) 배선 형성 방법
KR19980020482A (ko) 반도체 장치의 배선구조 및 방법
US5610100A (en) Method for concurrently forming holes for interconnection between different conductive layers and a substrate element or circuit element close to the substrate surface
KR100278274B1 (ko) 반도체장치의스택콘택형성방법
KR100390996B1 (ko) 금속 배선 형성 방법
KR20030002523A (ko) 금속 배선 형성 방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
KR100390997B1 (ko) 금속 배선 형성 방법
KR100257156B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100503381B1 (ko) 반도체 소자의 금속 배선과 그 형성 방법
KR100557612B1 (ko) 반도체소자의 금속배선 형성방법
KR100226786B1 (ko) 반도체소자의 배선 형성방법
KR100268899B1 (ko) 반도체소자의금속배선및그형성방법
KR100422912B1 (ko) 반도체 소자의 접촉부 및 그 형성 방법
KR100284302B1 (ko) 반도체소자의금속배선형성방법
KR100607753B1 (ko) 반도체 소자의 금속 배선층 형성 방법
KR100265972B1 (ko) 반도체장치의다층배선형성방법
KR100576414B1 (ko) 반도체 소자의 랜딩 비아 제조 방법
KR100383084B1 (ko) 반도체 소자의 플러그 형성 방법
KR20030048956A (ko) 반도체 소자의 금속-비아 플러그 형성 방법
KR19980053654A (ko) 반도체 소자의 비아홀 형성방법
KR20020037806A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee