KR20030048956A - 반도체 소자의 금속-비아 플러그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속-비아 플러그 형성 방법에 관한 것으로, 하부 금속 배선과 상부 금속 배선을 연결하는 금속-비아 플러그를 형성할 때, 장비의 오차 및 공정의 오차 등으로 인한 오배열로 비아홀이 하부 금속 배선의 모서리에 형성될 경우에, 비아홀 형성 공정 후 금속 식각 공정을 추가로 실시하여 하부 금속 배선의 모서리 부분을 경사지게 식각하므로, 후속 공정으로 비아홀을 채우는 플러그 물질의 접촉 면적을 크게 확보하여, 비아 오픈 현상이 발생되는 것을 방지할 수 있고, 비아 저항을 감소시킬 수 있는 반도체 소자의 금속-비아 플러그 형성 방법에 관하여 기술된다.

Description

반도체 소자의 금속-비아 플러그 형성 방법{Method of forming a metal-via plug in a semiconductor device}
본 발명은 반도체 소자의 금속-비아 플러그 형성 방법에 관한 것으로, 특히 하부 금속 배선과 상부 금속 배선을 연결하는 금속-비아 플러그를 형성할 때, 비아홀의 오배열(misalign)로 인한 비아 오픈(via open) 현상을 방지하고, 비아 저항을개선시킬 수 있는 반도체 소자의 금속-비아 플러그 형성 방법에 관하여 기술된다.
일반적으로, 반도체 소자가 고집적화되어감에 따라 단위 소자가 차지하는 면적 및 배선의 폭이 줄어들고 있다. 이로 인하여 다층 금속 배선 구조에서는 하부 금속 배선과 상부 금속 배선을 연결하기 위한 비아홀 형성 공정시 정확한 정렬이 요구되고 있다. 그러나, 비아홀을 형성하기 위한 장비의 정렬 오차 및 비아홀 형성 공정상의 정렬 오차로 인하여 비아홀은 어느 정도 오배열 상태로 형성된다. 이러한 정렬 오차를 고려하여 비아홀을 형성하고 있지만, 이 외에도 다른 요인에 의하여 비아홀이 심하게 오배열 될 경우 비아 오픈 현상이 발생되며, 하부 금속 배선의 노출 면적이 작아 비아홀을 채우는 배리어 메탈층 및 금속-비아 플러그 물질과의 접촉 면적이 작아져 비아 저항의 증가로 소자의 신뢰성을 저하시키게 되며, 더욱 심할 경우 폐기 처분해야하는 경제적 부담도 있다.
반도체 소자의 고집적화로 비아홀의 오배열 현상이 발생될 가능성이 높아지며, 오배열이 발생된 상태로 후속 공정을 진행하게 되면 상기한 바와 같이 소자의 신뢰성 저하를 초래하고, 오배열이 발생될 때마다 폐기 처분할 경우 경제적 부담 및 생산성 저하를 초래하기 때문에 이를 해결해야 하는 필요성이 대두되고 있다.
따라서, 본 발명은 하부 금속 배선과 상부 금속 배선을 연결하는 금속-비아 플러그를 형성할 때, 비아홀의 오배열로 인한 비아 오픈 현상을 방지하고, 비아 저항을 개선시킬 수 있는 반도체 소자의 금속-비아 플러그 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 금속-비아 플러그 형성 방법은 하부 금속 배선이 형성된 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 포토레지스트 패턴 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 하부 금속 배선이 노출되는 비아홀을 형성하고, 상기 비아홀 측벽에 폴리머가 형성되는 단계; 금속 식각 공정을 실시하여 상기 비아홀의 저면에 노출된 상기 하부 금속 배선의 모서리 부분을 경사지게 하는 단계; 상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 단계; 및 상기 비아홀 내에 배리어 메탈층 및 금속-비아 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속-비아 플러그 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판12: 하부 금속 배선
13: 층간 절연막14: 포토레지스트 패턴
15: 비아홀16: 폴리머
17: 배리어 메탈층18: 금속-비아 플러그
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속-비아 플러그 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소 예를 들어, 금속 배선 형성 공정 전까지의 공정이 완료된 기판(11)이 제공되고, 기판(11) 상에 하부 금속 배선(12)을 형성한다. 하부 금속 배선(12)을 포함한 전체 구조 상에 층간 절연막(13)을 형성한다. 층간 절연막(13) 상에 포토레지스트 패턴(14)을 형성하고, 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정으로 층간 절연막(13)의 일부분을 식각하여 하부 금속 배선(12)이 노출되는 비아홀(15)을 형성한다.
상기에서, 비아홀(15)은 장비의 정렬 오차, 공정상의 정렬 오차 및 기타 다른 요인에 의해 오배열 상태로 형성된 경우이며, 이로 인하여 비아홀(15)이 하부 금속 배선(12)의 모서리에 형성된 상태가 된다. 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정은 주로 O2가스를 이용한 건식 식각 공정을 적용하며, 건식 식각 공정 동안 폴리머(16)가 발생되어 비아홀(15) 측벽을 이루는 층간 절연막(13)의 표면에 형성된다.
도 1b를 참조하면, 오배렬된 비아홀(15)의 저면에 노출된 하부 금속 배선(12)을 금속 식각 공정을 통해 하부 금속 배선(12)의 모서리 부분을 경사지게 하여 면적을 최대한 확보한다.
상기에서, 금속 식각 공정 동안 폴리머(16)는 층간 절연막(13)이 식각되는 것을 방지하는 식각 보호막 역할을 한다. 금속 식각 공정은 두 가지 방법으로 진행할 수 있는데, Cl2가스를 이용하는 방법과 스퍼터링(sputtering)을 이용하는 방법이 있다. Cl2가스를 이용한 금속 식각 공정은 하부 금속 배선(12)의 모서리 부분의 경사(slope)를 급격하게 할 수 있으나, 하부 금속 배선(12)을 부식(corrosion)시킬 우려가 있고, 스퍼터링을 이용한 금속 식각 공정은 하부 금속 배선(12)의 모서리 부분의 경사(slope)를 급격하게 할 수는 없으나, 하부 금속 배선(12)을부식(corrosion)시키지 않는다.
도 1c를 참조하면, 포토레지스트 패턴(14) 및 폴리머(16)를 완전히 제거하여 비아홀(15)을 완성한다.
도 1d를 참조하면, 비아홀(15)을 포함한 층간 절연막(13)의 표면을 따라 배리어 메탈층(17)을 형성하고, 비아홀(15)이 완전히 매립되도록 플러그 물질을 증착한 후 층간 절연막(13)의 표면이 노출되는 시점까지 에치-백 공정을 실시하여 비아홀(15) 내에 금속-비아 플러그(18)를 형성한다. 이후, 금속-비아 플러그에 연결되는 상부 금속 배선(도시 않음)을 형성한다.
상기에서, 배리어 메탈층(17)은 Ti 및 TiN을 순차적으로 증착하여 형성하며, 금속-비아 플러그(18)는 텅스텐을 증착하여 형성한다.
상기한 본 발명은 비아홀 형성 공정 후 금속 식각 공정을 추가로 실시하여 하부 금속 배선의 모서리 부분을 경사지게 식각하므로, 배리어 메탈층의 형성을 용이하게 할뿐만 아니라 비아홀을 채우는 플러그 물질의 접촉 면적을 크게 확보할 수 있다.
상술한 바와 같이, 본 발명은 하부 금속 배선과 상부 금속 배선을 연결하는 금속-비아 플러그를 형성할 때, 비아홀의 오배열로 인한 비아 오픈 현상을 방지하고, 비아 저항을 개선시킬 수 있다.

Claims (7)

  1. 하부 금속 배선이 형성된 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 포토레지스트 패턴 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 하부 금속 배선이 노출되는 비아홀을 형성하고, 상기 비아홀 측벽에 폴리머가 형성되는 단계;
    금속 식각 공정을 실시하여 상기 비아홀의 저면에 노출된 상기 하부 금속 배선의 모서리 부분을 경사지게 하는 단계;
    상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 단계; 및
    상기 비아홀 내에 배리어 메탈층 및 금속-비아 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속-비아 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정은 O2가스를 이용한 건식 식각 공정을 적용하며, 건식 식각 공정 동안 폴리머가 발생되어 상기 비아홀 측벽을 이루는 층간 절연막의 표면에 형성되는 것을 특징으로 하는 반도체 소자의 금속-비아 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 금속 식각 공정 동안 폴리머는 층간 절연막이 식각되는 것을 방지하는 식각 보호막 역할을 하는 것을 특징으로 하는 반도체 소자의 금속-비아 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 금속 식각 공정은 Cl2가스를 이용하여 실시하는 것을 특징으로 하는 금속-비아 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 금속 식각 공정은 스퍼터링을 이용하여 실시하는 것을 특징으로 하는 금속-비아 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 배리어 메탈층은 Ti 및 TiN을 순차적으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속-비아 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 금속-비아 플러그는 텅스텐을 증착한 후 에치-백 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 금속-비아 플러그 형성 방법.
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