KR20010029138A - 반도체장치의 전기적 연결 배선 제조방법 - Google Patents

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Abstract

반도체 장치의 전기적 연결 배선 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 층간 절연층을 형성하고, 층간 절연층에 콘택홀을 형성한다. 콘택홀을 채우는 유기 물질로 이루어지는 침식 방지용 플러그를 형성한다. 이때, 침식 방지용 플러그는 포토레지스트 또는 유기 폴리머 등과 같은 유기 물질로 형성된다. 침식 방지용 플러그에 인접하는 층간 절연층 부분 및 침식 방지용 플러그를 노출하는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴 및 침식 방지용 플러그에 의해 노출되는 층간 절연층 부분을 식각하여 콘택홀에 접하는 홈을 형성한다. 침식 방지용 플러그 및 포토레지스트 패턴을 제거한다. 홈 및 콘택홀을 채우는 도전성 라인을 형성한다.

Description

반도체 장치의 전기적 연결 배선 제조 방법{Method of manufacturing electrical interconnection for semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 다마신 공정(damascene process)을 이용하는 반도체 기판 상에 전기적 연결 배선을 제조하는 방법에 관한 것이다.
반도체 장치의 전기적 상호 연결을 포함하는 배선을 형성할 때, 비저항이 알루미늄(Al)에 비해 대략 40% 정도 낮은 구리(Cu) 등을 사용하는 방안이 제시되고 있다. 이러한 구리 등과 같은 비저항이 낮은 물질로 배선을 형성할 경우, 구리층은 건식 식각 방법으로 패터닝하기가 어려운 특성을 나타내고 있다. 이에 따라, 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다)를 채용하는 다마신 공정(damascene process)으로 구리층을 패터닝하여 배선을 형성하는 공정이 제시되고 있다.
이러한 다마신 공정 중 단일 다마신 공정(single damascene process)의 경우, 상호 연결을 위한 도전성 플러그(conductive plug)를 형성하는 홀 패터닝(hole patterning)공정과 도전성 라인을 위한 라인 패터닝(line patterning) 공정이 별도로 수행된다. 단일 다마신 공정에는 다층의 층간 절연층이 도입되고, 배선 물질층을 증착하는 공정, 비아 콘택홀(via contact hole) 또는 홈(recess)을 형성하는 공정 및 CMP 공정들이 반복된다. 또한, 다층의 층간 절연층들간의 계면에 배선 물질, 예컨대, 구리 등의 층간 절연층으로의 확산을 방지하기 위해서, 실리콘 질화물(SiN) 등으로 이루어지는 별도의 캐핑(capping)층이 도입되고 있다.
이와 같은 공정 단계는 이중 다마신 공정(dual damascene process)에는 줄어들 수 있다. 그러나, 이중 다마신 공정에서 도전성 라인을 위한 홈(recess)을 먼저 형성할 경우, 후속의 홈의 바닥에 형성되는 도전성 플러그를 위한 비아 콘택홀을 형성하는 공정에 필요한 포토레지스트 패턴에 불량이 발생할 수 있다.
상세하게 설명하면, 콘택홀을 형성하는 공정에 도입되는 포토레지스트층은 홈의 단차에 의해서 평탄한 표면을 가지기 어려워, 노광 공정시 정렬 불량이 일어나기 용이하다. 이를 방지하기 위해서 보다 두꺼운 두께의 포토레지스트층을 이용할 수 있다. 이러한 경우, 두꺼운 두께에 의해서 포토레지스트층에 노광이 불충분하게 일어나, 포토레지스트 패턴이 홈의 바닥을 노출시키지 못하는 오프닝 불량(opening failure)이 발생할 수 있다. 이와 같이 이중 다마신 공정에서는 안정적인 포토레지트스층의 현상 공정을 수행하기가 어려운 점이 있다.
또한, CBDD(Count-Border Dual Damascene) 공정 또는 SADD(Self-Align Dual Damascene) 공정 등과 같은 이중 다마신 공정에는, 실리콘 질화물로 이루어지는 식각 종료층(etching stopping layer)이 다층으로 이루어지는 층간 절연층들의 계면에 도입되고 있다.
식각 종료층을 이루는 실리콘 질화물 등은 다마신 공정 이후에도 전체 층간 절연층 구조에 잔존하여 포함된다. 이러한 실리콘 질화물은 7 이상의 비교적 높은 절연 상수 k 값을 가지므로, 이들의 잔류는 층간 절연층의 전체 유전율을 높이게 된다. 이에 따라, 층간 절연층의 높은 유전율에 의한 반도체 장치의 동작 불량을 유발할 수 있다. 예를 들어, 논리 장치(logic device)에서의 RC 지연(Register-Capacitor delay)을 유발할 수 있다.
이러한 전체 층간 절연층의 유전율이 증가되는 효과는 상기한 단일 다마신 공정에서도 유발될 수 있다. 즉, 상기한 단일 다마신 공정 또한 실리콘 질화물의 확산 방지용 캐핑층이 다층의 층간 절연층간의 계면에 도입되므로, 층간 절연층 전체의 유전율을 증가시키는 효과를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘 질화물 등과 같이 상대적으로 높은 유전 상수 k 값을 가지는 물질로 이루어지는 식각 종료층 또는 확산 방지용 캐핑층의 도입을 억제하여 층간 절연층의 유전율을 낮게 유지할 수 있는 이중 다마신 공정을 이용하는 반도체 장치의 전기적 연결 배선 제조 방법을 제공하는 데 있다.
도 1 및 도 2는 본 발명의 실시예에 따르는 반도체 기판 상에 층간 절연층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 및 도 4는 본 발명의 실시예에 따르는 콘택홀을 침식 방지용 물질층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5 및 도 6은 본 발명의 실시예에 따르는 침식 방지용 플러그를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7 및 도 8은 본 발명의 실시예에 따르는 포토레지스트 패턴을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9 및 도 10은 본 발명의 실시예에 따르는 홈을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11 및 도 12는 본 발명의 실시예에 따르는 침식 방지용 플러그를 제거하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13 및 도 14는 본 발명의 실시예에 따르는 도전성 라인을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
＜도면의 주요 부호에 대한 간략한 설명＞
100; 반도체 기판, 400; 층간 절연층,
450; 콘택홀, 470; 홈,
501; 침식 방지용 플러그, 600; 보호층,
700; 포토레지스트 패턴, 800; 도전성 라인.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 층간 절연층을 형성하고, 상기 층간 절연층에 콘택홀을 형성한다. 상기 콘택홀을 채우는 유기 물질로 이루어지는 침식 방지용 플러그를 형성한다. 이때, 상기 침식 방지용 플러그는 포토레지스트 또는 유기 폴리머 등과 같은 유기 물질로 형성된다. 상기 침식 방지용 플러그에 인접하는 상기 층간 절연층 부분 및 상기 침식 방지용 플러그를 노출하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴 및 상기 침식 방지용 플러그에 의해 노출되는 상기 층간 절연층 부분을 식각하여 상기 콘택홀에 접하는 홈을 형성한다. 상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거한다. 상기 홈 및 상기 콘택홀을 채우는 도전성 라인을 형성한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 관점은, 반도체 기판 상에 층간 절연층을 형성하고, 상기 층간 절연층에 콘택홀을 형성한다. 상기 콘택홀을 채우는 포토레지스트 물질로 이루어지는 침식 방지용 플러그를 형성한다. 상기 침식 방지용 플러그에 인접하는 상기 층간 절연층 부분 및 상기 침식 방지용 플러그를 노출하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴 및 상기 침식 방지용 플러그에 의해 노출되는 상기 층간 절연층 부분을 식각하여 상기 콘택홀에 접하는 홈을 형성한다. 상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거한다. 상기 홈 및 상기 콘택홀을 채우는 도전성 라인을 형성한다.
본 발명에 따르면, 다마신 공정을 이용하여 전기적 배선을 형성할 때, 식각 종료 또는 캐핑층의 역할을 하는 실리콘 질화물 등의 별도의 물질층을 도입하는 것을 억제할 수 있다. 따라서, 층간 절연층 전체의 유전율을 낮은 상태로 유지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1 및 도 2는 반도체 기판(100) 상에 층간 절연층(400)을 형성하는 단계를 개략적으로 나타낸다.
도 1 및 도 2를 참조하면, 도 2는 도 1에 대해 수직인 단면을 나타내고 있다. 하부 구조물(도시되지 않음)이 형성된 반도체 기판(100) 상에 실리콘 산화물(SiO2) 등과 같은 절연 물질로 층간 절연층(400)을 형성한다. 이때, 필요에 따라 층간 절연층(500)의 하부에 하부 절연층(200)을 더 형성할 수 있다.
하부 절연층(200)에는 다마신 공정 등에 의한 하부 도전성 라인(300)이 길게 형성되어 하부 배선으로 이용할 수 있으나, 필요에 따라서는 형성하지 않을 수 있다. 한편, 이러한 하부 도전성 라인(300)은 도시되지는 않았으나 반도체 기판(100) 상에 전기적으로 연결될 수 있다.
이러한 하부 도전성 라인(300)은 구리(Cu), 알루미늄(Al), 은(Au) 또는 백금(Pt) 등과 같은 금속 물질로 형성될 수 있다. 바람직하게는 구리층으로 형성될 수 있다. 구리층으로 형성될 경우, 하부 도전성 라인(300)을 덮는 상부의 층간 절연층(400)으로의 구리 원자 등의 확산을 방지하기 위하여, 하부 절연층(200)과 층간 절연층(400)의 계면에 하부 도전성 라인(300)을 덮는 확산 방지용 캐핑층(250)이 도입될 수 있다. 이러한 확산 방지용 캐핑층(250)은 구리 등에 대해 낮은 확산도를 가지는 물질, 예컨대, 실리콘 질화물로 형성될 수 있다.
도 3 및 도 4는 콘택홀(450)을 채우는 침식 방지용 물질층(500)을 형성하는 단계를 개략적으로 나타낸다.
도 3 및 도 4를 참조하면, 도 4는 도 3에 대해 수직인 단면을 나타낸다. 구체적으로, 층간 절연층(400)을 패터닝하여 콘택홀(450)을 형성한다. 이때, 콘택홀(450)은 하부 도전성 라인(300)의 상측 표면을 노출하도록 비아 콘택홀로 형성된다. 이후에, 층간 절연층(400) 상에 침식 방지용 물질층(500)을 형성한다. 이때, 침식 방지용 물질층(500)은 상기 콘택홀(450)을 채우기에 충분한 두께로 형성한다.
이와 같은 침식 방지용 물질층(500)은 층간 절연층(400)과 다른 식각율을 가지는 물질로 이루어진다. 바람직하게는 층간 절연층(400)에 대해서 상대적으로 낮은 식각율을 나타내는 물질로 형성되는 것이 바람직하다. 이는 침식 방지용 물질층(500)이 층간 절연층(400)을 식각하는 후속 공정에서 콘택홀(450)의 에지(edge) 부위의 침식을 억제하는 역할을 하기 위해서이다.
또한, 상기한 침식 방지용 물질층(500)은 후속의 식각 공정에서 사용될 포토레지스트 패턴과 함께 제거될 수 있는 물질로 형성되는 것이 바람직하다. 즉, 포토레지스트 패턴을 제거하는 데 이용되는 애슁(ashing) 및 스트립(strip) 공정 또는 습식 스트립(wet strip) 공정 등에 의해서 제거가 가능한 물질로 침식 방지용 물질층(500)이 형성되는 것이 바람직하다. 이와 같이 하면, 침식 방지용 물질층(500)을 제거하는 공정을 별도로 수행할 필요가 없는 이점이 있다.
이와 같은 침식 방지용 물질층(500)을 이루는 물질의 예로 유기 물질을 들 수 있다. 예를 들어, 포토레지스트 또는 유기 폴리머(organic polymer) 등과 같은 유기 물질로 침식 방지용 물질층(500)을 형성할 수 있다.
포토레지스트를 이용하여 침식 방지용 물질층(500)을 형성할 경우, 포토레지스트는 적어도 200℃ 정도의 온도에서 견딜 수 있는 것이 바람직하다. 이는 식각 또는 증착 등의 후속 공정에 수반될 수 있는 열공정에 의해, 침식 방지용 물질층(500)을 이루는 포토레지스트 등이 기화되거나 침해되는 것을 억제하기 위해서이다. 이를 위해서, 포토레지스트로 이루어지는 침식 방지용 물질층(500)을 강화(hardening)시키는 단계를 더 수행할 수 있다.
예를 들어, 침식 방지용 물질층(500)을 이루는 포토레지스트층에 베이크(bake) 처리와 같은 열처리를 수행하여 강화할 수 있다. 또는, 플라즈마(plasma) 처리 또는 전자빔을 조사하여 포토레지스트층의 막질 구조를 변형시키는 전자빔 처리 등을 수행할 수 있다.
이와 같은 열처리, 플라즈마 처리 또는 전자빔 처리는 침식 방지용 물질층(500)을 유기 폴리머 등으로 형성할 때, 상기한 유기 폴리머 등을 강화하는 데에도 유효하게 이용될 수 있다.
한편, 이러한 침식 방지용 물질층(500)을 강화하는 단계는 후속 공정에 따라 생략될 수 있다. 또한, 후속의 침식 방지용 플러그(50)가 형성된 후, 상기한 강화 단계를 수행할 수 있다.
도 5 및 도 6은 침식 방지용 물질층(500)을 에치 백(etch back)하여 침식 방지용 플러그(plug;501)를 형성하는 단계를 개략적으로 나타낸다.
도 5 및 도 6을 참조하면, 도 6은 도 4에 대해 수직인 단면을 나타낸다. 구체적으로, 침식 방지용 물질층(500) 상을 에치 백하여, 하부의 층간 절연층(400)의 표면을 노출시킨다. 이에 따라, 침식 방지용 물질층(500)의 콘택홀(450)을 채우는 부분은 잔존하여 침식 방지용 플러그(501)가 형성된다.
도 7 및 도 8은 포토레지스트 패턴(700)을 형성하는 단계를 개략적으로 나타낸다.
도 7 및 도 8을 참조하면, 도 8은 도 7에 대해 수직인 단면을 나타낸다. 구체적으로, 층간 절연층(500)의 침식 방지용 플러그(501)에 인접하는 부분을 노출하는 식각 마스크용 포토레지스트 패턴(700)을 형성한다. 이러한 식각 마스크용 포토레지스트 패턴(700)은 침식 방지용 플러그(501) 및 층간 절연층(500) 전면에 별도의 포토레지스트층을 도포한 후, 사진 공정의 노광 및 현상 단계를 수행하여 형성된다.
이때, 포토레지스트 패턴(700)은 침식 방지용 플러그(501)에 인접하는 층간 절연층(500) 부분뿐만 아니라, 침식 방지용 플러그(501)의 상측 부분 또한 노출한다. 그리고, 도 8에 도시된 바와 같이 층간 절연층(500)을 길게 노출하여, 도전성 라인이 형성될 부분을 설정한다.
침식 방지용 플러그(501)는 상술한 바와 같이 포토레지스트 또는 유기 폴리머 등과 같은 유기 물질로 형성되어 있어, 상기한 현상 공정에 침해될 수 있다. 이를 방지하는 목적으로, 상기한 침식 방지용 물질층(도 3 또는 도 4의 500)을 강화하는 단계가 도 3 및 도 4를 참조하여 설명한 바와 같이 포토레지스트 패턴(700)을 형성하기 이전에 수행될 수 있다.
이러한 강화 단계를 거친 침식 방지용 플러그(501)를 이루는 포토레지스트는, 상기한 열처리, 플라즈마 처리 또는 전자빔 처리 등에 의해서 막질 구조가 변형되어 있다. 따라서, 침식 방지용 플러그(501)를 이루는 포토레지스트 등은 상기한 현상 공정에 실질적으로 현상되지 않는다. 이는 유기 폴리머가 침식 방지용 플러그(501)를 이루고 있을 때에도 유효하다.
그러나, 상기한 바와 같이 침식 방지용 물질층(500)을 강화하는 단계가 생략되었거나, 또는 보다 확실하게 포토레지스트 패턴(700)을 현상하는 단계로부터 침식 방지용 플러그(501)를 보호하기 위해서, 별도의 보호층(600)을 형성하는 단계를 도입할 수 있다.
이러한 별도의 보호층(600)으로는 플라즈마 강화 실리콘 산화물(plasma enhanced silicon oxide), 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON) 또는 실리콘 탄화물(SiC) 등과 같은 절연 물질층을 이용할 수 있다. 바람직하게는 플라즈마 강화 실리콘 산화물 등과 같은 실리콘 산화물로 보호층(600)을 형성한다.
이때, 하부의 침식 방지용 플러그(501)가 보호층(600)을 증착하는 공정에 의해서 손상되는 것을 억제하기 위해서, 보호층(600)을 형성하는 증착 공정은 대략 500℃ 이하의 온도에서 수행되는 것이 바람직하다.
상술한 바와 같은 보호층(600)을 형성하는 단계 또는 침식 방지용 물질층(도 3 또는 도 4의 500)을 강화하는 단계는 포토레지스트 패턴(700)을 현상하는 단계로부터 상기 침식 방지용 플러그(501)를 보호하기 위해서 수행될 뿐만 아니라, 포토레지스트 패턴(700)에 불량이 있어 수정하는 공정으로부터도 침식 방지용 플러그(501)를 보호하기 위해서 수행된다. 일반적으로, 포토레지스트 패턴(700)에 불량이 발생할 경우, 기 현상된 포토레지스트 패턴을 스트립하고, 새로운 포토레지스트 패턴을 형성해야 한다. 이러한 포토레지스트 패턴(700)의 리워크(rework) 공정에서의 상기한 스트립 공정 등으로부터 침식 방지용 플러그(501)가 손상될 수 있다. 이러한 손상을 상기한 보호층(600)을 형성하는 단계 또는 침식 방지용 물질층(도 3 또는 도 4의 500)을 강화하는 단계로부터 억제된다.
도 9 및 도 10은 홈(470)을 형성하는 단계를 개략적으로 나타낸다.
도 9 및 도 10을 참조하면, 도 10은 도 9에 대해 수직인 단면을 나타낸다. 구체적으로, 포토레지스트 패턴(700)에 의해서 노출되는 층간 절연층(400) 부분을 식각한다. 이때, 이방성 건식 식각을 사용하여 노출되는 층간 절연층(400) 부분을 식각한다. 이에 따라, 콘택홀(450)에 접하는 홈(470)이 형성된다.
이러한 건식 식각에 의해서 층간 절연층(400)이 선택적으로 식각될 때, 침식 방지용 플러그(501)가 도입되지 않으면 콘택홀(450)의 에지(edge) 부위에서는 침식이 우선적으로 일어난다. 이는 침식 방지용 플러그(501)가 없다면, 콘택홀(450)의 에지 부위를 이루는 콘택홀(450)의 측벽이 에천트에 노출됨에 기인한다. 콘택홀(450)의 에지 부위를 이루는 측벽이 에천트에 노출되면, 에천트(etchant)에 의한 측벽 침식이 에지 부위를 이루는 층간 절연층(400)의 상측 가장 자리 부분의 침식에 더해지게 된다. 즉, 에지 부위에서의 침식이 강화되어 식각이 층간 절연층(400)의 표면보다 빠른 속도로 일어난다.
이와 같이 되면, 홈(470)의 바닥이 콘택홀(450)을 중심으로 경사지게 형성될 수 있다. 이는 후속의 홈(470)을 채우는 도전성 라인이 일정한 두께를 가지기가 어렵게 되어 반도체 장치의 디자인 룰(design rule)을 설정하기가 어렵게 된다.
그러나, 본 발명의 실시예에서는 콘택홀(450)이 침식 방지용 플러그(501)에 의해서 채워진다. 침식 방지용 플러그(501)는 층간 절연층(400)과 식각 선택비를 가지므로, 식각 공정이 수행되는 동안 콘택홀(450)의 측벽을 지속적으로 보호할 수 있다. 즉, 침식 방지용 플러그(501)가 포토레지스트 패턴(700)과 같이 마치 식각 마스크와 같은 기능을 한다.
이에 따라, 침식 방지용 플러그(501)가 콘택홀(450) 측벽으로의 침식 또는 콘택홀(450)의 에지 부위에서의 침식 강화를 방지할 수 있다. 따라서, 층간 절연층(400)의 식각이 균일하게 이루어질 수 있어, 홈(470)의 바닥이 일정한 깊이로 균일하게 형성될 수 있고, 또한, 홈(470)이 일정한 선폭으로 형성될 수 있다.
도 11 및 도 12는 침식 방지용 플러그(501) 및 포토레지스트 패턴(700)을 제거하는 단계를 개략적으로 나타낸다.
도 11 및 도 12를 참조하면, 도 12는 도 11에 대해 수직인 단면을 나타낸다. 구체적으로, 잔존하는 포토레지스트 패턴(700)을 애슁(ashing) 및 스트립(strip) 공정을 통해서 제거한다. 또는 습식 스트립 공정을 수행하여 제거한다. 이때, 침식 방지용 플러그(501)는 포토레지스트 또는 유기 폴리머 등으로 이루어져 있으므로, 상기한 잔존하는 포토레지스트 패턴(700)을 제거하는 공정에 의해서 함께 제거될 수 있다.
이에 따라, 하부 도전성 라인(300)을 노출하는 콘택홀(450)과 콘택홀(450)에 연결되어 길게 연장되는 홈(470)이 형성된다.
도 13 및 도 14는 도전성 라인(800)을 형성하는 단계를 개략적으로 나타낸다.
도 13 및 도 14를 참조하면, 도 14는 도 13에 대해 수직한 단면을 나타낸다. 구체적으로, 층간 절연층(400) 상에 콘택홀(450) 및 홈(470)을 채우는 도전층을 형성한다. 이후에, 상기 도전층을 CMP 등으로 연마하여 하부의 층간 절연층(400)을 노출시킨다. 이에 따라, 콘택홀(450) 및 홈(470)을 채워 하부 도전성 라인(300)에 전기적으로 연결되는 도전성 라인(800)이 형성된다.
이와 같은 도전성 라인(800)은 구리, 알루미늄, 은 또는 백금 등과 같은 금속 물질로 형성될 수 있다. 바람직하게는 구리로 도전성 라인(800)이 형성된다. 이러한 도전성 라인(800)은 전기 도금(electro-plating)법 또는 화학적 기상 증착(chemical vapor deposition)법, 물리적 기상 증착(physical vapor deposition)법, 리플로우(reflow)법 또는 이러한 방법들을 혼용한 방법 등으로 증착될 수 있다.
도전성 라인(800)이 구리 등으로 형성될 때, 도전성 라인(800)과 층간 절연층(400)의 계면에는 별도의 도전성 확산 장벽층(도시되지 않음)이 도입될 수 있다. 도전성 확산 장벽층은 탄탈륨(Ta), 텅스텐(W) 또는 이들의 질화물인 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등과 같은 금속 질화물로 이루어질 수 있다. 또한, 티타늄 질화물(TiN)과 같은 금속 질화물로 이루어질 수 있다. 또는, 이러한 금속 질화물에 실리콘 원자 등이 함유된 티타늄 실리콘 질화물(TiSiN) 또는 탄탈륨 실리콘 질화물(TaSiN) 등과 같은 삼원계 화합물로 도전성 확산 장벽층을 형성할 수 있다. 더하여, 티타늄 텅스텐 질화물(TiWN) 등과 같은 삼원계 화합물로 도전성 확산 장벽층을 형성할 수 있다. 이러한 확산 장벽층은 구리 원자의 층간 절연층(400)으로의 확산을 방지한다.
상술한 바와 같이 본 발명의 실시예에서는 식각 종료층 등으로 이용되는 별도의 실리콘 질화물층을 도입하지 않는다. 이에 따라, 층간 절연층에 실질적으로 7 이상의 높은 k 유전 상수 값을 가지는 실리콘 질화물층이 포함되지 않는다. 따라서, 층간 절연층 전체의 유전 상수 k 값을 낮게 유지할 수 있다. 이에 따라, 반도체 장치의 RC 지연과 같은 동작 불량을 방지할 수 있다.
또한, 상술한 바와 같이 이중 다마신 공정을 수행할 수 있어, 단일 다마신 공정에 비해 낮은 두께의 포토레지스트 패턴을 도입하여 식각 공정을 수행할 수 있다. 따라서, 포토레지스트 패턴의 오프닝 불량을 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 이중 다마신 공정으로 전기적 연결 배선을 형성할 때, 실리콘 질화물층 등과 같은 식각 종료층의 도입을 생략할 수 있다. 이에 따라, 층간 절연층이 낮은 유전 상수 k 값을 유지할 수 있어, 반도체 장치의 RC 지연 등과 같은 동작 불량을 방지할 수 있다.

Claims (20)

  1. 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 유기 물질로 이루어지는 침식 방지용 플러그를 형성하는 단계;
    상기 침식 방지용 플러그에 인접하는 상기 층간 절연층 부분 및 상기 침식 방지용 플러그를 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 침식 방지용 플러그에 의해 노출되는 상기 층간 절연층 부분을 식각하여 상기 콘택홀에 접하는 홈을 형성하는 단계;
    상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 홈 및 상기 콘택홀을 채우는 도전성 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  2. 제1항에 있어서, 상기 침식 방지용 플러그를 형성하는 단계는
    상기 층간 절연층 상에 콘택홀을 채우는 유기 물질층을 형성하는 단계; 및
    상기 유기 물질층을 에치 백하여 상기 층간 절연층의 표면을 노출시켜 상기 유기 물질층의 상기 콘택홀을 채우는 부분을 잔존시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  3. 제1항에 있어서, 상기 침식 방지용 플러그는
    포토레지스트 또는 유기 폴리머로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  4. 제3항에 있어서, 상기 침식 방지용 플러그를 형성하는 단계는
    상기 층간 절연층 상에 상기 포토레지스트로 이루어지는 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 강화하는 단계; 및
    상기 강화된 포토레지스트층을 에치백하여 상기 층간 절연층의 표면을 노출시켜 상기 포토레지스트층의 상기 콘택홀을 채우는 부분을 잔존시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  5. 제4항에 있어서, 상기 포토레지스트층을 강화하는 단계는
    상기 포토레지스트층을 베이크 처리, 플라즈마 처리 또는 전자빔 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  6. 제1항에 있어서, 상기 침식 방지용 플러그를 형성하는 단계 이후에,
    상기 침식 방지용 플러그 상을 덮어 상기 포토레지스트 패턴을 형성하는 단계로부터 보호하는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  7. 제6항에 있어서, 상기 보호층은
    두꺼워야 1000Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  8. 제6항에 있어서, 상기 보호층은
    플라즈마 강화 실리콘 산화물층, 실리콘 질화물층, 실리콘 산화 질화물층 및 실리콘 탄화물층으로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  9. 제6항에 있어서, 상기 보호층은
    화학 기상 증착법 또는 스핀 코팅법으로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  10. 제1항에 있어서, 상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거하는 단계는
    애슁 및 스트립 공정으로 수행되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  11. 제1항에 있어서, 상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거하는 단계는
    습식 스트립 공정으로 수행되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  12. 반도체 기판 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 포토레지스트 물질로 이루어지는 침식 방지용 플러그를 형성하는 단계;
    상기 침식 방지용 플러그에 인접하는 상기 층간 절연층 부분 및 상기 침식 방지용 플러그를 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 침식 방지용 플러그에 의해 노출되는 상기 층간 절연층 부분을 식각하여 상기 콘택홀에 접하는 홈을 형성하는 단계;
    상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 홈 및 상기 콘택홀을 채우는 도전성 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  13. 제12항에 있어서, 상기 침식 방지용 플러그를 형성하는 단계는
    상기 층간 절연층 상에 상기 포토레지스트로 이루어지는 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 강화하는 단계; 및
    상기 강화된 포토레지스트층을 에치백하여 상기 층간 절연층의 표면을 노출시켜 상기 포토레지스트층의 상기 콘택홀을 채우는 부분을 잔존시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  14. 제13항에 있어서, 상기 포토레지스트층을 강화하는 단계는
    상기 포토레지스트층을 베이크 처리, 플라즈마 처리 또는 전자빔 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  15. 제12항에 있어서, 상기 침식 방지용 플러그를 형성하는 단계 이후에,
    상기 침식 방지용 플러그 상을 덮어 상기 포토레지스트 패턴을 형성하는 단계로부터 보호하는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  16. 제15항에 있어서, 상기 보호층은
    두꺼워야 1000Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  17. 제15항에 있어서, 상기 보호층은
    플라즈마 강화 실리콘 산화물층, 실리콘 질화물층, 실리콘 산화 질화물층 및 실리콘 탄화물층으로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  18. 제15항에 있어서, 상기 보호층은
    화학 기상 증착법 또는 스핀 코팅법으로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  19. 제12항에 있어서, 상기 침식 방지용 플러그 및 상기 포토레지스트 패턴을 제거하는 단계는
    애슁 및 스트립 공정으로 수행되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
  20. 제12항에 있어서, 상기 도전성 라인은
    구리층으로 형성되는 것을 특징으로 하는 반도체 장치의 전기적 연결 배선 제조 방법.
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