DE102004007167A1 - Verfahren zum Herstellen geätzter Strukturen - Google Patents

Verfahren zum Herstellen geätzter Strukturen Download PDF

Info

Publication number
DE102004007167A1
DE102004007167A1 DE200410007167 DE102004007167A DE102004007167A1 DE 102004007167 A1 DE102004007167 A1 DE 102004007167A1 DE 200410007167 DE200410007167 DE 200410007167 DE 102004007167 A DE102004007167 A DE 102004007167A DE 102004007167 A1 DE102004007167 A1 DE 102004007167A1
Authority
DE
Germany
Prior art keywords
etching
carrier
layer
etching step
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE200410007167
Other languages
English (en)
Inventor
Matthia Dr. Markert
Daniel Dipl.-Ing. Köhler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE200410007167 priority Critical patent/DE102004007167A1/de
Publication of DE102004007167A1 publication Critical patent/DE102004007167A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Er Erfindung liegt die Aufgabe zugrunde, ein besonders einfach durchführbares und kostengünstiges Verfahren zur Herstellung von "Sub-Groundrule-Strukturen" anzugeben. DOLLAR A Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren, bei dem eine strukturierte Ätzmaske (20) mit zumindest einem Öffnungsbereich (25) auf einem Träger (10) aufgebracht wird, bei dem im Rahmen eines ersten Ätzschrittes der Träger (10) in zumindest einem Öffnungsbereich (25) der strukturierten Ätzmaske (20) derart geätzt wird, dass sich ein nach innen abgeschrägtes Ätzprofil (30) mit in den Mittenbereich (50) der jeweiligen Ätzöffnung (25) weisenden, schrägen Seitenwand-Ätzflanken (40) und mit einem Bodenbereich (50) ausbildet und dass sich auf den schrägen Seitenwand-Ätzflanken (40) eine Ätzschutzschicht (60) bildet, und bei dem in einem nachfolgenden zweiten Ätzschritt der Bodenbereich (50) weiter geätzt wird, wobei die auf den schrägen Seitenwand-Ätzflanken (40) angeordnete Ätzschutzschicht (60) als weitere Ätzmaske wirkt und wobei die weitere Ätzmaske aufgrund des nach innen abgeschrägten Ätzprofils des ersten Ätzschrittes Abmessungen aufweist, die kleiner als die Auflösungsgrenze des vorgegebenen Lithografieverfahrens sind.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Herstellen geätzter „Sub-Groundrule-Strukturen", also Strukturen mit Strukturabmessungen, die kleiner als die lithografische Auflösungsgrenze eines vorgegebenen Lithografieverfahrens sind.
  • Die Strukturierung von Halbleiterbauelementen und Mikrosystemen erfolgt bekanntermaßen durch die Kombination von beispielsweise optischen Belichtungsprozessen und Ätzverfahren, beispielsweise Trockenätzverfahren. Als Ätzmaske dient für die Strukturierung in der Regel eine vorab strukturierte Lackschicht bzw. „Lackmaske".
  • Die Größe der Strukturen der Lackmaske wird üblicherweise durch eine Belichtungsmaske bestimmt, mit denen im Rahmen eines optischen Belichtungsprozesses die Lackmaske gebildet wird. Strukturgrößen, die unterhalb der lithographischen Auflösungsgrenze des Belichtungsprozesses liegen, sind nicht oder nur mit sehr hohem Aufwand realisierbar.
  • Bekannt ist es, Sub-Groundrule-Strukturen durch Verwendung zusätzlicher Hartmasken, Spacertechniken bzw. durch aufwendige lithographische Shrink-Verfahren zu realisieren. Diese Methoden sind jedoch mit nicht unerheblichen Kosten verbunden.
  • Beispielhaft sei in diesem Zusammenhang die deutsche Offenlegungschrift DE 101 37 575 erwähnt, in der die Herstellung von Sub-Groundrule-Strukturen beschrieben ist; bei diesem vorbekannten Verfahren wird eine Spacer-Technik eingesetzt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein besonders einfach durchführbares und kostengünstiges Verfahren zur Herstellung von „Sub-Groundrule-Strukturen" anzugeben.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in Unteransprüchen angegeben.
  • Danach ist erfindungsgemäß ein Verfahren vorgesehen, bei dem unter Verwendung eines vorgegebenen Lithografieverfahrens zunächst eine strukturierte Ätzmaske auf einem Träger aufgebracht wird. Anschließend wird der Träger im Rahmen eines ersten Ätzschrittes in Öffnungsbereichen der strukturierten Ätzmaske derart geätzt, dass sich ein nach innen abgeschrägtes bzw. schräges Ätzprofil mit in den Mittenbereich der jeweiligen Ätzöffnung weisenden, schrägen seitlichen Ätzflanken und mit einem Bodenbereich ausbildet. Der erste Ätzschritt wird hierbei derart durchgeführt, dass sich auf den schrägen seitlichen Ätzflanken eine Ätzschutzschicht bildet. In einem nachfolgenden, zweiten Ätzschritt wird der Bodenbereich des Ätzprofils weiter geätzt, wobei die auf den schrägen seitlichen Ätzflanken angeordnete Ätzschutzschicht als weitere Ätzmaske wirkt. Aufgrund des nach innen abgeschrägtes Ätzprofils des ersten Ätzschrittes weist die weitere Ätzmaske Abmessungen auf, die kleiner als die Auflösungsgrenze des vorgegebenen Lithografieverfahrens sind, so dass im Rahmen des zweiten Ätzschrittes „Sub-Groundrule"-Strukturen entstehen.
  • Geeignete Ätzverfahren für den ersten Ätzschritt sind beispielsweise in den Druckschriften „Redeposition of etch products on sidewalls during SiO2 etching in a fluorocarbon plasma. IV. Effects of substrate temperature in a CF4 plasma" (J.-H. Min et all, J. Vac. Sci. Technol. B 21 (5), Sep/Oct 2003, 2198–2204), "Plasma-Surface Interactions" (J.-P. Chang et all, J. Vac. Sci. Technol. A 21 (5), Sep/Oct 2003, 145–151) und "Trench Shaping through Wafer Temperature Control" (K. P. Müller, K. Roithner, Electrochemical Society Proceedings of the Second International Symposium, 1995, 266–271) beschrieben.
  • Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass sich mit diesem Strukturgrößen unterhalb der lithographischen Auflösungsgrenze des verwendeten Lithografieverfahrens bilden lassen, obwohl die Strukturgrößen der mittels des Lithografieverfahrens gebildeten Ätzmaske oberhalb der lithographischen Auflösungsgrenze liegen. Dies wird erfindungsgemäß dadurch erreicht, dass im Rahmen des ersten Ätzschrittes eine weitere Ätzmaske gebildet wird. Diese weitere Ätzmaske weist aufgrund der nach innen schräg verlaufenden Ätzflanken des ersten Ätzschrittes kleinere Strukturgrößen als die ursprüngliche Ätzmaske auf.
  • Der Kern der Erfindung besteht somit darin, dass im Rahmen des Ätzverfahrens mit den Maskenstrukturen der „ersten" Ätzmaske eine weitere Ätzmaske mit „verkleinerten" Strukturgrößen gebildet wird; die Maskenstrukturen der „ersten" Ätzmaske, deren Strukturgrößen oberhalb der lithographischen Auflösungsgrenze liegen, lassen sich somit zu Strukturgrößen verkleinern, die kleiner als die lithographische Auflösungsgrenze sind.
  • Die „Strukturverkleinerung" wird erfindungsgemäß ausschließlich durch die durchgeführten Ätzschritte bewirkt; die im Rahmen des Lithografieschrittes verwendete Belichtungsmaske und die damit hergestellte „erste" Ätzmaske können unkritische Strukturgrößen aufweisen.
  • Ein weiterer wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass sich die „Sub-Groundrule-Strukturen" mit einer einzigen Ätzmaske bilden lassen. Zusätzliche Hartmasken, aufwendige Spacer-Techniken oder sonstige aufwändige lithographische Shrink-Verfahren sind somit nicht erforderlich.
  • Nach der Durchführung des zweiten Ätzschrittes wird die strukturierte Ätzmaske sowie die Seitenwand-Ätzschutzschicht vorzugsweise entfernt. Darüber hinaus kann auch der obere Trägerbereich, in dem das im Rahmen des ersten Ätzschrittes ausgebildete abgeschrägte bzw. trichterförmige Ätzprofil ausgebildet ist, abgetragen werden.
  • Um bei einem Entfernen des oberen Trägerbereiches zu vermeiden, dass die im Rahmen des zweiten Ätzschrittes gebildeten „Sub-Groundrule-Strukturen" beschädigt werden, wird es als vorteilhaft angesehen, wenn nach dem Entfernen der strukturierten Ätzmaske und der Ätzschutzschicht eine Opferschicht aufgetragen wird. Anschließend wird die Opferschicht sowie der obere Bereich des Trägers bis zu einer Tiefe entfernt, in der sich das nach innen abgeschrägte bzw. trichterförmige Ätzprofil des ersten Ätzschrittes erstreckt.
  • Das Entfernen der Opferschicht sowie des oberen Bereichs des Trägers kann beispielsweise durch einen Polierschritt oder einen Ätzschritt erfolgen.
  • Bei der Opferschicht handelt es sich vorzugsweise um eine Lackschicht oder eine Polysiliziumschicht, da sich diese Schichten sehr kostengünstig aufbringen lassen.
  • Der Träger, auf dem die strukturierte Ätzmaske ausgebildet ist, kann beispielsweise durch eine Trägerschicht gebildet sein. Die Trägerschicht kann beispielsweise auf einem Substrat angeordnet sein. Alternativ kann der Träger auch durch das Substrat selbst gebildet sein.
  • Das nach innen abgeschrägte Ätzprofil ist vorzugsweise trichterförmig ausgestaltet.
  • Handelt es sich bei dem zu ätzenden Träger um dielektrisches Material, beispielsweise um dielektrische Schichten, so wird es als vorteilhaft angesehen, wenn die sich auf den schrägen seitlichen Ätzflanken ausbildende Ätzschutzschicht eine Fluorkohlenstoffverbindung enthält.
  • Im Falle eines Trägers aus Siliziummaterial wird der erste Ätzschritt vorzugsweise derart durchgeführt, dass sich eine Ätzschutzschicht bildet, die zumindest eine Silizium-Oxid-Halogenverbindung aufweist.
  • Alternativ kann die Ätzschutzschicht auch durch Polymere gebildet sein.
  • Um zu erreichen, dass im Rahmen des zweiten Ätzschrittes ausschließlich der Bodenbereich weiter geätzt wird und die schrägen seitlichen Ätzflanken als Maske unverändert bzw. weitgehend „ungeätzt" bleiben, wird es als vorteilhaft angesehen, wenn die Ätzrate des zweiten Ätzschrittes im Träger größer als in der Ätzschutzschicht ist, wenn also eine hohe Ätzselektivität zur Ätzschutzschicht vorhanden ist.
  • Der erste und der zweite Ätzschritt können in situ in einer einzigen Ätzkammer oder ex situ in zwei getrennten Ätzkammern durchgeführt werden.
  • Zur Erläuterung der Erfindung zeigen
  • 1 bis 6 im Querschnitt einen Träger, in dem gemäß einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens „Sub-Groundrule-Strukturen" gebildet werden, und
  • 7 bis 14 im Detail, wie beispielweise ein erster Ätzschritt des erfindungsgemäßen Verfahrens durchgeführt werden kann.
  • Im Zusammenhang mit den 1 bis 6 wird nachfolgend das erfindungsgemäße Verfahren beispielhaft erläutert.
    •
  • In der 1 erkennt man einen Träger 10, der durch ein Substrat gebildet ist; bei dem Träger 10 kann es sich beispielsweise um ein Siliziumsubstrat handeln.
  • Auf einer Oberfläche 15 des Trägers 10 ist eine Fotolackstruktur 20 aufgetragen, die eine strukturierte Ätzmaske bildet. Die Fotolackstruktur 20 ist in bekannter Weise im Rahmen eines optischen Belichtungsprozesses mit einer Belichtungsmaske hergestellt worden. Die minimal mögliche Strukturgröße D der Fotolackstruktur 20 ist durch den optischen Belichtungsprozess und die verwendete Belichtungsmaske, also das Lithografieverfahren, vorgegeben.
  • Der Träger 10 wird nun im Rahmen eines ersten Ätzschrittes unter Bildung einer Ätzöffnung 25 geätzt. Dies ist in der 2 dargestellt. Man erkennt, dass der erste Ätzschritt derart durchgeführt wird, dass sich ein nach innen abgeschrägtes, trichterförmiges Ätzprofil 30 bildet. Das Ätzprofil 30 weist seitliche Seitenwand-Ätzflanken 40 und einen Bodenbereich 50 auf. Der Bodenbereich 50 ist im Wesentlichen parallel zur Oberfläche 15 des Trägers 10 ausgerichtet. Die Seitenwand-Ätzflanken 40 verlaufen trichterförmig schräg nach innen in einen Mittenbereich 50 der Ätzöffnung 25.
  • Wie sich in der 2 darüber hinaus erkennen lässt, scheidet sich während des ersten Ätzschrittes auf den Seitenwand-Ätzflanken 40 eine Ätzschutzschicht 60 ab. In der Darstellung gemäß der 2 ist die Ätzschutzschicht 60 im Querschnitt keilförmig ausgeführt und schließt sich unmittelbar an die Fotolackstruktur 20 und den Träger 10 an.
  • Falls es sich bei dem Träger 10 um ein Siliziumsubstrat handelt, wird der erste Ätzschritt vorzugsweise derart durchgeführt, dass sich auf den Seitenwand-Ätzflanken 40 eine Ätzschutzschicht 60 abscheidet, die eine oder mehrere Silizium-Oxid-Halogenverbindungen enthält.
  • Falls es sich bei dem Träger 10 um dielektrisches Material oder um eine dielektrische Schicht, beispielsweise eine SiO2-Schicht, handelt, so wird der erste Ätzschritt vorzugsweise derart durchgeführt, dass sich auf den Seitenwand-Ätzflanken 40 eine Ätzschutzschicht 60 mit einer oder mehreren Fluor-Kohlenstoffverbindungen abscheidet.
  • Auf Grund des trichterförmigen Ätzprofils 30 ist die Breite d des Bodenbereichs 50 deutlich kleiner als die minimal mögliche Strukturgröße D der Fotolackstruktur 20. Auf Grund des ersten Ätzschrittes ist es somit zu einer Strukturverkleinerung gekommen.
  • Die Realisierung des in der 2 dargestellten trichterförmigen Ätzprofils 30 wird durch die gezielte Wahl der Prozessbedingungen während des ersten Ätzschrittes sichergestellt. Die Herstellung eines abgeschrägten Ätzprofils ist für sich in der Literatur beschrieben. Diesbezüglich wird insbesondere auf die eingangs bereits erwähnte Druckschrift "Trench Shaping through Wafer Temperature Control" (K. P. Müller, K. Roithner, Electrochemical Society Proceedings of the Second International Symposium, 1995, 266–271) verwiesen.
  • Der erste Ätzschritt kann im Falle eines Trägers 10 aus Silizium beispielsweise mit folgenden Prozessparametern durchgeführt werden:
    Temperatur: 65°C
    Ätzgase: HBr/NF3/HeO2
    Druck: 230 mT
    Frequenz: 13.56 MHz
    RF-Power: 1600 W
  • Im Falle eines Glas- bzw. SiO2-Trägers oder einer Glas- bzw. SiO2-Trägerschicht auf einem Substrat wird der erste Ätzschritt beispielsweise mit folgenden Prozessparametern durchgeführt:
    Temperatur: 15°C
    Ätzgase: CHF3/Ar/N2
    Druck: 300 mT
    Frequenz: 13.56 MHz
    RF-Power: 1300 W
  • Die Ausbildung des abgeschrägten Ätzprofils 30 beruht auf dem Effekt, dass sich Reaktionsprodukte des Ätzprozesses verstärkt an den Seitenwand-Ätzflanken 40 des Ätzprofils 30 ablagern können, da die Reaktionsprodukte während des Ätzvorgangs dort nur unzureichend entfernt werden. Dies ist insbesondere dann der Fall, wenn der erste Ätzschritt ein Trockenätzschritt mit im Wesentlichen senkrechten Ionenbeschuss ist.
  • Die Ausbildung der Ätzschutzschicht 60 und der schrägen Seitenwand-Ätzflanken 40 ist im Zusammenhang mit den 7 bis 14 im Detail erläutert. In den 7 bis 14 ist der Träger 10 mit seiner Fotolackstruktur 20 in einer vergrößerten Darstellung gezeigt.
  • Die 7 stellt den Träger 10 mit der Fotolackstruktur 20 vor der Durchführung des ersten Ätzschrittes dar. Die Oberfläche 15 des Trägers 10 ist noch ungeätzt.
  • In der 8 ist gezeigt, wie in die Oberfläche 15 des Trägers 10 während des ersten Ätzschrittes „hineingeätzt" wird. Werden die Ätzbedingungen nun geeignet gewählt, bilden sich an den Seitenwand-Ätzflanken 40 Seitenwandablagerungen 80, die in der 9 dargestellt sind. Diese Seitenwandablagerungen 80 wirken selbst als Ätzmaske, so dass unterhalb der Seitenwandablagerungen 80 der Träger 10 nicht mehr geätzt werden kann. Dieser abgedeckte und daher nicht mehr „ätzbare" Teil des Trägers 10 ist in der 10 mit dem Bezugszeichen 90 gekennzeichnet.
  • Folglich kann die Oberfläche 15 des Trägers 10 nur noch in den Bereichen geätzt werden, in denen sich noch keine Seitenwandablagerungen 80 gebildet haben. Im weiteren Verlauf des ersten Ätzschrittes kommt es durch die kontinuierliche, sequentielle Abfolge von einzelnen Ätz- und Abscheideschritten zur Ausbildung des abgeschrägten Ätzprofils 30 und der darauf befindlichen Ätzschutzschicht 60.
  • Der weitere Verlauf des ersten Ätzschrittes ist im Detail in den 11 bis 14 dargestellt. Das Ätzergebnis gemäß der 14 entspricht dem gemäß der 2.
  • Im Anschluss an den ersten Ätzschritt wird ein zweiter Ätzschritt durchgeführt; dabei wird ein senkrechtes Ätzprofil 200 ausgebildet.
  • Der zweite Ätzschritt kann beispielsweise mit einem Trockenätzschritt mit folgenden Prozessparametern durchgeführt werden:
    Temperatur: 60°C
    Ätzgase: C5F8/Ar/O2
    Druck: 45 mT
    Frequenz: 13.56 MHz
    RF-Power: 1300 W
  • Der zweite Ätzschritt zeichnet sich durch eine hohe Ätzselektivität sowohl zur Fotolackstruktur bzw. Fotolackmaske 20 als auch zur Ätzschutzschicht 60 aus. Auf Grund der hohen Ätzselektivität zur Ätzschutzschicht 60 wirkt diese weiterhin als Ätzmaske und bestimmt die Dimension bzw. die Abmessung der in den Bodenbereich 50 hineingeätzten Ausnehmung 210. Die Ausnehmung 210 bildet eine Sub-Groundrule-Struktur; sie weist dieselbe Strukturgröße d wie der Bodenbereich 50 nach dem ersten Ätzschritt auf. Die Ausnehmung 210 wird bevorzugt durch einen senkrechten Ätzschritt gebildet.
  • Im Anschluss an den zweiten Ätzschritt werden die Fotolackstruktur 20 sowie die Ätzschutzschicht 60 entfernt, so dass sich die in der 4 dargestellte Struktur ergibt.
  • Um nun den oberen, trichterförmig aufgeweiteten Bereich 220 des Trägers 10 entfernen zu können, wird zunächst eine Opferschicht 230 – zum Beispiel aus Lack oder Polysilizium – auf den Träger 10 aufgetragen. Dies ist in der 5 dargestellt. Anschließend werden die Opferschicht 230 sowie der trichterförmig aufgeweitete Bereich 220 des Trägers 10 durch Polieren oder ganzflächiges Ätzen, beispielsweise Trockenätzen, bis zur Tiefe T entfernt.
  • Die resultierende Struktur ist in der 6 dargestellt. Man erkennt in der 6, dass die resultierende Strukturgröße d deutlich kleiner als die durch die Fotolackstruktur 20 vorgegebene, ursprüngliche Strukturgröße D ist. Im Rahmen des zweistufigen Ätzprozesses wurde also eine Verkleinerung der Strukturgröße erzielt.
  • Handelt es sich bei der Strukturgröße D der Fotolackstruktur 20 um die minimal mögliche Strukturgröße, die im Rahmen des optischen Belichtungsprozesses zur Herstellung der Fotolackstruktur 20 möglich ist, so lässt sich durch das beschriebene zweistufige Ätzverfahren eine Strukturgrößenverkleinerung in den „Sub-Groundrule"-Bereich erreichen. Es sind also Strukturen mit Dimensionen unterhalb der Auflösungsgrenze des jeweils zur Verfügung stehenden Lithographiesystems ohne zusätzliche lithographische Shrink-Verfahren herstellbar. Die Verringerung der Strukturgrößen wird dabei durch das eine „Taper"-Struktur aufweisende Ätzprofil des ersten Ätzschritts bewirkt.
  • Grundsätzlich ist der Umfang bzw. das Ausmaß der Verringerung der Strukturgrößen nicht begrenzt, sondern wird lediglich durch den ersten Ätzschritt eingestellt: Je „schräger" das Ätzprofil 30 des ersten Ätzschritts verläuft, um so größer ist der Effekt der „Strukturverkleinerung".
  • Das beschriebene Ätzverfahren kann sowohl für Bahnstrukturen, beispielsweise Leiterbahnen, als auch für Kontaktlöcher eingesetzt werden.
    • 10
    Träger
    15
    Oberfläche
    20
    Fotolackstruktur
    25
    Ätzöffnung
    30
    Ätzprofil
    40
    Seitenwand-Ätzflanke
    50
    Bodenbereich
    60
    Ätzschutzschicht
    80
    Seitenwandablagerungen
    90
    Abgedeckter Bereich
    200
    Senkrechtes Ätzprofil
    210
    Ausnehmung
    220
    Aufgeweiteter Bereich
    230
    Opferschicht
    D
    Minimale Strukturgröße der Fotolackstruktur
    d
    Resultierende Strukturgröße

Claims (13)

  1. Verfahren zum Herstellen geätzter Strukturen mit Strukturabmessungen, die kleiner als die lithografische Auflösungsgrenze eines vorgegebenen Lithografieverfahrens sind, – bei dem mit dem vorgegebenen Lithografieverfahren eine strukturierte Ätzmaske (20) mit zumindest einem Öffnungsbereich (25) auf einem Träger (10) aufgebracht wird, – bei dem im Rahmen eines ersten Ätzschrittes der Träger (10) in zumindest einem Öffnungsbereich (25) der strukturierten Ätzmaske (20) derart geätzt wird, dass sich ein nach innen abgeschrägtes Ätzprofil (30) mit in den Mittenbereich (50) der jeweiligen Ätzöffnung (25) weisenden, schrägen Seitenwand-Ätzflanken (40) und mit einem Bodenbereich (50) ausbildet und dass sich auf den schrägen Seitenwand-Ätzflanken (40) eine Ätzschutzschicht (60) bildet, und – bei dem in einem nachfolgenden zweiten Ätzschritt der Bodenbereich (50) weiter geätzt wird, – wobei die auf den schrägen Seitenwand-Ätzflanken (40) angeordnete Ätzschutzschicht (60) als weitere Ätzmaske wirkt und wobei die weitere Ätzmaske aufgrund des nach innen abgeschrägten Ätzprofils des ersten Ätzschrittes Abmessungen aufweist, die kleiner als die Auflösungsgrenze des vorgegebenen Lithografieverfahrens sind.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach Durchführung des zweiten Ätzschrittes die strukturierte Ätzmaske (20) sowie die Ätzschutzschicht (60) entfernt wird.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass nach dem Entfernen der strukturierten Ätzmaske (20) und der Ätzschutzschicht (60) eine Opferschicht (230) aufgetragen wird.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Opferschicht (230) sowie der Träger (10) bis zu einer Tiefe (T) entfernt werden, in die sich das nach innen abgeschrägte Ätzprofil (30) des ersten Ätzschrittes erstreckt.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Entfernen der Opferschicht (230) durch einen Polierschritt oder einen Ätzschritt erfolgt.
  6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Opferschicht (230) durch eine Lackschicht oder eine Polysiliziumschicht gebildet wird.
  7. Verfahren nach einem der vorangehenden der Ansprüche, dadurch gekennzeichnet, dass als Träger (10) eine Trägerschicht geätzt wird.
  8. Verfahren nach einem der vorangehenden der Ansprüche, dadurch gekennzeichnet, dass das Ätzprofil (30) trichterförmig ist.
  9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass auf den schrägen Seitenwand-Ätzflanken (40) eine Ätzschutzschicht (60) gebildet wird, die zumindest eine Fluor-Kohlenstoff-Verbindung oder zumindest eine Silizium-Oxid-Halogen-Verbindung enthält.
  10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Ätzschutzschicht (60) durch Polymere gebildet wird.
  11. Verfahren nach einem der vorangehenden Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Ätzschutzschicht (60) durch ein Oxid gebildet wird.
  12. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Ätzschritt derart durchgeführt wird, dass die Ätzrate in dem Träger (10) größer als in der Ätzschutzschicht (60) ist.
  13. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der erste und der zweite Ätzschritt in situ in einer einzigen Ätzkammer oder ex situ in zwei getrennten Ätzkammern durchgeführt wird.
DE200410007167 2004-02-09 2004-02-09 Verfahren zum Herstellen geätzter Strukturen Ceased DE102004007167A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE200410007167 DE102004007167A1 (de) 2004-02-09 2004-02-09 Verfahren zum Herstellen geätzter Strukturen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200410007167 DE102004007167A1 (de) 2004-02-09 2004-02-09 Verfahren zum Herstellen geätzter Strukturen

Publications (1)

Publication Number Publication Date
DE102004007167A1 true DE102004007167A1 (de) 2005-09-08

Family

ID=34832654

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200410007167 Ceased DE102004007167A1 (de) 2004-02-09 2004-02-09 Verfahren zum Herstellen geätzter Strukturen

Country Status (1)

Country Link
DE (1) DE102004007167A1 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0536968A2 (de) * 1991-10-08 1993-04-14 Nec Corporation Verfahren zum Erzeugen von Kontaktlöchern in der Herstellung von Halbleiteranordnungen
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
EP0871213A2 (de) * 1997-03-27 1998-10-14 Siemens Aktiengesellschaft Verfahren zur Bildung von Kontaktbohrungen mit variablem Seitenwandprofil
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
US6372616B1 (en) * 1999-09-29 2002-04-16 Samsung Electronics Co., Ltd. Method of manufacturing an electrical interconnection of a semiconductor device using an erosion protecting plug in a contact hole of interlayer dielectric layer
DE10226603A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0536968A2 (de) * 1991-10-08 1993-04-14 Nec Corporation Verfahren zum Erzeugen von Kontaktlöchern in der Herstellung von Halbleiteranordnungen
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
EP0871213A2 (de) * 1997-03-27 1998-10-14 Siemens Aktiengesellschaft Verfahren zur Bildung von Kontaktbohrungen mit variablem Seitenwandprofil
US6372616B1 (en) * 1999-09-29 2002-04-16 Samsung Electronics Co., Ltd. Method of manufacturing an electrical interconnection of a semiconductor device using an erosion protecting plug in a contact hole of interlayer dielectric layer
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
DE10226603A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung

Similar Documents

Publication Publication Date Title
DE69909248T2 (de) Verfahren zur verminderung der erosion einer maske während eines plasmaätzens
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
EP1508164B1 (de) Verfahren zur herstellung eines halbleiterbauelementes und danach hergestelltes halbleiterbaulelement
EP2313913B1 (de) Verfahren zum elektronenstrahlinduzierten ätzen von mit gallium implantierten schichten
WO1994014187A1 (de) Verfahren zum anisotropen ätzen von silicium
DE10219398B4 (de) Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
DE102004060831A1 (de) Verfahren zum Herstellen eines Vertiefungskanal-Arraytransistors unter Verwendung einer Maskenschicht mit einer hohen Ätzselektivität hinsichtlich eines Siliziumsubstrats
DE10101766A1 (de) Verfahren und Vorrichtung zum Herstellen einer dünnen Schicht auf einem Substrat
DE102010040066B4 (de) Verfahren zur Herstellung von Gateelektroden eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung in Verbindung mit einem Größenreduzierungsabstandshalter hergestellt sind
DE102011004581A1 (de) Technik zur Reduzierung der plasmahervorgerufenen Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika durch modifizierten HF-Leistungshochlauf
DE102007030020B4 (de) Verfahren zum Ausbilden einer Halbleiterstruktur mit einem Ausbilden von mindestens einer Seitenwandabstandshalterstruktur
DE19717880C2 (de) Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung
DE10240099A1 (de) Herstellungsverfahren für eine Halbleiterstruktur
DE10226603A1 (de) Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung
DE10115912A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verwendung einer Ionenstrahlanlage zur Durchführung des Verfahrens
DE60102376T2 (de) Verfahren zur herstellung einer schicht in einem integrierten schaltkreis mit feinen und breiten strukturen
DE102004007167A1 (de) Verfahren zum Herstellen geätzter Strukturen
DE10059836A1 (de) Verfahren zur Strukturierung dielektrischer Schichten
DE102012200236B3 (de) Verfahren zur Strukturierung von Siliziumcarbid und SiC-Graben-MOSFET
DE102017127124B4 (de) Metallbearbeitung mit flexiblen Zwischenräumen, gebildet unter Verwendung einer Strukturierung mit selbstjustierenden Spacern
DE19945140B4 (de) Verfahren zur Herstellung einer Maskenschicht mit Öffnungen verkleinerter Breite
DE10321494B4 (de) Herstellungsverfahren für eine Halbleiterstruktur
DE102004057809A1 (de) Verfahren zur Herstellung von Seitenwandabstandselementen
DE10142223A1 (de) Mittels Polymerisation erzeugte Hohlräume mit Submikrometer-Abmessungen in einer Halbleitereinrichtung
DE10345402B4 (de) Verfahren zur Bearbeitung einer Halbleiterstruktur mit einer Vertiefung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8131 Rejection