DE10101766A1 - Verfahren und Vorrichtung zum Herstellen einer dünnen Schicht auf einem Substrat - Google Patents

Verfahren und Vorrichtung zum Herstellen einer dünnen Schicht auf einem Substrat

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DE10101766A1
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nitrogen
formation
etching
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John Macneil
Knut Beekmann
Robert John Wilby
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Original Assignee
Aviza Europe Ltd
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Abstract

Die Erfindung betrifft ein Halbleiterelement mit Ätzstopzwischenschicht zwischen zwei dielektrischen Schichten, wobei die dielektrische Konstante jeder Schicht k 3,5 ist und wobei die Ätzstopschicht eine Selektivität von wenigstens 2,5 : 1 relativ zur oberen Schicht aufweist. Die Erfindung betrifft ferner ein Verfahren und eine Vorrichtung zum Herstellen dünner Stickstoff dotierter Siliziumcarbidschichten, beispielsweise zur Verwendung als Ätzstopschichten.

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Herstellen dünner Schichten auf einem Substrat und insbesondere, jedoch nicht ausschließlich, zum Ausbilden von dünnen Ätzstopschichten mit niedrigem k-Wert sowie Vorrichtun­ gen, welche derartig dünne Schichten aufweisen. Nachfolgend bezieht sich der Ausdruck "niedriger k-Wert" auf Dielektrizitätskonstanten von 3,5 oder weniger.
Die Behandlung mit Damaszieren und Doppel-Damaszieren wird bei der Herstel­ lung von Halbleiterwafern immer vorherrschender, insbesondere dort, wo Kupfer als Zwischenverbindungsmetall verwendet wird. Dies liegt daran, daß das Plas­ maätzen von Kupfer relativ schwierig ist, weshalb bevorzugt Formationen in die dielektrische Schicht geätzt und Kupfer in die geätzte Struktur zum Auffüllen die­ ser abgelagert wird. Überschüssiges Kupfer wird dann beispielsweise mittels chemisch-mechanischem Polieren von der Oberfläche entfernt, so daß ein Kupfer­ inlay in den geätzten Teilen zurückbleibt. Bei der Behandlung mit Doppel- Damaszieren werden zwei getrennte, jedoch miteinander verbundene Teile in je­ weilige dielektrische Schichten übereinander geätzt. So wird beispielsweise ein Graben in die obere Schicht geschnitten und Durchgänge in der unteren Schicht ausgebildet, um den Graben mit Kontaktstellen einer darunter liegenden Schicht zu verbinden. Beispiele für derartige Strukturen sind in dem Artikel "Dual Damas­ cene Challenges, Dielectric Etch" von Peter Singer in der Ausgabe August 1999 von Semiconductor International beschrieben.
Ein üblicher Ansatz zum Herstellen von Doppel-Damaszener-Merkmalen bzw. -Strukturen umfaßt das Ablagern einer Ätzstopschicht zwischen den zwei dielektri­ schen Schichten, so daß die Ätzstopschicht ein gutes "End-Punkt"-Signal für die automatisierte Ätzanlage liefert, wenn sie durch die erste Schicht stößt. Eine der­ artige Rückkopplungssteuerung ist deshalb bevorzugt, weil sie eine genauere Steuerung der Ätzmerkmale erlaubt als ein rückkopplungsloses Zeitätzen, d. h. ein Ätzen mit vorbestimmter Zeit ohne Rückführung eines Regelparameters.
Die Ätzstopschicht muß daher eine relativ hohe Selektivität für den Ätzvorgang, relativ zur oberen Schicht haben, so daß die Ätzstopschicht wesentlich langsamer geätzt wird, um einen Eingriff der Steuerung zu ermöglichen.
Es ist heutzutage wünschenswert, daß die gesamte dielektrische Struktur einen niedrigen k-Wert aufweist, was dazu führt, daß auch eine Ätzstopschicht mit nied­ rigem k-Wert wünschenswert ist.
Zusätzlich wurde als Ätzstopschicht in Verbindung mit einer Siliziumdioxid-Schicht ein silan-basierendes, plasma-erzeugtes Siliziumnitrid verwendet. Ein derartiges Siliziumnitrid würde jedoch einen relativ hohen k-Wert von etwa 7,5 aufweisen, verglichen mit einem k-Wert von 4,1 für Standard-Siliziumdioxid und verglichen mit dem Erfordernis eines niedrigen k-Wertes von unter 3,5. Als alternativer Ätzstop- Werkstoff wurde bereits Siliziumcarbid vorgeschlagen, jedoch beträgt dessen k-Wert 9 bis 10, so daß es immer noch zu einer erheblichen Erhöhung des k-Wertes des dielektrischen Schichtaufbaus kommt. Es hat sich darüber hinaus gezeigt, daß Siliziumnitrid-Schichten insofern problematisch sind, als sie eine gute Wasserbarriere bilden, wogegen viele Verfahren mit niedrigem k-Wert darauf ba­ sieren, daß Wasser aus der dielektrischen Schicht während der Behandlung her­ ausgedrückt werden kann.
Ferner ist die derzeitige Siliziumnitrid-Technologie nicht notwendigerweise kompa­ tibel mit der zum Ausbilden der Schichten mit niedrigem k-Wert verwendeten Chemie.
Eine Diskussion dieses Problems ist in WO-A-99/41423 enthalten, wobei jedoch eine Schlußfolgerung dieser Patentanmeldung darin liegt, daß eine gute Ätzstop­ schicht für diese Situation einen signifikanten Oxid-Gehalt aufweisen sollte. Eine große Anzahl von Lösungsvorschlägen wird dargestellt, jedoch stellte sich heraus, daß diese einen Schichtaufbau aus Schichten mit signifikant unterschiedlichen k-Werten erfordern.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung der o. g. Art, ein Verfahren zum Herstellen dieser Halbleitereinrichtung sowie einen Schichtauf­ bau von dielektrischen Schichten für die Halbleitervorrichtung bezüglich der Her­ stellung und des Erreichens eines niedrigen k-Wertes zu verbessern.
Diese Aufgabe wird mit einer Halbleitereinrichtung der o. g. Art mit den in Anspruch 1 angegebenen Merkmalen, mit einem Verfahren der o. g. Art mit den in Anspruch 4 und 12 angegebenen Merkmalen, mit einer Ätzstopschicht gemäß Anspruch 9 sowie mit einem Schichtaufbau mit den in Anspruch 10 angegebenen Merkmalen gelöst.
Erfindungsgemäß ist eine Halbleitervorrichtung vorgesehen, welche eine Doppel- Damaszener-Struktur aufweist, die in einem dielektrischen Schichtaufbau ausge­ bildet ist, wobei der Schichtaufbau eine obere Schicht mit einer ersten darin aus­ gebildeten Formation, eine Ätzstop-Zwischenschicht und eine untere Schicht mit einer darin ausgebildeten zweiten Formation aufweist, wobei die zweite Formation an die erste angrenzt, wobei ferner jede Schicht eine Dielektrizitätskonstante k < 3,5 und insbesondere < 3,0 aufweist und wobei ferner die Ätzstopschicht eine Selektivität von wenigstens 2,5 : 1 relativ zur oberen Schicht aufweist.
Vorzugsweise ist die Ätzstopschicht integral mit der unteren Schicht ausgebildet und es ist besonders bevorzugt, daß die Ätzstopschicht aus Stickstoff dotiertem Siliziumcarbid ausgebildet ist.
In einer bevorzugten Ausführungsform ist der k-Wert der Ätzstopschicht im we­ sentlichen gleich dem k-Wert der anderen Schichten des Schichtaufbaus. Es hat sich überraschenderweise herausgestellt, daß der k-Wert des Stickstoff dotierten Siliziumcarbids in Abhängigkeit von der Menge der Stickstoffdotierung eingestellt werden kann. Es ist deshalb wenigstens bis zu einem gewissen Grade möglich, den k-Wert der Ätzstopschicht an den k-Wert der anderen dielektrischen Schich­ ten anzupassen. Wie zuvor erwähnt, kann die Ätzstopschicht integral mit der unte­ ren Schicht ausgebildet werden, weil der k-Wert des Stickstoff dotierten Silizium­ carbids ausreichend niedrig ist, so daß die Ätzstopschicht als dielektrisches Mate­ rial mit niedrigem k-Wert angesehen werden kann.
Erfindungsgemäß ist ferner eine dielektrische Schicht mit niedrigem k-Wert vorge­ sehen, welche aus Stickstoff dotiertem Siliziumcarbid ausgebildet ist.
Bei dem erfindungsgemäßen Verfahren zum Ausbilden einer dünnen Schicht mit niedrigem k-Wert auf einem Substrat sind folgende Schritte vorgesehen:
  • a) Positionieren des Substrates auf einem Träger in einer Kammer; und
  • b) Zuführen einer Silizium enthaltenden organischen Komponente und Stick­ stoff in die Kammer in gasförmigem oder dampfförmigem Zustand, bei An­ wesenheit eines Plasmas, zum Ablagern einer dünnen Schicht aus Stick­ stoff dotiertem Siliziumcarbid auf dem Substrat.
Die Silizium enthaltende organische Komponente ist beispielsweise Alkylsilan und insbesondere Tetraalkylsilan. Es ist besonders bevorzugt, daß die Silizium ent­ haltende organische Komponente Tetramethylsilan ist.
Die dünne Schicht wird beispielsweise auf einem Substrat abgelagert, welches sich bei Raumtemperatur oder darunter befindet, und während der Ablagerung der dünnen Schicht wird ggf. HF-Leistung zugeführt.
Trotz der vorstehenden Beschreibung der Erfindung versteht es sich, daß diese jede erfindungsgemäße Kombination der oben erwähnten oder der in der nachfol­ genden Beschreibung erwähnten Merkmale umfaßt.
Die Erfindung kann auf verschiedenen Wegen durchgeführt werden und spezielle Ausführungsformen werden nachfolgend beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Dies zeigen in:
Fig. 1 eine schematische Ansicht einer Vorrichtung zur Verwendung bei der vorliegenden Erfindung,
Fig. 2 bis 4 grafische Darstellungen, welche die Erkennbarkeit von erfindungs­ gemäß ausgebildeten Ätzstopschichten illustrieren, wenn diese in dem dielektrischen Schichtaufbau angeordnet sind, und
Fig. 5(a) bis 5(e) schematisch die Ausbildung eines Verdrahtungskanals und eines zugehörigen Durchbruches.
In Fig. 1 ist mit Bezugszeichen 1 eine Vorrichtung bezeichnet, welche eine Vaku­ umkammer 2 mit einem Duschkopf 3 und Waferträger oder Platte 4 umfaßt. Der Duschkopf 3 ist mit einer HF-Quelle (nicht dargestellt) zum Ausbilden einer Elek­ trode verbunden, während der Träger 4 zum Ausbilden einer anderen Elektrode geerdet sein kann. Alternativ ist die HF-Quelle mit dem Träger 4 verbunden und der Duschkopf 3 geerdet. Der Duschkopf 3 ist durch Rohre (nicht dargestellt) mit jeweiligen Quellen für Tetramethylsilan und ein anderes Gas oder andere Gase verbunden. Die Vorrichtung weist im wesentlichen den Aufbau gemäß EP-A-0731982 auf. Es wird üblicherweise ein Standard-(nicht Duplex)Duschkopf verwendet.
Im Betrieb kann die Vorrichtung derart eingestellt werden, daß sie abhängig von der Art zusätzlich zugeführter Gase eine Vielzahl von Schichten ablagert. Wenn das andere Gas Sauerstoff oder ein Sauerstoff enthaltendes Gas ist, dann kann eine Kohlenstoff dotierte Siliziumdioxidschicht ausgebildet werden. Wenn anderer­ seits das andere Gas Stickstoff ist, dann kann in Abhängigkeit von der Flußrate des Stickstoffes alles zwischen einer reinen Siliziumcarbidschicht (mit praktisch keinem Stickstoff) bis zu einer Kohlenstoff dotierten Siliziumnitridschicht (mit einer hohen Stickstoff-Flußrate) ausgebildet werden. Es wurde herausgefunden, daß durch geeignete Einstellung der Stickstoff-Flußrate eine dünne Stickstoff dotierte Siliziumcarbidschicht ausgebildet werden kann, welche, wie oben erwähnt, einen k-Wert ähnlich oder gleich demjenigen k-Wert einer Kohlenstoff dotierten Silizium­ dioxdschicht aufweist. Es ist somit möglich, innerhalb einer einzigen Kammer ei­ nen dielektrischen Schichtaufbau aus einer Kohlenstoff dotierten Siliziumdioxid­ schicht, einer Stickstoff dotierten Siliziumcarbidschicht und einer weiteren Kohlen­ stoff dotierten Siliziumdioxidschicht auszubilden. Dieser Schichtaufbau ist daher nicht ausschließlich im Hinblick auf einen niedrigen k-Wert wünschenswert, son­ dern kann auch einfach und mit hohem Durchsatz hergestellt werden.
In einem Experiment wurde eine bestimmte hochwirksame Ätzstopschicht dadurch entwickelt, daß Methyl dotiertes Siliziumcarbid-/Nitrid mit einem k-Wert von etwa 2,6 ausgebildet wurde. Es hat sich herausgestellt, daß der k-Wert auf etwa 4,6 steigt, wenn zum bevorzugten Ausbilden von Kohlenstoff dotiertem Siliziumnitrid des Verhältnisses von Kohlenstoff zu Stickstoff reduziert wurde. Es gab keinen harten Übergangspunkt zwischen den beiden Materialien. Eine noch stärkere Hin­ zufügung von Stickstoff zu dem Prozeßgas erhöht das Verhältnis von Stickstoff zu Kohlenstoff derart, daß bei einem Extrem (kein Stickstoff) das Material als Silizi­ umcarbid bezeichnet werden kann und bei einem anderen Extrem das Material als Kohlenstoff enthaltendes Siliziumnitrid bezeichnet werden kann. Alle dünnen Schichten enthielten Wasserstoff.
In diesem Experiment herrschten folgende Prozeßbedingungen:
Es zeigt sich, daß bei einem bestimmten ausgewählten Stickstoff-Fluß das einen niedrigen k-Wert aufweisende, Stickstoff dotierte Siliziumcarbid einen k-Wert exakt gleich dem wie oben beschrieben ausgebildeten, einen niedrigen k-Wert aufwei­ senden, Kohlenstoff dotierten Siliziumdioxid aufweist.
Die HF-Leistung wurde mittels eines 380 kHz Generators der Duschkopf-Elektrode zugeführt und die Platte wurde auf Raumtemperatur oder darunter gehalten. Für den Prozeß sind Temperaturen unter 0°C nützlich, jedoch wurde das Verfahren im wesentlichen bei Raumtemperatur oder zwischen 0°C und Raumtemperatur aus­ geführt.
Es wurden weitere Experimente bei 13,56 MHz HF-Leistung ausgeführt. Es hat sich gezeigt, daß sich die Resultate bezüglich SiO2(C) und SiC(N) deutlich unter­ schieden. Im Falle von SiO2(C) erhöhte sich die Ablagerungsrate und verbesserte sich die Dickengleichförmigkeit, wogegen sich bei dem SiC(N)-Material die Rate verringerte und die Gleichförmigkeit verschlechterte. Es wird daher ferner postu­ liert, daß eine niedrig-k Ätzstopschicht gemäß der Erfindung aus SiO2(C) bei der Ablagerung bei hohen Frequenzen (oberhalb 4 MHz) und aus SiC(N) bei niedrigen Frequenzen (unterhalb 4 MHz) ausgebildet werden kann.
Der Abstand vom Wafer zum Duschkopf und der Elektrode beeinflussen die Gleichförmigkeit der dünnen Schicht und sollten experimentell derart bestimmt werden, daß die Gleichförmigkeit maximal ist. Die Flußraten für Tetramethylsilan (TMS) sind geschätzt, weil diese aus den in unserer parallelen britischen Patent­ anmeldung No. 9922691.2 angegeben Gründen schwierig zu bestimmen sind.
Erste Experimente wurden auf Siliziumwafern ohne Schutzbeschichtung ausge­ führt, wobei der selbe Ätzprozeß verwendet wurde. Die Ätzraten betrugen:
Aus diesen Ätzraten kann man berechnen, daß die Selektivität 2,9 : 1 (SiO2 : SiC) beträgt, was hervorragend zu Standardätzstopschichten mit wesentlich höheren k-Werten paßt.
Somit ist, entgegen der Erwartung, das Stickstoff dotierte SiC(N)-Material als nied­ rig-k Ätzstopmaterial für Kohlenstoff dotiertes Siliziumnitrid bevorzugt verwendbar.
Es wurden dann unter Verwendung des Beschichtungsprozesses, wie zuvor be­ schrieben, einschließlich einer Wasserstoffplasmabehandlung, wie in unserer par­ allelen britischen Patentanmeldung No. 9922801.7 beschrieben, Schichtstrukturen aufgebaut. Diese Wasserstoffplasmabehandlung verbesserte die Eigenschaften des dünnen Filmes mit niedrigem k-Wert. Beispielsweise reduzierte sich die BOE Naßätzrate von über 10.000 Å/min auf dieselbe Größenordnung als diejenige Ätz­ rate eines thermischen Oxids (ungefähr 550 Å/min). Weitere Verbesserungen der Eigenschaften betreffen Reduzieren des Wasserstoff- und Kohlenstoffgehaltes, Erhöhung der Dichte und Reduzierung der Wasserabsorptionseigenschaften der dünnen Schicht bei gleichzeitiger Reduzierung der Gefahr des Brechens.
Die resultierenden Schichtaufbauten umfaßten zwei 7000 Å-Schichten aus SiO2(C), welche durch eine 500 Å Schicht aus SiC(N) voneinander getrennt wur­ den. Jede der Siliziumdioxidschichten ist wasserstoffplasmabehandelt worden. Es wurden Ätzexperimente mit unterschiedlichen Zeitdauern ausgeführt und der Aus­ gang eines Endpunktdetektors wurde aufgezeichnet. Wie für derartige Experi­ mente im allgemeinen üblich, überwachte der Endpunktdetektor die Lichtintensität der 440 nm Emissionslinie. Das Ausgangssignal des Endpunktdetektors ist in den Fig. 2 und 3 dargestellt. (Auf den vertikalen Achsen der Fig. 2 und 3 ist eine ansteigende Signalintensität in willkürlichen Einheiten aufgetragen).
Es wurde ein weiteres Experiment mit einer SiC(N)-Schicht über einer SiO2(C)-Schicht ausgeführt und das ausgegebene Endpunktsignal für dieses Ex­ periment ist in Fig. 4 dargestellt.
Nachfolgend wurden weitere Experimente mit gemusterten Wafern ausgeführt. Hierzu wurden zwei verschiedene Muster verwendet, welche jeweils durch einen kleinen offenen Bereich (typisch für einen Kontakt/Durchbruch) und durch einen großen offenen Bereich (vergleichbar mit einer Zwischenverbindung) gekenn­ zeichnet sind. Es wurden die oben beschriebenen Materialien, nämlich SiO2(C), SiC(N) und SiN(C) verwendet.
Die Ergebnisse können wie folgt zusammengefaßt werden:
Es zeigt sich neben einem hohen k-Wert, daß die Ätzcharakteristiken von SiN schlechter sind als diejenigen des SiC-Werkstoffes mit niedrigem k-Wert. Maskie­ rung bzw. Abdeckung oder keine Maskierung bzw. Abdeckung beeinflußt die Se­ lektivität von SiO2(C) mit niedrigem k-Wert bezüglich SiC(N) nicht wesentlich. Oh­ ne Fotolack betrug das Verhältnis 2,9 : 1, während in diesen beiden Experimenten Werte von 3,01 : 1 und 2,92 : 1 erreicht wurden, was einen genäherten Wert von 3 : 1 ergibt. Diese Ätzselektivität in Kombination mit den sehr guten Werten der Gleichförmigkeit der Schichtdicke zeigen an, daß SiC(N) ein brauchbarer Ätzstop­ werkstoff ist und die Meßwerte zeigen, daß bei der 440 nm-Linie Endpunktsignale mit brauchbarer Klarheit erzeugt werden.
Wie oben erwähnt, hat der SiC(N)-Werkstoff wünschenswerte Eigenschaften, wie einen niedrigen k-Wert bezüglich der Dielektrizität, was einen Zweischichtaufbau ohne separate unterschiedene "Ätzstop"-Schicht ermöglicht. Es können in der Tat Schichtaufbauten mit Schichten aus Materialien mit ähnlichem k-Wert hergestellt werden, wobei die verschiedenen Schichten ausreichend unterschiedliche Ätzcha­ rakteristiken aufweisen, so daß der Übergang zwischen den Schichten erfaßt und eine automatisierte Verfahrensführung möglich ist.
Ein konkretes Anwendungsbeispiel, welche ohne die Verwendung einer Ätzstop­ schicht von der Verwendung eines Werkstoffes mit niedrigem k-Wert profitiert, ist die Herstellung eines Zweischichtaufbaus mit niedrigem k-Wert für Doppeldamas­ zen-Anwendungen. Hierbei wird eine Schicht zur Herstellung von Durchgängen verwendet, während die andere Schicht die darüber liegenden Gräben ausbildet. Beispielsweise könnte ein "Graben-Zuerst"-Schema die Schnel­ lätz-SiO2(C)-Schicht verwenden, welche über einer Langsam-Ätzschicht liegt, in der die Durchgänge ausgebildet wurden. Das Grabenmuster könnte auf deren Oberfläche mittels Lithographie ausgebildet und geätzt werden. Ein Endpunktsi­ gnal würde dann erzeugt, wenn das darunter liegende Material erreicht wird und anschließend würde ein zeitgesteuertes Überätzen ausgeführt. Dann würde die Ätzmaske (beispielsweise ein Fotolack) entfernt und der Wafer für die darunter liegenden Durchgänge mit einem Muster versehen. Danach würden die Durch­ gänge in die darunter liegende Schicht mit niedrigem k-Wert geätzt.
Ein alternatives Verfahren ist in Fig. 5 dargestellt. Fig. 5 veranschaulicht von (a) bis (e) ein Verfahren zum Herstellen einer Kombination aus Verdrahtungskanal und Durchgang, wobei das Verfahren die unterschiedlichen Ätzraten ausnutzt, die mit den oben erwähnten unterschiedlichen Werkstoffen erreicht werden, während die positiven Eigenschaften des niedrigen k-Wertes dieser Materialien ausgenutzt werden. Das beschriebene Verfahren ist deshalb besonders vorteilhaft, weil Litho­ graphie und Maskenaufbau für die Durchgänge am Boden der Verdrahtungska­ näle nicht mehr notwendig sind. Dies ist vorteilhaft, da mit abnehmender Breite der Verdrahtung die Maskierung des Bodens des Kanals immer schwieriger wird.
Wie in Fig. 5 (a) dargestellt, wird auf einem Substrat 11 eine erste Schicht eines isolierenden Werkstoffes 10 mit niedrigem k-Wert abgelagert und ein Durchgang in die Oberfläche des Werkstoffes 10 teilgeätzt, wie mit Bezugszeichen 12 ange­ deutet. Zu diesem Zeitpunkt erfolgt das Ätzen der Durchgänge 12 relativ direkt, weil die gesamte Oberfläche der Schicht 10 dem Ätzprozeß ausgesetzt ist. Ge­ mäß Fig. 5 (b) wird eine zweite konforme Schicht 13 abgelagert, so daß diese die Formation 12 füllt, wobei sich jedoch die Formation 12 auf der neuen Schicht 13 wieder ausbildet, wie mit Bezugszeichen 14 angedeutet. Die Oberseite der Schicht 13 wird dann mit dem gewünschten Verdrahtungsmuster maskiert und Fig. 5 (c) zeigt das Teilätzen des Verdrahtungskanals 15. Gleichzeitig und unvermeidlich wird der Boden der Ausnehmung 14 ebenfalls geätzt, so daß sich diese Ausneh­ mung bis zur Struktur 12 fortsetzt, wie in (c) und (d) dargestellt. An dem in Fig. 5 (d) dargestellten Punkt ist noch ein Abstand x in der Schicht 13 und ein Abstand y in der Schicht 11 zum Ätzen vorhanden. Obwohl nicht eindeutig aus der schemati­ schen Darstellung ersichtlich, ist y üblicherweise größer als x und das Verhältnis y : x bestimmt die relativen Ätzraten, welche für die Werkstoffe der Schichten 13 und 11 ausgewählt werden sollten. Bei der in den Figuren veranschaulichten An­ ordnung ist es möglich, daß y doppelt so große ist wie x, so daß die Ätzrate des Materials 11 doppelt so groß sein sollte wie die Ätzrate des Materials 13.
Das Material 11 kann in der oben beschriebenen Weise das Ätzstopsignal zur Verfügung stellen. Mit Blick auf die oben erwähnten Ätzraten ist ersichtlich, daß Kohlenstoff dotiertes Siliziumnitrid und Kohlenstoff dotiertes Siliziumdioxid ein Ätz­ ratenverhältnis oder eine Selektivität von etwa 2 : 1 zur Verfügung stellt, wogegen, wie zuvor erwähnt, die Selektivität von Siliziumdioxid zu Stickstoff dotiertem Silizi­ umcarbid annäherungsweise 3 : 1 ist. Eine entsprechende Einstellung der Dotie­ rung kann andere Selektivitäten zur Verfügung stellen.

Claims (16)

1. Halbleiterelement mit einer Doppel-Damaszen-Struktur, welche in einem dielektrischen Schichtaufbau ausgebildet ist, wobei der Schichtaufbau fol­ gendes umfaßt, eine obere Schicht mit einer ersten in diese geätzte Forma­ tion, eine Ätzstop-Zwischenschicht und eine untere Schicht mit einer zwei­ ten in diese geätzte Formation, wobei die zweite Formation über die Ätz­ stopschicht an die erste angrenzt, wobei ferner jede Schicht eine Dielektri­ zitätskonstante k ≦ 3,5 aufweist und die Ätzstopschicht eine Selektivität von wenigstens 2,5 : 1 relativ zur oberen Schicht aufweist.
2. Element nach Anspruch 1, dadurch gekennzeichnet, daß die Ätzstopschicht einstückig mit der unteren Schicht ausgebildet ist.
3. Element nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ätz­ stopschicht aus Stickstoff dotiertem Siliziumcarbid ausgebildet ist.
4. Verfahren zum Herstellen einer dünnen Schicht mit niedrigem k-Wert auf einem Substrat mit folgenden Schritten:
  • a) Anordnen des Substrats auf einem Träger in einer Kammer und
  • b) Zuführen einer Silizium enthaltenden organischen Komponente und Stickstoff in die Kammer in Gasform oder Dampfform in Anwesenheit eines Plasmas zum Ablagern einer dünnen Stickstoff dotierten Silizi­ umcarbidschicht auf dem Substrat.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Stickstoff dotierte Siliziumcarbid mittels eines Plasmas bei Frequenzen unterhalb 4 MHz abgelagert wird.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Silizi­ um enthaltende organische Komponente Alkylsilan ist.
7. Verfahren nach wenigstens einem der Ansprüche 4 bis 6, dadurch gekenn­ zeichnet, daß die Silizium enthaltende Komponente ein Tetraalkylsilan ist.
8. Verfahren nach wenigstens einem der Ansprüche 4 bis 6, dadurch gekenn­ zeichnet, daß die Silizium enthaltende organische Komponente Tetra­ methylsilan ist.
9. Ätzstopschicht, welche Stickstoff dotiertes Siliziumcarbid umfaßt.
10. Schichtaufbau aus dielektrischen Schichten aus unterschiedlichen Werk­ stoffen, wobei die Werkstoffe meßbar unterschiedliche Ätzcharakteristiken, aber im wesentlichen gleiche dielektrische Konstanten aufweisen.
11. Schichtaufbau nach Anspruch 10, dadurch gekennzeichnet, daß die Selek­ tivität zwischen benachbarten Schichten wenigstens 2,5 : 1 beträgt.
12. Verfahren zum Ausbilden einer Doppel-Damaszen-Struktur mit Ablagern einer Schicht eines ersten isolierenden Werkstoffes mit einer ersten Ätzrate auf einem Halbleiterwafer, Teilätzen eines oder mehrerer Durchgänge in die erste Schicht, nachfolgendes Ablagern einer Schicht aus einem zweiten isolierenden Material auf das erste, so daß der teilgeätzte Durchgang auf­ gefüllt wird, wobei das zweite Material eine entsprechende Oberflächen­ struktur erhält, die auf der Oberfläche der zweiten Schicht erscheint, Ätzen eines Kanals zur Aufnahme von Verdrahtungsleitungen in die zweite Schicht derart, daß der Kanal die entsprechende Oberflächenstruktur ent­ hält, wobei die relativen Ätzraten der Materialien derart ausgewählt sind, daß, wenn der Kanal bis auf die Oberfläche der ersten Schicht geätzt wird, der Durchgang vollständig durch die erste Schicht geätzt ist.
13. Schichtaufbau nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß der Unterschied in den dielektrischen Konstanten der Materialien benach­ barter Schichten um weniger als 10% variiert.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Ätzrate der ersten Schicht im wesentlichen doppelt so groß ist, wie diejenige der zwei­ ten Schicht.
15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Schicht Kohlenstoff dotiertes SiO2 und die zweite Schicht Stickstoff dotiertes SiC oder Kohlenstoff dotiertes Siliziumnitrid ist.
16. Verfahren zum Ausbilden einer Ätzstopschicht mit niedrigem k-Wert mit fol­ genden Schritten, Ablagern von Kohlenstoff dotiertem SiO2 mittels einer plasmabasierten Reaktion bei Frequenzen oberhalb 4 MHz und Ablagern von Stickstoff dotiertem SiC mittels einer plasmabasierten Reaktion auf dem SiO2-Werkstoff bei einer Frequenz unterhalb von 4 MHz.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804115B2 (en) 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US6268282B1 (en) * 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6828683B2 (en) * 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7067414B1 (en) * 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
CN100431110C (zh) * 2000-08-18 2008-11-05 东京毅力科创株式会社 低介电氮化硅膜的形成方法和半导体器件及其制造工艺
JP4698813B2 (ja) * 2000-10-19 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
GB0117600D0 (en) 2001-07-19 2001-09-12 Trikon Holdings Ltd Semiconductor structure
WO2003050870A1 (en) * 2001-12-11 2003-06-19 Trikon Technologies Limited Diffusion barrier
GB0129567D0 (en) * 2001-12-11 2002-01-30 Trikon Technologies Ltd Diffusion barrier
JP3716218B2 (ja) * 2002-03-06 2005-11-16 富士通株式会社 配線構造及びその形成方法
US7749563B2 (en) * 2002-10-07 2010-07-06 Applied Materials, Inc. Two-layer film for next generation damascene barrier application with good oxidation resistance
US6991959B2 (en) * 2002-10-10 2006-01-31 Asm Japan K.K. Method of manufacturing silicon carbide film
JP4066332B2 (ja) 2002-10-10 2008-03-26 日本エー・エス・エム株式会社 シリコンカーバイド膜の製造方法
US6908846B2 (en) 2002-10-24 2005-06-21 Lam Research Corporation Method and apparatus for detecting endpoint during plasma etching of thin films
US7238393B2 (en) * 2003-02-13 2007-07-03 Asm Japan K.K. Method of forming silicon carbide films
US6921978B2 (en) * 2003-05-08 2005-07-26 International Business Machines Corporation Method to generate porous organic dielectric
US7138332B2 (en) * 2003-07-09 2006-11-21 Asm Japan K.K. Method of forming silicon carbide films
US20050035455A1 (en) * 2003-08-14 2005-02-17 Chenming Hu Device with low-k dielectric in close proximity thereto and its method of fabrication
US6849561B1 (en) * 2003-08-18 2005-02-01 Asm Japan K.K. Method of forming low-k films
US20050074554A1 (en) * 2003-10-06 2005-04-07 Shiu-Ko Jangjian Method of forming inter-metal dielectric layer structure
KR100900587B1 (ko) * 2003-11-11 2009-06-02 도쿄엘렉트론가부시키가이샤 기판 처리 방법
US20050239284A1 (en) * 2004-04-21 2005-10-27 International Business Machines Corporation Wiring structure for integrated circuit with reduced intralevel capacitance
US7115974B2 (en) * 2004-04-27 2006-10-03 Taiwan Semiconductor Manfacturing Company, Ltd. Silicon oxycarbide and silicon carbonitride based materials for MOS devices
US7320945B2 (en) * 2004-06-30 2008-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient low k material
US7732342B2 (en) * 2005-05-26 2010-06-08 Applied Materials, Inc. Method to increase the compressive stress of PECVD silicon nitride films
KR100660890B1 (ko) * 2005-11-16 2006-12-26 삼성전자주식회사 Ａｌｄ를 이용한 이산화실리콘막 형성 방법
JP2007165717A (ja) * 2005-12-15 2007-06-28 Tokyo Electron Ltd 成膜方法及び成膜装置
US7501355B2 (en) * 2006-06-29 2009-03-10 Applied Materials, Inc. Decreasing the etch rate of silicon nitride by carbon addition
CN102044414B (zh) * 2009-10-13 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN103107158A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103137598B (zh) * 2011-12-02 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
CN112201570A (zh) * 2020-09-24 2021-01-08 上海华力集成电路制造有限公司 一种减少光刻胶中毒的工艺方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119733A (ja) 1982-12-24 1984-07-11 Toshiba Corp 半導体装置
US5244698A (en) 1985-02-21 1993-09-14 Canon Kabushiki Kaisha Process for forming deposited film
US5225032A (en) * 1991-08-09 1993-07-06 Allied-Signal Inc. Method of producing stoichiometric, epitaxial, monocrystalline films of silicon carbide at temperatures below 900 degrees centigrade
US5514604A (en) 1993-12-08 1996-05-07 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US6333255B1 (en) * 1997-08-21 2001-12-25 Matsushita Electronics Corporation Method for making semiconductor device containing low carbon film for interconnect structures
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6387819B1 (en) * 1998-04-29 2002-05-14 Applied Materials, Inc. Method for etching low K dielectric layers
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6255735B1 (en) * 1999-01-05 2001-07-03 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers
US6436824B1 (en) * 1999-07-02 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant materials for copper damascene

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Publication number Publication date
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