KR100366639B1 - 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법 - Google Patents
다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 소자의 컨택형성방법 및 이를 이용한 반도체 장치의 형성방법에 관한 것이다. 본 발명의 컨택형성방법은, 먼저 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 식각하여 상기 반도체 기판의 활성영역을 개구시키는 제 1 컨택홀을 형성하고, 상기 제 1 층간절연막에 대해 식각선택비가 높은 다공성 산화막으로 상기 제 1 컨택홀을 매립한다. 이어서, 상기 제 1 층간절연막 상에 치밀하고 단단한 제 2 층간절연막을 형성한 후, 상기 제 2 층간절연막을 식각하여 상기 매립된 제 1 컨택홀 상부를 노출시키는 제 2 컨택홀을 형성한다. 상기 노출된 제 1 컨택홀 내에 매립된 상기 다공성 산화막을 제거하고 상기 제 1 컨택홀 및 제 2 컨택홀을 도전성 물질로 매립하여 컨택플러그를 형성한다. 본 발명에 따르면, 기판 상의 활성영역과 배선과의 컨택형성과정의 중간단계에 다공성 산화막 플러그로 반도체 기판 상의 활성영역을 보호함으로써, 컨택 형성과정에 개재되는 열처리 공정으로 인해 컨택과의 접촉부위, 즉 반도체 기판 상의 활성영역에서 도핑원소가 확산하여 빠져 나가 컨택의 전기적 특성이 열화되는 것을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 컨택형성방법 및 이를 이용한 반도체 장치의 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아지면서 배선의 어려움이 가중되고 있다. 반도체 메모리의 기본소자인 트랜지스터를 구동하려면 게이트 전극, 소오스/드레인 및 벌크(bulk)에 전압을 인가하여야 하는데 이는 각 단자에 컨택홀을 형성하고 금속 등으로 배선을 하여야 한다. 따라서, 반도체 메모리 소자의 집적도가 증가함에 따라 디자인룰이 감소하고, 컨택홀의 크기도 작아지고 있다.
특히 스택형 커패시터를 갖는 반도체 메모리 소자의 경우, 칩 크기가 감소함에 따라 커패시터의 높이가 증가하게 되고, 컨택홀의 깊이 또한 증가하게 된다. 이로 인해 컨택홀이 완전히 형성되지 않거나, 형성된 컨택의 저항이 증가하는 등의 문제점이 발생하게 된다.
이러한, 문제점으로 인해 반도체 기판의 활성영역들에 연결되는 컨택을 2단계로 나누어 형성하는 방법이 개발되어 왔다. 이러한 종래의 컨택형성방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
먼저 도 1a를 참조하면, 반도체 기판(100) 상에 제 1 층간절연막(110)을 형성한 뒤, 상기 반도체 기판(100)의 활성영역(102)을 개구시키는 제 1 컨택홀(112)을 형성한다. 이어서, 도 2b를 참조하면, 상기 제 1 컨택홀(112)을 도전성 물질로 매립하여 하부 컨택플러그(114)를 형성하고, 상기 제 1 층간절연막(110) 및 상기하부 컨택플러그(114) 상에 제 2 층간절연막(120)을 형성한 후, 상기 제 2 층간절연막(120)을 식각하여 상기 하부 컨택플러그(114)를 개구시키는 제 2 컨택홀(122)을 형성한다. 이어서, 도 2c를 참조하면 상기 제 2 컨택홀(122)을 도전성 물질로 매립하여 상부 컨택플러그(130)를 형성함으로써, 상기 제 2 층간절연막(120) 상의 금속배선(미도시)과 반도체 기판(100) 상의 활성영역(102)을 연결하는 컨택플러그들(114, 130)을 형성할 수 있다.
그러나, 이러한 컨택 형성방법은 다음과 같은 문제점을 가지고 있다. 도면에 도시되지는 않았지만, 상기 제 1 및 상기 제 2 층간절연막(110, 120) 내부에는 반도체 소자들 예컨대, 커패시터 및 비트라인 컨택, 커패시터 형성용 컨택 등이 형성되며, 이러한 형성과정에는 장시간의 열처리 공정이 도입된다. 예컨대, 상기 커패시터 형성용 컨택 등의 컨택물질로서 도핑된 폴리실리콘을 사용할 경우 도핑원소의 활성화를 위한 어닐링 및 커패시터의 유전막 증착공정에서 도입되는 어닐링 등이 그것이다. 따라서, 이러한 열처리 공정의 열에너지로 인해 상기 반도체 기판(100)의 활성영역(102)의 도펀트(dopant), 특히 p형 도펀트들이 상기 하부 컨택플러그(114)를 통해 확산하여 빠져나감으로써, 상기 활성영역(102)의 전기적 특성이 열화된다. 이러한 현상은 상기 컨택플러그가 금속물질인 경우 더욱 심화되며, 특히 상기 활성영역과 컨택플러그 사이에 개재된 실리사이드로 된 오믹층(미도시)이 존재할 때 도핑원소의 확산현상은 더욱 현저하게 나타난다.
반도체 메모리 소자에서 메모리 장치를 구성하는 각 메모리 블록은 셀영역과 주변회로영역으로 나눌 수 있는데, 통상 셀영역의 활성영역 및 주변회로영역의 활성영역은 도펀트의 도핑이 요구된다. 따라서, 주변회로영역의 활성영역 상에 컨택을 형성하는 경우에는 이러한 도펀트의 확산으로 인한 전기적 특성의 열화가 두드러지게 발생한다. 심한 경우, 상기 주변회로영역의 컨택형성과정 중에 셀영역의 소자형성공정 중 650℃이상의 온도로 열처리가 장시간 행해지는 공정이 도입될 경우 컨택저항이 매우 증가되어 컨택형성자체가 불가능해지는 경우도 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 기판 상의 활성영역과 금속배선간을 연결하는 컨택형성과정 중에 도입된 열처리 공정에 의해 컨택의 전기적 특성이 열화되지 않는 컨택형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 컨택형성방법을 이용한 반도체 장치의 형성방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 컨택형성과정을 도시한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 다공성 산화막 플러그를 이용한 저저항 컨택형성방법을 설명하는 것이다.
도 3a는 본 발명의 실시예에 사용된 나노글래스(nanoglass)의 열응력 이력곡선(Histerysis Loop)을 도시한 그래프이고, 도 3b는 층간절연막으로 사용되는 통상의 CVD(Chemical Vapor Deposition) 산화막의 열응역 이력곡선을 도시한 그래프이다.
도 4a 내지 도 4f는 본 발명의 제 2 실시예에 따라 본 발명의 컨택 형성방법을 이용하여 반도체 장치를 형성하는 방법을 도시한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 제 3 실시예에 따라 본 발명의 컨택 형성방법을 이용하여 반도체 장치를 형성하는 다른 방법을 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위해 본 발명의 컨택형성방법은, 먼저 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성한다. 상기 제 1 층간절연막을 식각하여 상기 반도체 기판의 활성영역을 개구시키는 제 1 컨택홀을 형성하고, 상기 제 1 층간절연막에 대해 식각선택비가 높은 다공성 산화막으로 상기 제 1 컨택홀을 매립하여 다공성 산화막 플러그를 형성한다. 이어서, 상기 다공성 산화막 플러그가 형성된 반도체 기판 상에 치밀하고 단단한 제 2 층간절연막을 형성한 후, 상기 제 2 층간절연막을 식각하여 상기 매립된 제 1 컨택홀 상부를 노출시키는 제 2 컨택홀을 형성한다. 상기 노출된 제 1 컨택홀 내에 매립된 상기 다공성 산화막을제거하고 상기 제 1 컨택홀 및 제 2 컨택홀을 도전성 물질로 매립하여 컨택플러그를 형성한다.
상기 다른 기술적 과제를 달성하기 위해 본 발명의 반도체 장치 형성방법은, 먼저 반도체 기판 상에 필드산화막과 활성영역에 의해 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역의 활성영역 상에 트랜지스터를 형성한다. 상기 트랜지스터가 형성된 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성한 후, 상기 제 1 층간절연막을 통해 상기 셀영역 트랜지스터의 소오스 또는 드레인 영역에 연결되는 비트라인 컨택 및 비트라인을 형성한다. 비트라인이 형성된 반도체 기판 상에 치밀하고 단단한 제 2 층간절연막을 형성하고, 상기 제 1 및 제 2 층간절연막을 통해 셀영역 트랜지스터의 소오스 또는 드레인과 연결되는 커패시터 전극용 컨택을 형성한다. 상기 주변회로영역에는 상기 제 1 및 제 2 층간절연막을 통해 상기 주변회로영역의 활성영역 또는 트랜지스터의 게이트 전극과 연결되는 제 1 금속컨택홀을 형성하고, 상기 제 1 및 제 2 층간절연막에 비해 식각선택비가 높은 다공성 산화막으로 상기 제 1 금속컨택홀을 매립한다. 상기 셀영역의 상기 제 2 층간절연막 상에 상기 커패시터 전극용 컨택과 연결되는 커패시터를 형성하고, 상기 커패시터가 형성된 반도체 기판 상에 제 3 층간절연막을 형성한다. 이어서, 상기 주변회로영역의 제 3 층간절연막을 통해 주변회로영역의 제 1 금속컨택홀 상부를 개구시키는 제 2 금속컨택홀을 형성하고, 노출된 상기 제 1 금속컨택홀 내부의 다공성 산화막을 제거한다. 이어서, 상기 노출된 제 1 금속컨택홀 및 제 2 금속컨택홀을 금속물질로 매립하여 주변회로영역의 금속컨택을 형성한다.
본 발명의 일 실시예에 따르면, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치 형성방법은, 다음의 단계를 포함하여 수행될 수도 있다. 먼저, 반도체 기판 상에 필드산화막과 활성영역에 의해 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역의 활성영역에 트랜지스터를 형성한다. 상기 트랜지스터가 형성된 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성하고, 상기 제 1 층간절연막을 통해 셀영역 트랜지스터의 소오스 또는 드레인 영역에 연결되는 비트라인 컨택을 형성한다. 상기 주변회로영역에는 상기 제 1 층간절연막을 통해 상기 주변회로영역의 활성영역 및 트랜지스터의 게이트전극을 개구시키는 제 1 금속컨택홀을 형성하고, 상기 제 1 층간절연막에 대해 식각선택비가 높은 다공성 산화막으로 상기 제 1 금속컨택홀을 매립한다. 상기 셀영역에 비트라인 컨택 상에는 비트라인이 형성된다. 이어서, 상기 비트라인이 형성된 반도체 기판의 전면에 제 2 층간절연막을 형성한다. 상기 제 1 및 제 2 층간절연막을 통해 셀영역의 소오스 또는 드레인과 연결되는 커패시터 형성용 컨택을 형성하고, 상기 셀영역에 커패시터 형성용 컨택과 연결되는 커패시터를 형성한다. 이어서, 상기 커패시터가 형성된 반도체 기판 상에 제 3 층간절연막을 형성하고, 상기 주변회로영역의 제 2 층간절연막 및 제 3 층간절연막을 통해 주변회로영역의 제 1 금속컨택홀 상부를 개구시키는 제 2 금속컨택홀을 형성한다. 노출된 상기 제 1 금속컨택홀 내부의 상기 다공성 산화막을 제거한 후 상기 다공성 산화막이 제거된 제 1 금속컨택홀 및 제 2 금속컨택홀을 금속물질로 매립하여 주변회로영역의 금속컨택을 형성한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상술한다. 후술되는 실시예들에서 제 1 물질층 또는 제 2 물질층 등과 같이 사용되는 제 1 및 제 2라는 용어는 하나의 실시예 내에서만 각 물질층을 구분하기 위해 사용되는 것이며, 다른 실시예에서 제 1 물질층 또는 제 2 물질층이라고 동일한 용어가 사용되더라도 이는 앞선 실시예와 동일한 물질층을 의미하는 것은 아니다.
실시예1
본 실시예는 다공성 산화막 플러그를 이용한 저저항 컨택형성방법을 설명하는 것이다. 도 2a 내지 도 2f를 참조하여 본 실시예의 컨택형성방법을 설명한다.
도 2a를 참조하면, 반도체 기판(200)의 활성영역(202) 상에 제 1 층간절연막(210)을 형성한다. 상기 제 1 층간절연막(210)은 치밀하고 단단한 막질의 산화막인 것이 바람직하다. 통상적인 화학기상증착법에 의해 형성된 층간절연막이나, 스핀 온 글라스법에 의해 제조되고 충분히 경화된 치밀한 유리질막이 사용될 수 있다. 예컨대, 상기 제 1 층간절연막(210)은 HDP(High Density Plasma)막, PE-TEOS(Plsma Enhanced-Tetraethyl Orthosilicate)막 또는 USG(Undoped Silicate Glass)막 등일 수 있다.
도 2a를 참조하면, 상기 제 1 층간절연막(210)을 식각하여 상기 반도체 기판(200)의 활성영역(202)을 개구시키는 제 1 컨택홀(212)을 형성한다. 개구과정은 통상의 사진 및 식각공정을 통해 수행될 수 있다. 즉, 상기 제 1 층간절연막(210) 상에 상기 제 1 컨택홀(212)에 해당되는 부위를 개구시키는 포토레지스트 패턴(미도시)을 형성하여 이를 식각마스크로 하여 상기 제 1층간절연막(210)을 건식식각함으로써 형성될 수 있다. 상기 건식식각은 상기 반도체 기판(200)의 활성영역(202)의 도핑된 실리콘에 비해 상기 제 1 층간절연막(210)이 선택적으로 식각되는 조건으로 반응성 이온식각을 행하는 것이 바람직하다.
이어서, 도 2b를 참조하면, 상기 포토레지스트 패턴(미도시)을 제거하고, 상기 제 1 컨택홀(212)이 형성된 제 1 층간절연막(210) 상에 상기 제 1 층간절연막에 대해 식각선택비가 높은 다공성 산화막(214)을 형성한다. 여기서, A에 대한 B의 '식각선택비'란 식각속도의 비로 B의 식각속도/A의 식각속도로 표현되며, '식각선택비가 높다'라는 것은 B의 식각속도보다 A의 식각속도보다 빠르다는 것을 의미한다. 이하에서 사용되는 식각선택비란 용어는 이 개념을 따라 사용된다.
본 발명에서 식각선택비가 큰 다공성 산화막(214)이 상기 제 1 컨택홀(212)을 매립하는 물질로 사용되는 이유는 후속되는 식각공정에서 주위의 막질, 예컨대 제 1 층간절연막(210)에 비해 높은 식각속도를 가지게 하여 상기 다공성 산화막(214)을 선택적으로 제거할 수 있게 하기 위함이다.
상기 다공성 산화막(214)은 화학기상증착법 또는 스핀 온 글라스(spin on glass)법으로 형성될 수 있다.
반도체 공정에서 통상의 화학기상증착법을 통해 형성되는 산화막은 치밀한 막질을 가지나, 증착조건을 조절함으로써 본 실시예의 산화막으로 사용하기 적합한 기공율이 높고, 밀도가 작은 다공성 산화막을 형성할 수 있다. 즉, 소스가스의 유량과 압력, 온도 등을 변화시킴으로써 증착된 막의 밀도를 감소시킬 수 있게 된다. 본 실시예에 따른 다공성 산화막을 형성하기 위한 화학기상증착은 0.1Torr 내지10Torr 정도의 압력, 50℃ 내지 600℃ 정도의 온도에서, 50W 내지 700W 정도의 RF(Radio Frequency) 파워로 실시하는 것이 바람직하다. 이때, 소스가스로서 테트라메틸실란(tetramethyl silane;TMS), 테트라플루오로실란(Tetrafluoro silane), 트라이메틸플루오로실란(trimethylfluoro silane) 또는 다이메틸다이플루오로 실란(dimethyldifluoro silane)을 사용하고, 그 유량은 1sccm 내지 5000sccm 정도인 것이 바람직하며, 반응가스로서 산소(O2) 및 수소(H2) 가스를 사용하고, 그 유량은 100sccm 내지 5000sccm 정도인 것이 바람직하다. 화학기상증착법으로 형성된 다공성 산화막의 재질은 SiO2막, SiOF막, SiOC막 또는 SiOCH막 등일 수 있다. 특히, 화학기상증착법으로 형성된 다공성 산화막 중 탄소 또는 불소를 함유한 산화막(예컨대, SiOF, SiOC, SiOCH 등)의 경우 산화규소(SiO2)만으로 된 막에 비해 기공율이 매우 높다.
상기 다공성 산화막(314)을 형성하기 위하여 스핀 온 글라스법을 적용할 경우, 실란(Silane)과 같은 유기 SOG 및 실세스퀴옥산(Silsesquioxane), 하이드로겐 실세스퀴옥산(Hydrogen Silsesquioxane)과 같은 무기 SOG를 모두 사용할 수 있다. 예컨대, 상기 유기 SOG 물질로는 미 얼라이드 시그널(Allied signal)사의 상품명 nanoglass, 다우코닝사의 상품명 SiLK 등이 사용될 수 있고, 상기 무기 SOG 물질로는 다우코닝사의 상품명 XLK 등이 사용될 수 있다. 한편, 스핀 코팅은 1000rpm 내지 5000rpm 정도의 회전수로, 상온에서 실시하는 것이 바람직하다. 이어서, 스핀 온 글라스법으로 도포된 막을 0℃ 내지 100℃ 정도의 온도에서 3분 내지 10분 정도1차 열처리를 실시한다. 다음에, 상기 다공성 산화막(214 또는 214')이 후속공정에서 발생하는 응력을 견딜만한 충분한 강도를 갖게 하기 위하여 2차 열처리를 실시한다. 스핀 온 글라스법으로 형성된 유리질의 다공성 산화막은 강도가 매우 약하므로 경화 과정을 거치는 것이 바람직하다. 상기 2차 열처리 과정은 약 200~1000℃의 온도에서 베이크(baking), 급승온(rapid thermal treatment) 또는 어닐링(annealing)등의 공정을 통해 수행될 수 있다. 예컨대, 200~1000℃의 온도에서 30분 내지 60분 정도 베이크를 실시하거나, 10초 내지 10분 정도 급승온을 실시하거나 또는 30분 내지 60분 정도 어닐링을 실시할 수 있다. 상기 2차 열처리 과정은 산소, 수소 또는 질소가스 분위기에서 수행될 수 있고, 진공상태에서 수행하는 것도 가능하다. 상기 2차 열처리 과정은 스핀 온 글라스법으로 형성된 다공성 산화막이 소정 강도를 가지게 할 뿐만 아니라 분산용매 내에 함유되어 있는 불순물을 제거할 수도 있으며, 기공의 형성을 용이하게 하는 역할도 수행한다. 스핀 온 글라스법으로 형성된 다공성 산화막의 재질은 SiO2막, SiOC막 또는 SiOCH막 등일 수 있다.
그 밖에도 본 발명의 다공성 산화막으로서 실리카젤의 일종인 Xerogel 이나 Aerogel 등이 사용될 수 있다. 여기서, Xerogel 이나 Aerogel은 실리카(SiO2)를 주성분으로 한 유리질막으로서, 그 밀도에 따라 구분된다. Xerogel은 약 0.2~1.0g/cm3의 밀도를 가지고 있는 것을 통칭하며, Aerogel은 0.2g/cm3이하의 밀도를 가지고있는 것을 말한다. SiO2단결정인 수정(Quartz)의 밀도가 약 2.6 정도임에 비추어 Xerogel, Aerogel은 매우 높은 기공율을 가지고 있으므로 본 발명의 다공성 산화막에 적합하다. 상기 Xerogel이나 Aerogel은 본 실시예에 따른 화학기상증착법 또는 스핀 온 글라스법을 이용하여 형성할 수 있다.
앞서 설명한 바와 같이 통상의 방법으로 형성되는 제 1 층간절연막(210)은 치밀하고 단단한 막질을 가진 산화막인 반면, 본 발명의 다공성 산화막은 기공율이 높은 막질을 가지므로 건식 또는 습식식각속도가 매우 빨라 후속의 식각공정에서 선택적인 제거가 매우 용이하다. 왜냐하면, 다공성 산화막(214)은 내부의 기공으로 인해 식각액 또는 식각가스와의 접촉면적이 커지고, 특히 상기 다공성 산화막(214) 내부의 기공이 개기공(open porosity)을 형성하는 경우에는 식각액 및 식각가스가 깊이 침투하여 식각특성이 더욱 향상될 수 있다.
한편, 상기 다공성 산화막(214)은 통상의 반도체 공정에 개재되는 빈번한 열처리 공정에 의한 열응력에 강한 특성을 가지는 것이 바람직하다. 도 3a는 본 실시예의 다공성 산화막 중 하나인 nanoglass의 열응력 이력곡선(Histerysis Loop)을 도시한 것이고, 도 3b는 층간절연막으로 사용되는 통상의 CVD 산화막의 열응역 이력곡선(여기서, (1)은 플라즈마 강화 CVD 산화막을, (2)는 고밀도 CVD 산화막을 각각 나타냄)을 도시한 것이다. 열응력 이력곡선이란 일정온도 구간에서 승온과 강온을 주기적으로 반복하였을 때 발생하는 열응력을 도시한 것을 말한다. 도 3은 nanoglass를 상온에서 600℃까지 승온과 강온을 2회 반복하였을 때의 열응력의 변화를 도시하고 있다. 이를 자세히 살펴보면, 1회의 승온(□로 표시) 및 강온(■로 표시) 사이클에 의한 이력곡선의 내부면적은 매우 좁게 나타난다. 따라서, 한 사이클의 승온과 강온에 의한 열응력에 의한 nanoglass의 변형은 무시할 정도로 작은 값을 가짐을 알 수 있다. 또한, 2회 사이클에서도 이력곡선(승온은 ○로 표시, 강온은 ●로 표시)의 내부면적(내부면적은 열응력에 의한 재료의 변형정도를 의미한다)은 1회 사이클에서의 이력곡선의 내부면적과 거의 유사하다. 1회 사이클과 2회 사이클의 승온(□ 및 ○)과 강온(■ 및 ●)시 응력값을 비교하면 각 온도에서 차이가 거의 없으므로, 수회의 사이클이 반복되더라도 초기의 열응력 특성은 거의 변하지 않음을 알 수 있다. 반면, 층간절연막으로 사용되는 통상의 CVD 산화막은 도 3a와는 다른 열응력 특성을 보인다. 즉, 층간절연막으로 사용되는 통상의 CVD 산화막은 열적 변화에 대한 열응력 사이클을 이루지 못한다.
도 2c를 참조하면, 상기 층간절연막(210) 상에 형성된 다공성 산화막(214)을 제거하여 상기 제 1 컨택홀(212) 내부만을 충진시키는 다공성 산화막 플러그(214')를 형성한다. 이 과정은 통상의 화학기계적 연마공정(Chemical Mechanical Polishing)을 통해 수행될 수 있으나, 상기 다공성 산화막이 화학기계적 연마공정을 견딜 충분한 강도를 가지고 있지 않을 경우에는 에치백 공정을 적용하여 수행될 수 있다.
도 2d를 참조하면, 상기 다공성 산화막 플러그(214')가 형성된 반도체 기판(200) 상에 통상의 화학기상증착법으로 제 2 층간절연막(220)을 형성한다. 상기 제 2 층간절연막(220)은 앞서 설명한 제 1 층간절연막(210)과 같이 단단하고 치밀한 막질의 산화막인 것이 바람직하다. 이어서, 상기 제 2 층간절연막(220) 상에 통상의 사진공정을 통해 상기 다공성 산화막 플러그(214')를 개구시키기 위한 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 다공성 산화막 플러그(214')가 노출될 때까지 상기 제 2 층간절연막(220)을 건식식각하여 제 2 컨택홀(222)을 형성한다. 여기서, 도시하지는 않았지만 상기 제 2 층간절연(220)막과 제 1 층간절연막(210) 사이에는 제 2 층간절연막(220)과 식각선택비가 다른 식각정지막(미도시)이 게재될 수도 있다. 즉, 상기 제 2 층간절연막(220)시 하부의 상기 제 1 층간절연막(210)이 함께 식각되는 것을 막기 위해 상기 제 2 층간절연막(220)의 막질에 대해 낮은 식각선택비를 갖는 식각정지막(미도시)을 형성함으로써, 상기 식각정지막이 식각종료점이 되도록 할 수도 있다. 상기 제 2 층간절연막(220)이 산화막인 경우, 상기 식각정지막(미도시)으로는 질화막이 사용되는 것이 바람직하다.
도 2e를 참조하면, 상기 제 1 컨택홀(212) 내에 매립되어 있는 다공성 산화막 플러그(214')를 제거한다. 이 과정은 건식 및 습식 식각법을 통해 이루어질 수 있다. 앞서 도 2b와 관련하여 설명한 바와 같이, 본 실시예의 다공성 산화막(214, 214')은 내부의 기공으로 인해 층간절연막(210)에 비해 식각속도가 훨씬 빠르다. 이러한 특성으로 인해 건식식각시 식각마스크를 사용하지 않고서도 다공성 산화막만의 선택적인 식각이 가능하게 된다.
본 실시예의 다공성 산화막(214, 214')은 습식식각시 특히 높은 식각선택비를 나타낸다. 일반적으로 층간절연막을 습식식각할 때 사용되는 LAL 200용액에서 nanoglass로 형성된 박막은 약 25kÅ/분의 식각속도를 나타내었는데, 이것은 통상의 산화막의 식각속도가 200Å/분인 것에 비교할 때, 100배 이상 식각속도가 빠르다는 것을 의미한다. 200:1로 희석된 불산용액에서 통상의 산화막은 100Å/분이하의 식각속도를 가짐에 비해, 본 실시예의 nanoglass박막은 약 850Å/분의 식각속도를 나타내었다.
따라서, 식각용액에 따라 차이는 있지만, 본 실시예의 다공성 산화막(214, 214')은 치밀한 층간절연막에 대해 높은 식각선택비를 가지므로 식각공정에서 매우 용이하게 제거될 수 있다.
이상과 같이 상기 제 1 컨택홀(212) 내에 매립된 다공성 산화막 플러그(214')를 제거한 뒤, 도 2f에 도시된 바와 같이, 상기 제 1 및 제 2 컨택홀(212, 222)에 도전성 물질을 매립하여 컨택플러그(230)를 형성할 수 있다.
상기 도전성 물질은 통상 반도체 장치에 사용되는 도핑된 폴리실리콘이나 화학기상증착 또는 물리기상증착(physical vapor deposition)된 알루미늄(Al), 텅스텐(W), TiN 또는 WSi 등의 금속물질이 사용될 수 있다.
이상 상술한 실시예의 컨택형성방법은 식각깊이가 커서 한번의 컨택홀 형성공정을 적용하기 어려운 반도체 장치의 컨택형성에 적용할 수 있는 방법으로, 컨택홀을 두 단계로 나누어 형성함으로써 컨택홀이 제대로 개구되지 않거나, 과도한 식각에 의한 개구부의 손상으로 누설전류가 발생하는 문제를 해결할 수 있다.
또한 본 실시예에 따르면, 상기 다공성 산화막 플러그(214')를 형성한 뒤, 제 2 컨택홀(222)의 형성전에, 반도체 기판(200) 상에 형성되는 다른 소자(미도시)들을 열처리하는 공정에서 컨택과의 접촉부위(예컨대, 반도체 기판의활성영역(202))에서 도펀트가 확산하여 빠져 나가는 것을 방지할 수 있다. 이것은 도 1b와 관련하여 설명한 종래기술에서 하부컨택 플러그가 도전성 물질(특히 금속)임으로 인해 도펀트의 확산이 용이하였으나, 본 발명은 다공성 산화막을 사용함으로써, 도펀트의 확산을 억제할 수 있기 때문이다. 특히 본 발명의 다공성 산화막 플러그(214')는 막질이 치밀하지 못하거나 유리질상으로 존재함으로 인해 입계확산(grain-boundry diffusion) 또는 체적확산(bulk diffusion) 등에 의한 도펀트의 확산에 필요한 확산경로로 부적합하기 때문이다.
본 실시예의 컨택형성공정은 상술된 바와 같이 2 단계의 컨택홀 형성공정에 한정되지 않고 컨택홀의 깊이 또는 공정상 요구에 따라 3단계 내지 그 이상의 단계를 포함하는 컨택홀 형성공정에도 용이하게 적용될 수 있을 것이다.
또한, 본 실시예의 컨택형성방법은 반도체 기판의 활성영역에 연결되는 컨택(metal contact)에 한정되지 않고 금속배선간의 컨택 등의 반도체 장치의 다양한 컨택형성에 적용될 수 있다.
실시예2
본 실시예에서는 실시예 1에 상술된 방법을 이용하여 반도체 메모리 장치의 각 메모리 블록의 주변회로영역에 금속컨택을 가지는 반도체 장치의 형성방법을 도 4a 내지 도 4f를 참조하여 설명한다.
도 4a를 참조하면, 먼저, 반도체 기판(300) 상에 셀영역, 주변회로영역을 정의하고 각 영역에서 반도체 기판(300)의 활성영역(312, 312', 314, 316)을 전기적으로 분리시키는 필드산화막(310)을 형성한다. 상기 필드산화막(310)은 통상의 로코스(local oxidation of silicon; Locos)공정 또는 얕은 트렌치 소자분리(shallow trench isolation)공정에 의해 형성될 수 있다. 이어서, 상기 셀영역 및 주변회로영역에 게이트 도전층(302), 게이트 산화막(304) 및 보호막(306)을 가지는 트랜지스터를 형성한다. 상기 보호막은 질화막으로 형성된다. 주변회로영역에는 셀영역의 트랜지스터를 구동하는 트랜지스터 외에도 셀영역 또는 주변회로영역에 전기적 신호를 공급하는 금속컨택이 형성될 활성영역(314, 316)들이 존재한다. 상기 트랜지스터 형성공정은 반도체 분야에 통상의 지식을 가진 자에게 널리 알려져 있으므로 이에 대한 구체적인 설명은 생략한다.
도 4b를 참조하면, 상기 셀영역 트랜지스터의 소오스/드레인 영역(312)과 연결되는 비트라인 컨택(322) 및 비트라인(320)을 형성한다. 상기 비트라인(320)의 형성을 용이하게 하기 위해 소오스/드레인 영역(312) 상에는 비트라인 컨택패드(318)가 형성될 수 있다. 따라서 도 4b에 도시된 구조는 컨택패드(318) 형성단계, 제 1 층간절연막(330) 형성단계, 비트라인 컨택(322) 형성단계 및 비트라인(320) 형성단계를 순차적으로 거쳐 형성된다. 이를 간략히 설명하면 다음과 같다.
먼저, 컨택패드(318) 형성과정을 보면, 트랜지스터가 형성된 셀영역에 도핑된 폴리실리콘막을 형성하고, 이를 화학기계적 연마공정으로 평탄화한다. 평탄화공정에 따라 상기 폴리실리콘막은 노드분리되어 각 컨택패드(318)가 형성된다. 이어서, 상기 컨택패드(318) 중 일부분에 비트라인 컨택(322)을 형성한다. 이 과정은 상기 컨택패드(318)가 형성된 반도체 기판의 전면에 걸쳐 제 1 층간절연막(330)을형성하는 단계, 통상의 사진 및 식각공정을 적용하여 상기 제 1 층간절연막(330)을 패터닝하여 비트라인 컨택홀을 형성하는 단계 및 상기 비트라인 컨택홀에 도전성 물질을 증착하고 평탄화공정을 적용하여 비트라인 컨택(322)을 형성함으로써 상기 비트라인 컨택홀 내부를 충진하는 비트라인 컨택플러그를 형성하는 단계에 의해 수행된다. 상기 제 1 층간절연막(330)은 실시예 1에서 설명한 것과 같이 단단하고 치밀한 산화막으로 형성된다. 이어서, 상기 비트라인 컨택(322) 상에는 비트라인 용의 도전성 금속, 예컨대 W을 증착하고 이를 패터닝함으로써 비트라인(320)을 형성한다.
도 4c를 참조하면, 상기 셀영역의 컨택패드(318)에 커패시터 형성용 컨택(345)을 형성한다. 이 과정은 비트라인 컨택(322) 형성과정과 유사하다. 이를 구체적으로 살펴보면, 먼저 상기 비트라인(320)이 형성된 제 1 층간절연막(330) 상에 제 2 층간절연막(340)을 형성한다. 상기 제 2 층간절연막(340)은 상기 제 1 층간절연막(330)과 같이 단단하고 치밀한 막질을 갖는다. 이어서 상기 제 2 층간절연막(340)을 패터닝하여 커패시터 형성용 컨택홀을 형성한다. 이어서, 상기 컨택홀을 포함하는 반도체 기판(300) 상에 도핑된 폴리실리콘막을 형성하고 상기 제 2 층간절연막(340) 상에 형성된 상기 폴리실리콘막(미도시)을 화학기계적 연마공정 등으로 평탄화함으로써 상기 컨택홀 내부를 충진시키는 컨택플러그(345)를 형성한다.
도 4d를 참조하면, 상기 제 1 층간절연막(330) 및 제 2 층간절연막(340)이 형성되어 있는 주변회로영역의 금속컨택이 형성될 부위에 다공성 산화막 플러그(350)를 형성한다. 상기 과정은 실시예 1에서 도 2a 내지 도 2c와 관련하여설명한 다공성 산화막 플러그(도 2의 214') 형성과정과 같은 방법에 의해 수행된다. 즉, 제 2 층간절연막(340) 및 제 1 층간절연막(330)을 식각하여 상기 주변회로영역의 활성영역(314, 316) 및 트랜지스터의 게이트 도전층(302)을 각각 개구시키는 제 1 컨택홀(348)을 형성한다. 개구과정은 통상의 사진 및 식각공정을 통해 수행될 수 있다. 즉, 상기 제 2 층간절연막(340) 상에 식각 부위를 개구시키는 포토레지스트 패턴(미도시)을 형성하여 이를 식각마스크로 하여 상기 제 1 및 제 2 층간절연막(330, 340)을 건식식각함으로써 형성될 수 있다. 상기 건식식각은 상기 반도체 기판(300)의 개구되는 부분들(302, 314, 316)에 대한 상기 제 1 및 제 2 층간절연막(330)과 주변회로영역 트랜지스터의 게이트 도전층 보호막(306)의 식각선택비가 높은 조건으로 반응성 이온식각을 행하는 것이 바람직하다. 즉, 통상 상기 개구되는 부분들(302, 314, 316)은 도핑된 실리콘이며, 상기 층간절연막(330, 340)과 상기 보호막(306)은 각각 산화막과 실리콘 질화막으로 형성되므로 실리콘보다 산화막 및 질화막에 대한 선택식각특성을 가지는 건식식각 조건으로 식각을 수행함으로써, 상기 개구되는 부분(302, 314, 316)들이 식각종료점이 되게 식각할 수 있다.
이어서, 상기 제 1 컨택홀(348)에 다공성 산화막을 매립하여 다공성 산화막 플러그(350)를 형성한다. 상기 산화막은 실시예 1에서 설명한 것과 동일한 재질 및 방법을 통해 형성된다.
상기 제 2 층간절연막(340) 상에는 후속의 셀영역의 커패시터 형성공정 및 상기 제 1 컨택홀(348)과 연결될 제 2 컨택홀의 형성시 식각정지막으로 사용하기 위한 실리콘 질화막(342)이 형성될 수도 있다.
도 4e를 참조하면, 셀영역의 커패시터 형성용 컨택(345) 및 제 2 층간절연막(340) 상에 실린더형 커패시터(360)를 형성한다. 물론, 상기 실린더형 커패시터(360) 외에도 다른 형태의 커패시터가 형성될 수 있다. 상기 실린더형 커패시터(360) 형성공정은 반도체 분야에 통상의 지식을 가진 자에게 널리 알려져 있으므로 여기서는 구체적인 설명을 생략한다.
계속 도 4e를 참조하면, 상기 커패시터(360)가 형성된 반도체 기판 상에 제 3 층간절연막(370)을 증착한 뒤, 상기 제 3 층간절연막(370)을 화학기계적 연마공정으로 평탄화시킨다. 이어서, 상기 주변회로영역의 제 3 층간절연막(340)을 식각하여 하부에 형성되어 있는 제 1 컨택홀(348)과 연결되는 제 2 컨택홀(365)을 형성한다.
상기 제 2 컨택홀(365)을 형성한 뒤, 노출된 제 1 컨택홀(348) 내부의 다공성 산화막 플러그(350)를 식각하여 제거한다. 상기 식각과정은 실시예 1에서 설명한 것과 마찬가지로 건식식각 또는 습식식각을 통해 수행될 수 있다.
도 4f를 참조하면, 상기 다공성 산화막 플러그가 제거된 제 1 컨택홀(348) 및 제 2 컨택홀(365)에 금속컨택(380)을 형성한다. 이를 자세히 살펴보면, 먼저 상기 금속컨택(380)과 반도체 기판의 활성영역(314, 316) 또는 게이트 도전층(302)과의 오믹접촉을 형성하기 위해 상기 금속컨택 형성 전에 오믹층/확산장벽층(372)이 형성된다. 상기 오믹층은 Ti, Ta, W, Co, Ni 등의 실리사이드로 사용되며, 상기 확산장벽층은 상기 금속원소의 질화물을 사용하여 형성된다.
이어서, 오믹층/확산장벽층(372)이 형성된 제 1 및 제 2 금속컨택홀(348,365) 내부를 Al, W 등의 금속도전체로 매립하여 주변회로영역의 반도체 기판의 활성영역(314, 316) 및 게이트 도전층(302)을 전기적으로 연결하는 금속컨택(380)을 형성할 수 있다.
본 실시예에서 설명된 반도체 장치의 형성과정 중에는 다수의 열처리 과정이 개재된다. 예를 들면, 비트라인 컨택(322) 및 커패시터 형성용 컨택(345)의 형성시 폴리실리콘에 도핑된 불순물의 확산을 위한 열처리 공정, 커패시터(360)의 유전막 형성공정 등이 그것이다. 불순물의 확산을 위한 열처리 공정은 약 800~850℃의 온도에서 수행되며, 커패시터(360) 형성공정도 커패시터의 유전막의 종류에 따라 다르지만 수백도의 온도에서 장시간 열처리를 통해 수행된다. 본 실시예에서는 이러한 열처리가 행해지는 동안 주변회로영역의 불순물(특히 p형 불순물)이 도핑된 영역들, 즉 반도체 기판 상의 활성영역(314, 316) 및 게이트 도전층(302)이 다공성 산화막과 접촉하고 있으므로 불순물의 확산을 방지할 수 있게 된다.
실시예3
본 실시예에서는 실시예 1에 상술된 방법을 이용하여 반도체 메모리 장치의 각 메모리 블록의 주변회로영역에 금속컨택을 가지는 반도체 장치를 형성하는 다른 방법을 도 5a 내지 도 5d를 참조하여 설명한다. 이하의 도면에서 도 4a 내지 도 4f와 동일한 참조부호는 동일한 요소를 지칭한다.
본 실시예의 반도체 장치 형성방법 중, 도 4a 내지 도 4b와 관련하여 설명한 비트라인(322) 형성단계까지는 실시예 2와 동일한 방법 및 동일한 물질을 사용하여 수행되므로 여기서는 설명을 생략한다.
도 5a를 참조하면, 셀영역의 컨택패드(318)에 비트라인 컨택(322)을 형성한 뒤, 주변회로영역의 제 1 층간절연막(330)을 식각하여 반도체 기판 상의 활성영역(314, 316)과 게이트 도전층(302)을 개구시키는 제 1 컨택홀(348')을 형성한다. 이어서, 상기 제 1 컨택홀(348')을 상기 제 1 층간절연막에 대해 식각선택비가 높은 다공성 산화막으로 매립하여 다공성 산화막 플러그(350')를 형성한다. 여기서 컨택홀 형성방법 및 다공성 산화막 형성방법은 실시예 2에서 설명한 바와 같다.
도 5b를 참조하면, 상기 셀영역의 비트라인 컨택(322) 상에 비트라인(320)을 형성한다. 이어서, 반도체 기판(300) 전면에 걸쳐 제 2 층간절연막(340)을 형성하고, 상기 셀영역의 제 2 및 제 1 층간절연막(340, 330)을 식각함으로써, 상기 셀 트랜지스터의 컨택패드(318)에 연결되는 커패시터 형성용 컨택(345)을 형성한다. 상기 과정에 사용되는 구체적인 막질 및 형성방법은 실시예 2에서 도 2c와 관련하여 설명한 바와 같다.
도 5c를 참조하면, 상기 셀영역의 제 2 층간절연막(360) 상에 커패시터(360)를 형성한다. 상기 커패시터(360)와 제 2 층간절연막(340) 사이에는 식각정지막으로 실리콘 질화막(342)이 개재될 수 있다. 이어서, 상기 과정을 거친 결과물 상에 제 3 층간절연막(370)을 형성하고, 상기 주변회로영역에는 상기 제 3 층간절연막(370)과 제 2 층간절연막(340)을 식각하여 상기 제 1 컨택홀(348')과 연결되는 제 2 컨택홀(365')을 형성한다. 상기 제 2 컨택홀(365')을 통해 노출된 상기 제 1 컨택홀(348') 내부의 다공성 산화막 플러그(350')는 건식 또는 습식식각법에 의해 제거된다. 이상의 과정에서 사용된 구체적인 막질 및 형성방법은 도 4e 및 도 4f와 관련하여 설명한 바와 동일하다.
도 5d를 참조하면, 상기 주변회로영역의 상기 제 2 및 제 3 층간절연막(340, 370)에 형성된 제 1 및 제 2 컨택홀(348', 365')을 도전성 금속물질로 충진하여 금속컨택플러그(380')를 형성한다. 이상의 과정에서 사용된 도전성 금속물질 및 금속플러그 형성방법은 도 4f와 관련하여 설명한 바와 동일하다. 또한 상기 도전성 금속물질의 형성 전에 오믹층/장벽금속층(372')이 추가로 형성되는 것도 마찬가지이다.
본 실시예에 따르면, 상기 제 1 컨택홀이 비트라인 컨택(322) 형성단계에서 형성된다는 점에서 실시예 2와 다를뿐이며, 상기 실시예 2의 반도체 장치 형성방법이 가지는 장점을 그대로 보유하게 된다. 즉, 본 실시예의 방법에 따르면, 상기 셀영역의 비트라인 컨택(322)과 커패시터 형성용 컨택(345)의 형성과정에서 도입되는 열처리 과정 및 커패시터(360) 형성과정에서의 열처리 단계가 수행되는 동안 주변회로영역의 불순물 영역(314, 316, 302)이 금속과 접촉하지 않고, 다공성 산화막 플러그(350')에 의해 차단되어, 상기 불순물 영역(314, 316, 302)의 도핑원소의 확산으로 인한 전기적 특성의 열화를 억제할 수 있다.
본 발명의 컨택형성방법에 따르면, 기판 상의 활성영역과 배선과의 컨택형성과정의 중간단계에 다공성 산화막 플러그로 반도체 기판 상의 활성영역을 보호함으로써, 컨택 형성과정에 개재되는 열처리 공정으로 인해 컨택과의 접촉부위, 즉 반도체 기판의 활성영역에서 도핑원소가 확산하여 빠져 나가 컨택의 전기적 특성이 열화되는 것을 방지할 수 있다.
본 발명의 반도체 장치 형성방법에 따르면, 반도체 메모리 장치의 주변회로영역의 금속컨택 형성과정의 중간단계에 다공성 산화막 플러그로 컨택부위를 보호함으로써, 금속컨택 형성과정에 개재되는 불순물의 확산을 위한 열처리 공정 또는 커패시터 형성공정 등의 고온, 장시간 열처리로 인한 주변회로영역의 활성영역 및 게이트 도전층 등이 열화되는 것을 방지할 수 있다.
Claims (39)
- 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 식각하여 상기 반도체 기판의 활성영역을 개구시키는 제 1 컨택홀을 형성하는 단계;상기 제 1 층간절연막에 비해 높은 식각선택비를 가지는 다공성 산화막으로 상기 제 1 컨택홀을 매립하여 다공성 산화막 플러그를 형성하는 단계;상기 다공성 산화막 플러그가 형성된 반도체 기판 상에 치밀하고 단단한 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막을 식각하여 상기 매립된 제 1 컨택홀 상부를 노출시키는 제 2 컨택홀을 형성하는 단계;상기 제 1 컨택홀 내에 매립되어 있는 상기 다공성 산화막을 제거하는 단계; 및상기 제 1 컨택홀 및 제 2 컨택홀을 도전성 물질로 매립하여 컨택플러그를 형성하는 단계를 포함하는 반도체 장치의 컨택 형성방법.
- 제 1 항에 있어서, 상기 다공성 산화막으로 상기 제 1 컨택홀을 매립하는 단계는,상기 제 1 컨택홀 및 상기 제 1 층간절연막 상에 상기 제 1 층간절연막보다 높은 식각선택비를 가지는 다공성 산화막을 형성하는 단계;상기 다공성 산화막을 평탄화하여 상기 제 1 컨택홀 내를 매립하는 다공성 산화막 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 1 항 또는 2 항에 있어서, 상기 다공성 산화막은 화학기상증착법으로 형성된 산화막인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제3항에 있어서, 상기 화학기상증착은 테트라메틸실란(tetramethyl silane;TMS), 테트라플루오로실란(Tetrafluoro silane), 트라이메틸플루오로실란(trimethylfluoro silane) 또는 다이메틸다이플루오로 실란(dimethyldifluoro silane)을 소스가스로 사용하고, 산소(O2) 및 수소(H2)를 반응가스로 사용하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제3항에 있어서, 상기 화학기상증착은 0.1Torr 내지 10Torr 정도의 압력, 50℃ 내지 600℃ 정도의 온도에서, 50W 내지 700W 정도의 RF(Radio Frequency) 파워로 실시하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 3 항에 있어서, 상기 다공성 산화막은 SiO2, SiOF, SiOC 및 SiOCH 중에서 선택된 어느 하나의 막질인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 3 항에 있어서, 상기 다공성 산화막은 Xerogel 또는 Aerogel을 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 1 항 또는 2 항에 있어서, 상기 다공성 산화막은 스핀 온 글라스법으로 형성되는 유리질의 산화막인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 8 항에 있어서, 상기 다공성 산화막은 약 200~1000℃의 온도에서 열처리되어 경화된 막임을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 8 항에 있어서, 상기 다공성 산화막은 SiO2, SiOC 및 SiOCH 중에서 선택된 어느 하나의 막질인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 8 항에 있어서, 상기 다공성 산화막은 Xerogel 또는 Aerogel을 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 2 항에 있어서, 상기 평탄화 단계는 에치 백 또는 화학기계적 연마공정을 통해 수행되는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 1 항에 있어서, 상기 다공성 산화막 제거단계에서 상기 다공성 산화막은 습식식각을 통해 제거되는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택형성방법.
- 제 13 항에 있어서, 상기 습식식각액은 LAL 용액 또는 불산용액인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 1 항에 있어서, 상기 컨택플러그 형성단계의 도전성 물질은 금속인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 15 항에 있어서, 상기 금속은 Al, W, TiN 또는 WSi인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 15 항에 있어서, 상기 컨택플러그 형성단계 전에 상기 제 1 컨택홀 및 제 2 컨택홀 내부에 오믹층 및 확산장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 17항에 있어서, 상기 오믹층 및 확산장벽층은 각각 Ti, Ta, Co, Ni 또는 W 중에서 선택된 금속 및 상기 금속의 질화물인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 층간절연막에 대한 상기 다공성 산화막의 식각선택비는 5 이상인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 층간절연막은 HDP막, PE-TEOS막 또는 USG막인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택형성방법.
- 반도체 기판 상에 필드산화막과 활성영역에 의해 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역의 활성영역 상에 트랜지스터를 형성하는 단계;상기 트랜지스터가 형성된 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 통해 상기 셀영역 트랜지스터의 소오스 또는 드레인 영역에 연결되는 비트라인 컨택 및 비트라인을 형성하는 단계;비트라인이 형성된 반도체 기판 상에 치밀하고 단단한 제 2 층간절연막을 형성하는 단계;상기 제 1 및 제 2 층간절연막을 통해 셀영역 트랜지스터의 소오스 또는 드레인과 연결되는 커패시터 전극용 컨택을 형성하는 단계;상기 제 1 및 제 2 층간절연막을 통해 상기 주변회로영역의 활성영역 또는 트랜지스터의 게이트 전극을 개구시키는 제 1 금속컨택홀을 형성하는 단계;상기 제 1 및 제 2 층간절연막에 비해 식각선택비가 높은 다공성 산화막으로 제 1 금속컨택홀을 매립하는 단계상기 셀영역의 상기 제 2 층간절연막 상에 상기 커패시터 전극용 컨택과 연결되는 커패시터를 형성하는 단계;상기 커패시터가 형성된 반도체 기판 상에 제 3 층간절연막을 형성하는 단계;상기 주변회로영역의 제 3 층간절연막을 통해 주변회로영역의 제 1 금속컨택홀 상부를 개구시키는 제 2 금속컨택홀을 형성하는 단계;노출된 상기 제 1 금속컨택홀 내부의 상기 다공성 산화막을 제거하는 단계;노출된 상기 제 1 금속컨택홀 및 제 2 금속컨택홀을 금속물질로 매립하여 주변회로영역의 금속컨택을 형성하는 단계를 포함하는 반도체 장치의 형성방법.
- 반도체 기판 상에 필드산화막과 활성영역에 의해 셀영역과 주변회로영역을 정의하고, 상기 셀영역과 주변회로영역의 활성영역 상에 트랜지스터를 형성하는 단계;상기 트랜지스터가 형성된 반도체 기판 상에 치밀하고 단단한 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 통해 셀영역 트랜지스터의 소오스 또는 드레인 영역에 연결되는 비트라인 컨택을 형성하는 단계;상기 제 1 층간절연막을 통해 상기 주변회로영역의 활성영역 및 트랜지스터의 게이트전극에 제 1 금속컨택홀을 형성하는 단계;상기 제 1 금속컨택홀을 상기 제 1 층간절연막에 비해 식각선택비가 높은 다공성 산화막으로 매립하는 단계;상기 셀영역에 비트라인 컨택과 연결되는 비트라인을 형성하는 단계;상기 비트라인이 형성된 반도체 기판 상에 제 2 층간절연막을 형성하는 단계;상기 제 1 및 제 2 층간절연막을 통해 셀영역의 소오스 또는 드레인과 연결되는 커패시터 형성용 컨택을 형성하는 단계;상기 셀영역에 커패시터 형성용 컨택과 연결되는 커패시터를 형성하는 단계;상기 커패시터가 형성된 반도체 기판 상에 제 3 층간절연막을 형성하는 단계;상기 주변회로영역의 제 2 층간절연막 및 제 3 층간절연막을 통해 주변회로영역의 제 1 금속컨택홀 상부를 개구시키는 제 2 금속컨택홀을 형성하는 단계;노출된 상기 제 1 금속컨택홀 내부의 상기 다공성 산화막을 제거하는 단계;상기 다공성 산화막이 제거된 제 1 금속컨택홀 및 제 2 금속컨택홀을 금속물질로 매립하여 주변회로영역의 금속컨택을 형성하는 단계를 포함하는 반도체 장치의 형성방법.
- 제 21 항 또는 제 22 항에 있어서, 상기 다공성 산화막은 화학기상증착법으로 형성된 산화막인 것을 특징으로 하는 반도체 장치의 형성방법.
- 제23항에 있어서, 상기 화학기상증착은 테트라메틸실란(tetramethyl silane;TMS), 테트라플루오로실란(Tetrafluoro silane),트라이메틸플루오로실란(trimethylfluoro silane) 또는 다이메틸다이플루오로 실란(dimethyldifluoro silane)을 소스가스로 사용하고, 산소(O2) 및 수소(H2)를 반응가스로 사용하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제23항에 있어서, 상기 화학기상증착은 0.1Torr 내지 10Torr 정도의 압력, 50℃ 내지 600℃ 정도의 온도에서, 50W 내지 700W 정도의 RF(Radio Frequency) 파워로 실시하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 23 항에 있어서, 상기 다공성 산화막은 SiO2, SiOF, SiOC 및 SiOCH 중에서 선택된 어느 하나의 막질인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 23 항에 있어서, 상기 다공성 산화막은 Xerogel 또는 Aerogel을 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 21 항 또는 22 항에 있어서, 상기 다공성 산화막은 스핀 온 글라스법으로 형성되는 유리질의 산화막인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 28 항에 있어서, 상기 다공성 산화막은 약 200~1000℃의 온도에서 열처리되어 경화된 막임을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 28 항에 있어서, 상기 다공성 산화막은 SiO2, SiOC 및 SiOCH 중에서 선택된 어느 하나의 막질인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 28 항에 있어서, 상기 다공성 산화막은 Xerogel 또는 Aerogel을 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 21 항 또는 제 22 항에 있어서, 상기 다공성 산화막 식각단계는 상기 다공성 산화막을 습식식각액으로 제거하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택형성방법.
- 제 32 항에 있어서, 상기 습식식각액은 LAL 용액 또는 불산용액인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 21 항 또는 제 22 항에 있어서, 상기 컨택플러그 형성단계 전에 상기 제 1 컨택홀 및 제 2 컨택홀 내부에 오믹층 및 확산장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 34항에 있어서, 상기 오믹층 및 확산장벽층은 각각 Ti, Ta, Co, Ni 또는 W 중에서 선택된 금속 및 상기 금속의 질화물인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 21 항 또는 제 22 항에 있어서, 상기 제 2 층간절연막 형성단계 다음에 상기 제 2 층간절연막 상에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 36 항에 있어서, 상기 식각정지막은 SiN막인 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 21 항 또는 제 22 항에 있어서, 상기 제 1, 제 2 및 제 3 층간절연막에 대한 상기 다공성 산화막의 식각선택비는 5 이상인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택 형성방법.
- 제 21 항 또는 제 22 항에 있어서, 상기 제 1, 제 2 및 제 3 층간절연막은 HDP막, PE-TEOS막 또는 USG막인 것을 특징으로 하는 반도체 기판과 전기적으로 연결되는 컨택형성방법.
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