JP3529732B2 - Mosfetデバイスを形成する方法 - Google Patents
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Description
関し、特に、高誘電率(7より大きい誘電率k)ゲート
絶縁体,低オーバーラップ容量(0.35fF/μm以
下)、およびリソグラフィにより定められたゲート長よ
り短いチャネル長(サブリソグラフィック、例えば0.
1μm以下)を有する金属酸化膜半導体電界効果トラン
ジスタ(MOSFET)デバイスを製造する方法に関す
る。
m以下の寸法までスケールダウンされると、また、ゲー
ト酸化物の厚さが、1.5nmより薄い厚さまでスケー
ルダウンされると、1A/cm2 より大きいトンネル電
流が、SiO2 をゲート誘電体層として使用することを
妨げる。従って、高誘電率ゲート絶縁体を用いる相補形
金属酸化膜半導体(CMOS)技術の開発を、0.1μ
m以下の状況にまでCMOSスケーリングを続けること
が重要要件である。
トCMOS技術では、ソース/ドレインのイオン注入の
活性化アニールは、典型的には、ゲート絶縁体が形成さ
れた後に行われる。このことは、高誘電率絶縁体の特性
の劣化を防ぐために、アニール温度を800℃より低い
温度に制限する。このような低温アニールは、ソース/
ドレイン接合の部分的活性化、および、ポリシリコン・
ゲートの空乏を生じる。上述した特徴は共に、しばしば
デバイス性能の劣化を生じるので望ましくない。
ソース/ドレイン拡張部は、デバイスのゲート領域をオ
ーバーラップしなければならない。このオーバーラップ
は、デバイス内に容量を生じる。ソース/ドレイン拡張
部のゲート領域とのオーバーラップが大きくなるほど、
オーバーラップ容量が大きくなる。同様に、ソース/ド
レイン拡張部のゲート領域とのオーバーラップがあまり
にも小さいと、信頼できないMOSFETデバイスが製
造される。
問題は、ゲートが、リソグラフィおよびエッチングを用
いて製造されることである。CMOSデバイスのゲート
領域を形成する際にリソグラフィおよびエッチングを用
いることは、チャネル長がリソグラフィック・ツールと
同じオーダーであるMOSFETデバイスを与える。す
なわち、リソグラフィにより定められたゲート長は、サ
ブリソグラフィック・デバイスの形成を妨げる。
高誘電率ゲート絶縁体,低オーバーラップ容量,および
サブリソグラフィック・チャネル長を有するMOSFE
Tデバイスの製造を可能にする新規かつ改良された方法
を開発する必要性が絶えず存在している。
は、デバイスのゲート絶縁体として高誘電率誘電体材料
を含む、非常に信頼できるMOSFETデバイスを製造
する方法を提供することにある。
絶縁体および低オーバーラップ容量を含む、非常に信頼
できるMOSFETデバイスを製造する方法を提供する
ことにある。
ト絶縁体,低オーバーラップ容量,および短チャネル長
を有する、非常に信頼できるMOSFETデバイスを製
造する方法を提供することにある。
ップ容量および短チャネル長を有し、デバイスのゲート
絶縁体として、高誘電率,低温金属酸化物または高誘電
率,高温金属酸化物を用いる、非常に信頼できるMOS
FETデバイスを製造する方法を提供することにある。
N4 の誘電率より大きい、すなわち7.0より大きい誘
電率を有する誘電体材料を示すために用いられる。より
好適には、用語“高誘電率”は、15以上の誘電率を有
する誘電体材料を示す。
では、0.35fF/μm以下の容量を示すために用い
られる。
さが0.1μm以下、すなわちサブリソグラフィックで
あるゲート領域の下にあるゲートチャネルを示すために
用いられる。
050℃、好適には1000℃の温度で10秒間アニー
ルを受けるときに劣化しない金属酸化物を示す。このク
ラスの金属酸化物の例は、限定はされないが、Al2 O
3 およびTiO2 を含む。
50℃、好適には1000℃で10秒間アニールする
と、金属に転換されるか、あるいは、漏出しやすい(l
eaky)金属酸化物を示す。この種の金属酸化物の例
は、限定はされないが、ZrO 2 ,チタン酸バリウム,
チタン酸ストロンチウム,およびチタン酸バリウムスト
ロンチウムを含む。
および利点は、ゲート電極の形成のためのダマシン処理
工程と、パッド酸化物層内に大きなテーパを設けるため
の化学的酸化物除去(COR)処理工程とを含む方法を
用いることによって本発明において実現することができ
る。これらの2つの処理工程を、高誘電率誘電体材料と
組み合わせて用いると、低オーバーラップ容量および短
チャネル長を有するMOSFETデバイスを製造するこ
とができる。
て、高誘電率,高温金属酸化物を用い、この発明の処理
工程は、次の工程を含む。
た積層膜を有する半導体構造を準備する工程を含み、前
記積層膜は、少なくとも、前記基板の前記表面上に形成
されたパッド酸化物層と、前記パッド酸化物層上に形成
された窒化物層とを有し、(b)前記窒化物層内に、前
記パッド酸化物層上で停止するゲートホールを形成する
工程と、(c)前記ゲートホール内の前記窒化物層上
に、酸化膜を形成する工程と、(d)前記ゲートホール
内に、前記基板の一部を露出させる開口を設けるため
に、前記酸化物層と前記パッド酸化物層の一部とをエッ
チングする工程とを含み、このエッチング工程によっ
て、前記パッド酸化物層に、テーパが設けられ、(e)
前記ゲートホールの周囲、および前記露出された基板上
に、高誘電率,高温金属酸化物層を形成する工程と、
(f)前記ゲートホールを、ゲート導体で充填する工程
と、(g)前記窒化物層を除去して、前記高誘電率,高
温金属酸化物の一部を露出させる工程と、(h)前記M
OSFETデバイスの製造を完成する工程とを含む。
板内に活性ソース/ドレイン拡張部を形成する工程と、
前記高誘電率,高温金属酸化物の露出された側壁上にス
ペーサを形成する工程と、前記基板内に活性ソース/ド
レイン領域を形成する工程と、前記パッド酸化物層の一
部内および前記ゲート導体内にシリサイド領域を形成す
る工程とを含む。
て、高誘電率,低温金属酸化物を用い、この発明の処理
工程は、次の工程を含む。
たダミー積層膜を有する半導体構造を準備する工程を含
み、前記ダミー積層膜は、少なくとも、前記基板の前記
表面上に形成されたパッド酸化物層と、前記パッド酸化
物層上に形成されたポリシリコン層と、前記ポリシリコ
ン層上に形成されたSiO2 層とを有し、(B)パター
ニングされたダミー・ゲート領域を設けるために、前記
パッド酸化物層上で停止する前記ダミー積層膜の選択部
分を除去する工程と、(C)前記パターニングされたダ
ミー・ゲート領域から、前記SiO2 層を除去する工程
と、(D)前記ダミー・ゲート領域下の前記基板内に、
活性ソース/ドレイン拡張部を形成する工程と、(E)
前記ダミー・ゲート領域の側壁上に、スペーサを形成す
る工程と、(F)前記基板内に、活性ソース/ドレイン
領域を形成する工程と、(G)前記パッド酸化物層の一
部内および前記ダミー・ゲート領域の前記ポリシリコン
層内に、シリサイド領域を形成する工程と、(H)前記
ダミー・ゲート領域を取り囲む絶縁層を形成する工程
と、(I)前記ダミー・ゲート領域内の前記ポリシリコ
ン層で停止する前記絶縁体を平坦化する工程と、(J)
前記基板の一部を露出させるために、開口を形成する工
程とを含み、前記開口は、前記ダミー・ゲート領域の前
記ポリシリコン層を除去することによって、および、前
記ダミー・ゲート領域の前記パッド酸化物層の一部にテ
ーパを設けることによって形成され、(K)前記開口内
に、高誘電率,低温金属酸化物を形成する工程と、
(L)前記開口を、低温で付着されたゲート導体で充填
する工程とを含む。
いて行うことができる。
ずれかを用いて製造されるMOSFETデバイスに関す
る。本発明のMOSFETデバイスは、低オーバーラッ
プ容量および短チャネル長を有することを特徴とする。
特に、本発明のMOSFETデバイスは、少なくとも、
テーパが設けられたパッド酸化物層の一部上に形成され
た高誘電率ゲート絶縁体を有する1つのゲート領域を備
え、前記ゲート領域は、長さがサブリソグラフィック
な、好適には0.1μm以下であるチャネルをさらに有
する。
て、高誘電率ゲート絶縁体,低オーバーラップ容量,お
よび短チャネル長を有するMOSFETデバイスを製造
する方法を提供する本発明をより詳細に説明する。図面
の中で、同じ参照番号は、同じおよび/または対応する
要素を説明するために用いられる。
施例で用いられる基本的な処理工程を示す。特に、図1
〜図7は、本発明の第1の方法を用いて形成することが
できる1つの可能なMOSFETデバイスの断面図であ
る。上述したように、ゲート絶縁体として、高誘電率,
高温金属酸化物を用いるときに、第1の方法が、適用さ
れる。
る初期構造を示す。初期構造は、基板10と積層膜12
とを有する。積層膜12は、基板10の表面上に形成さ
れるSiO2 のようなパッド酸化物層14と、パッド酸
化物層14上に形成されるSi3 N4 のような窒化物層
16とを有する。図面は、2つの材料層を有する積層膜
を示すが、積層膜はまた、追加の材料層を有することが
できる。この実施例では、図面の中で、窒化物層16
は、分離溝を画成する際に用いられる窒化物層とは異な
り、従って、窒化物層16は、次のエッチング工程によ
って除去され、構造のゲート領域を露出し、パッド酸化
物層は、窒化物層の除去後、基板部分上に残る。
セスを用いて基板10の表面上に形成されるか、あるい
はまた、パッド酸化物層は、限定はされないが、化学的
気相成長(CVD),プラズマCVD,スパッタリン
グ,蒸着のような普通の付着プロセス、および他の同様
の付着プロセスによって形成することができる。パッド
酸化物層の厚さは、変えることができるが、次の処理工
程で形成される対応するゲート絶縁体よりも厚くするべ
きである。典型的には、パッド酸化物層は、約8〜約2
0nmの厚さを有する。
6は、パッド酸化物層を形成する際に上述したような同
じプロセスを含む、技術上周知の普通の付着プロセスを
用いてパッド酸化物層14の表面上に形成される。窒化
物層の厚さは、変えることができるが、窒化物層が上に
形成されるパッド酸化物よりも厚くするべきである。典
型的には、本発明では、積層膜12の窒化物層16は、
約50〜約200nmの厚さを有する。
うな半導電性材料が含まれる全ての普通の半導体基板と
することができる。本発明で用いることができる幾つか
の半導体基板の例は、限定はされないが、Si,Ge,
SiGe,GaP,InAs,InP、および他のII
I族/V族化合物半導体を含む。また、基板は、Si/
SiGeのような層状の半導体より構成することができ
る。基板は、製造されるべき所望のデバイスに基づい
て、n型またはp型とすることができる。基板は、種々
の活性領域および/または分離領域を含むことができ
る。これらは、技術上周知の処理技術を用いて、基板上
に形成されるか、あるいは、基板内に形成される。本発
明で用いられる好適な基板は、Siウエハまたはチップ
である。
基板内に分離溝が形成される。分離溝は、前に付着され
た窒化物層(これは、窒化物層16とは異なる),パッ
ド酸化物層14,および基板10の一部を経て形成され
る。分離溝は、普通のリソグラフィおよびエッチング
(反応性イオンエッチング(RIE),プラズマエッチ
ング,イオンビームエッチング、および他の同様のドラ
イエッチ・プロセス)を用いて形成される。図示はしな
いが、リソグラフィ工程は、普通のフォトレジストと、
任意の反射防止膜とを用い、フォトレジストおよび反射
防止膜は共に、分離溝が基板内に形成された後に除去さ
れる。
離溝の側壁および底部に沿うようにして、分離溝内に形
成され、次に、分離溝は、分離溝誘電体材料で充填され
る(図面では、分離領域18は、酸化物ライナーおよび
分離溝誘電体材料の両方を含むことを意味する)。任意
の高密度化工程および/または平坦化工程を、分離溝充
填の後に行うことができる。分離溝充填,平坦化,積層
膜12形成後に形成される構造を、図1に示す。酸化物
ライナーは、パッド酸化物の上面で連続層を形成し、従
って、分離溝の底部全体が、基板10から分離する。
形成する際に、上述したような同じプロセスを含む全て
の普通の付着または熱成長プロセスを用いて形成するこ
とができる。酸化物ライナーの厚さは、酸化物ライナー
を形成する際に用いられる処理技術に基づいて変えるこ
とができるが、酸化物ライナーの典型的な厚さの範囲
は、約5〜約20nmである。
形成された後に、分離溝誘電体材料が、前に形成された
窒化物層の表面上、および分離溝内に形成される。本発
明で用いられる充填プロセスは、限定はされないが、C
VDおよびプラズマCVDを含む普通の付着プロセスを
含む。本発明のこの工程で用いることができる適切な分
離溝誘電体材料は、普通の誘電体材料を含む。本発明で
用いることができる幾つかの適切な分離溝誘電体材料の
例は、限定はされないが、テトラエチルオルトシリケー
ト(TEOS),SiO2 ,流動性酸化物、および他の
同様の誘電体材料を含む。TEOSが分離溝誘電体材料
として用いられると、平坦化の前に、任意の高密度化工
程を用いることができる。
学機械研磨(CMP),および研削を含む、当業者に周
知の普通の平坦化技術を含む。分離領域を形成した後
は、窒化物層を除去することができ、新しい窒化物層1
6が形成されるか、あるいはまた、追加の窒化物材料を
付着して、新しい窒化物層16を形成する。
層16内に、パッド酸化物14上で停止するゲートホー
ル20の形成を含む(図2に示す)。特に、ゲートホー
ルは、普通のリソグラフィ,エッチング(反応性イオン
エッチング(RIE),プラズマエッチング,イオンビ
ームエッチング、および他の同様のドライエッチング・
プロセス)を用いて形成され、図2に示す構造を与え
る。普通のフォトレジストは、ゲートホールを画成する
際に用いられ、ゲートホールを製造した後に除去され
る。図面には、構造内に1つのゲートホールのみの形成
を示すが、複数のゲートホールもまた、含まれる。
ョルド調整イオン注入工程を、普通のイオン注入および
活性アニールを用いて行うことができ、これらのプロセ
スは共に、当業者に周知である。
ド調整イオン注入形成の後に、酸化膜22が、ゲートホ
ール20内の窒化物層上に形成され、図3に示す構造を
与える。酸化物層は、ゲートホール内の窒化物層上に酸
化物層を形成することができるCVDのような付着プロ
セスを用いることによって形成される。酸化物は、TE
OSのような普通の材料より構成される。
にテーパが設けられたパッド酸化物層を設けるために、
ゲートホール20の底部のパッド酸化物層14内に開口
24が形成される。“テーパ(taper)”によっ
て、パッド酸化物の側壁が、垂直ではないことを意味し
ている。パッド酸化物の側壁は、90°からかなりそれ
る。好適には、テーパ状のパッド酸化物の側壁は、約4
5°以下である。テーパは、本発明では、酸化物を除去
する際に非常に選択的な化学的酸化物除去(COR)工
程を用いることによって与えられる。本発明のこの工程
は、前にゲートホール内の窒化物層上に形成された酸化
物層を完全に除去しながら、パッド酸化物層をテーパ状
にすることによって、ゲートホール内に基板10の一部
を露出させる。COR工程は、気相の化学的酸化物除去
プロセスであり、HFおよびNH3の蒸気を、エッチャ
ントとして用い、低圧(約1.0666Pa(約8m
Torr)以下、好ましくは、約0.7999Pa(約
6m Torr)以下)を用いる。
た後、高誘電率,高温金属酸化物層26(図5を参照)
が、ゲートホールの周囲(テーパが設けられたパッド酸
化物層および基板の露出面を含む)に形成される。高誘
電率,高温金属酸化物は、限定はされないが、CVD,
プラズマCVD,原子層付着,スパッタリング、および
他の同様の付着プロセスを含む普通の付着プロセスを用
いて形成される。前述したように、高誘電率,高温材料
は、950〜1050℃、好適には1000℃で10秒
間アニールされても劣化しない金属酸化物を含む。本発
明で用いることができる高誘電率,高温金属酸化物の幾
つかの例は、Al2 O3 およびTiO2を含む。
明にとって重要ではないが、典型的には、約5〜約30
Åである。
て、ゲートホールが、CVD,プラズマCVD,蒸着,
およびスパッタリングのような、当業者に周知の普通の
付着プロセスを用いて、ゲート導体28で充填される。
本発明で用いることができる適切なゲート導体は、限定
はされないが、ポリシリコン,W,Ta,TiN、およ
び他の同様の導電材料を含む。また、ゲート導体を含む
構造を、図5に示す。必要ならば、ゲートホールをゲー
ト導体で充填した後に、普通の平坦化プロセスを用い
る。
が、普通のダマシン・エッチバック・プロセスを用いて
構造から除去される。特に、他の周囲の材料層に比較し
て窒化物層を除去する際に非常に選択的な熱燐酸のよう
な化学エッチャントを、ダマシン・エッチバック・プロ
セスに用いる。本発明で用いられるダマシン・エッチバ
ック・プロセスは、上述したパッド酸化物層上で停止す
る。
Tデバイスに典型的に存在する他の領域が、当業者に周
知の技術を用いて製造される。本発明の1つの完成され
たMOSFETデバイスを、図7に示す。図7は、MO
SFETデバイス領域の周囲の拡大図である。特に、図
7は、ソース/ドレイン拡張部30,スペーサ32,ソ
ース/ドレイン領域34,シリサイド領域36を含む。
ソース/ドレイン拡張部は、普通のイオン注入およびア
ニールを用いて形成される。ソース/ドレイン領域を活
性化する際に用いられるアニール温度は、典型的には約
950℃以上であり、アニール時間は、典型的には、約
5秒以内である。
Si3 N4 )または酸化物(例えば、SiO2 )より構
成され、技術上周知の普通の付着プロセスを用いて形成
され、その後、RIEまたは他の同様のエッチ・プロセ
スによってエッチングされる。スペーサ32の厚さは、
変えることができるが、典型的には、約100〜150
nmの厚さを有する。
ン注入およびアニールによって形成される。ソース/ド
レイン領域を活性化する際に用いられるアニール温度
は、典型的には、約1000℃以上,約5秒以内の期間
である。
サリサイド処理工程を用いて構造内に形成される。この
ような処理工程は、周知であるので、同じ処理工程の詳
細な説明は、行わない。
の普通のCMOS処理工程を受けることができ、CMO
S処理工程は、例えば、R.Colclaserの“M
icro Electronics processi
ng and DeviceDesign”,Chap
ter 10,page 266−269,John
Wiley and Sons publisher,
1980に説明されている。
明の方法を例示し、ゲート絶縁体として、高誘電率,高
温金属酸化物を用いている。以下の説明、および図8〜
図13は、ゲート絶縁体として、高誘電率,低温金属酸
化物を用いるときの本発明の方法を示す。図8〜図13
に示す第2の実施例は、本発明の好適な実施例を示すこ
とに注意されたい。
を、図8に示す。特に、図8は、基板10と、分離溝1
8と、ダミー積層膜50とを有する。ダミー積層膜50
は、パッド酸化物層14,ポリシリコン層52,および
SiO2 層54を有する。分離溝およびパッド酸化物層
は、本発明の第1の実施例に関連して前述した処理工程
を用いて形成される。ダミー積層膜50のポリシリコン
層は、CVD,プラズマCVD,スパッタリングのよう
な普通の付着プロセスを用いて形成され、低圧CVDプ
ロセスが、非常に好適である。ポリシリコン層52の厚
さは、本発明にとっては重要ではないが、典型的には、
約1000〜約2000Åである。
エチルオルトシリケート(TEOS)のオゾン付着、あ
るいはSiO2 層を形成できる他の付着プロセスを用い
て形成される。SiO2 層54の厚さは、本発明にとっ
ては重要ではないが、典型的には、約300〜約500
Åである。
・ゲート領域を製造する際に用いられるパターニングさ
れたレジスト56の存在を示す。本発明で用いられるレ
ジストは、リソグラフィで用いられる普通のレジストで
あり、このレジストは、普通の付着プロセス,露光,現
像を用いて、SiO2 層上に形成される。
は、ダミー積層膜50の一部を保護するために用いられ
る。ダミー積層膜50の保護されない領域は、RIEま
たはプラズマエッチングのような普通のドライエッチン
グ・プロセスを用いて除去され、パッド酸化物層14上
で停止する。保護されない層、すなわち、ダミー積層膜
のポリシリコン層52およびSiO2 層54を除去した
後に、パターニングされたレジストが、当業者に周知の
普通の剥離技術を用いて剥離され、前に保護されていた
ダミー・ゲート領域のSiO2 層が、普通のウェットエ
ッチ・プロセスを用いて除去される。
れたレジストおよびSiO2 層54を除去した後に、ソ
ース/ドレイン拡張部30,スペーサ32,ソース/ド
レイン領域34,およびシリサイド領域36(ソース/
ドレイン領域上、およびダミー・ゲートのポリシリコン
上の)が形成され、図9に示す構造が与えられる。領域
30,32,34,36は、上述した技術と同じ処理技
術を用いて形成される。図9は、ポリシリコン層52を
有するダミー・ゲート領域58を含む構造を示すことに
注意されたい。ダミー・ゲート領域の使用、および領域
30,32,34,36の連続形成は、ゲート絶縁体と
して高誘電率,低温金属酸化物を用いることを可能にす
る。
を、CVD,低圧CVD,プラズマCVDのような普通
の付着プロセス、および構造上にコンフォーマルな層を
形成できる他の同様の付着プロセスを用いて、構造上に
形成することができる。SiO2 のような絶縁体材料を
絶縁体層60として用いることができる。絶縁体層の厚
さは、用いられる材料の種類に基づいて変えることがで
きるが、典型的には、約2000〜約3000Åの厚さ
である。
研磨または研削のような普通の平坦化プロセスを用いる
ことができる。本発明のこの工程で用いられる平坦化プ
ロセスは、ポリシリコン層52上に形成されたシリサイ
ド領域36が除去された後に、停止されることに注意さ
れたい。従って、平坦化は、ダミー・ゲート領域のポリ
シリコン層52を露出する。上記平坦化工程を行った後
に形成された構造を、図11に示す。
は化学的ダウンストリーム型エッチング・プロセスを用
いて除去され、パッド酸化物層14を露出させる。次
に、露出されたパッド酸化物は、上述したCORプロセ
スを用いてエッチングされ、パッド酸化物層内にテーパ
が形成される(図12に示す)。組み合わされたエッチ
ング工程は、構造内に開口24を形成する。上記開口
は、テーパが形成されたパッド酸化物層を含む。
ZrO2 ,チタン酸バリウム・チタン酸ストロンチウ
ム,チタン酸バリウムストロンチウムなどのような高誘
電率,低温金属酸化物層62が、高誘電率,高温金属酸
化物に関連して前述した普通の付着プロセスを用いて開
口内に形成される。高誘電率,低温金属酸化物の厚さ
は、約5〜約30Åである。
電率,低温金属酸化物の付着の前に開口内に形成するこ
とができる。任意のバリア層が、構造内に形成される
と、CVDのような普通の付着プロセスを用いることが
でき、その厚さは、バリア層を形成する際に用いられる
材料の種類に基づいて変えることができる。
した後に、約950℃以下の温度および約30秒間以内
でN2 による急速熱アニールが用いられる。この急速熱
アニールは、単一のランプ(ramp)およびソーク
(soak)サイクルを用いて行うことができ、あるい
は、複数のランプおよびソーク・サイクルを用いること
ができる。
述した処理工程を用いて開口内に形成される。次に、こ
の構造は、普通の平坦化プロセス、例えばCMPによっ
て平坦化することができ、図13に示す構造を与える。
して高誘電率の金属酸化物を用いるMOSFETデバイ
スを示している。さらに、図7および図13に示すMO
SFETデバイスは、低オーバーラップ容量および短チ
ャネル長を有する。短チャネル長は、パッド酸化物層に
テーパを設けることの直接の結果である。上述したよう
に、パッド酸化物層にテーパを設けることによって、チ
ャネル38は、リソグラフィック・プロセスにより得る
ことができるチャネルよりもかなり小さい。
の事項を開示する。 (1)低オーバーラップ容量および短チャネル長を有す
るMOSFETデバイスを形成する方法であって、
(a)基板の表面上に形成された積層膜を有する半導体
構造を準備する工程を含み、前記積層膜は、少なくと
も、前記基板の前記表面上に形成されたパッド酸化物層
と、前記パッド酸化物層上に形成された窒化物層とを有
し、(b)前記窒化物層内に、前記パッド酸化物層上で
停止するゲートホールを形成する工程と、(c)前記ゲ
ートホール内の前記窒化物層上に酸化物層を形成する工
程と、(d)前記ゲートホール内に、前記基板を露出さ
せる開口を設けるために、前記酸化物層と前記パッド酸
化物層の一部とをエッチングする工程とを含み、このエ
ッチング工程によって、前記パッド酸化物層に、テーパ
が設けられ、(e)前記ゲートホールの周囲および前記
露出された基板上に、高誘電率,高温金属酸化物層を形
成する工程と、(f)前記ゲートホールを、ゲート導体
で充填する工程と、(g)前記窒化物層を除去して、前
記高誘電率,高温金属酸化物の一部を露出させる工程
と、(h)前記MOSFETデバイスの製造を完成する
工程とを含む、MOSFETデバイスを形成する方法。 (2)工程(h)は、前記ゲート導体下の前記基板内に
活性ソース/ドレイン拡張部を形成する工程と、前記露
出された高誘電率,高温金属酸化物上にスペーサを形成
する工程と、前記基板内に活性ソース/ドレイン領域を
形成する工程と、前記パッド酸化物の一部内および前記
ゲート導体内にシリサイド領域を形成する工程とを含
む、上記(1)に記載の方法。 (3)前記基板は、基板内に形成された分離領域を含
む、上記(1)に記載の方法。 (4)前記分離領域は、酸化物ライナーと分離溝誘電体
材料とを含む、上記(3)に記載の方法。 (5)前記基板は、Si,Ge,SiGe,GaAs,
InS,InPからなる群より選択された半導電性材料
であり、層状の半導体である、上記(1)に記載の方
法。 (6)前記ゲートホールを、リソグラフィおよびエッチ
ングによって形成する、上記(1)に記載の方法。 (7)前記酸化物層を、酸化物材料の付着によって形成
する、上記(1)に記載の方法。 (8)工程(d)を、化学的酸化物除去プロセスを用い
て行う、上記(1)に記載の方法。 (9)前記化学的酸化物除去プロセスは、HFおよびN
H3 の蒸気で行う、上記(8)に記載の方法。 (10)前記化学的酸化物除去プロセスは、約1.06
66Pa(約8m Torr)以下の圧力で行う、上記
(8)に記載の方法。 (11)前記高誘電率,高温金属酸化物は、Al2 O3
またはTiO2 、あるいは950〜1050℃で10秒
間のアニールを用いる劣化に耐えることができる他の酸
化物である、上記(1)に記載の方法。 (12)前記高誘電率,高温金属酸化物は、化学的気相
成長(CVD),プラズマCVD,スパッタリング,原
子層付着,および他の同様の付着プロセスからなる群よ
り選択された付着プロセスによって形成される、上記
(1)に記載の方法。 (13)前記高誘電率,高温金属酸化物は、約5〜約3
0Åの厚さを有する、上記(1)に記載の方法。 (14)前記ゲート導体は、ポリシリコン,W,Ta,
TiN,および他の同様の導体である、上記(1)に記
載の方法。 (15)工程(g)は、化学エッチャントを用いるダマ
シン処理工程を含む、上記(1)に記載の方法。 (16)低オーバーラップ容量および短チャネル長を有
するMOSFETデバイスを形成する方法であって、
(A)基板の表面上に形成されたダミー積層膜を有する
半導体構造を準備する工程を含み、前記ダミー積層膜
は、少なくとも、前記基板の前記表面上に形成されたパ
ッド酸化物層と、前記パッド酸化物層上に形成されたポ
リシリコン層と、前記ポリシリコン層上に形成されたS
iO2 層とを有し、(B)パターニングされたダミー・
ゲート領域を設けるために、前記パッド酸化物層上で停
止する前記ダミー積層膜の選択部分を除去する工程と、
(C)前記パターニングされたダミー・ゲート領域か
ら、前記SiO2 層を除去する工程と、(D)前記ダミ
ー・ゲート領域下の前記基板内に、活性ソース/ドレイ
ン拡張部を形成する工程と、(E)前記ダミー・ゲート
領域の側壁上にスペーサを形成する工程と、(F)前記
基板内に、活性ソース/ドレイン領域を形成する工程
と、(G)前記パッド酸化物層の一部内および前記ダミ
ー・ゲート領域の前記ポリシリコン層内に、シリサイド
領域を形成する工程と、(H)前記ダミー・ゲート領域
を取り囲む絶縁体層を形成する工程と、(I)前記ダミ
ー・ゲート領域内の前記ポリシリコン層で停止する前記
絶縁体層を平坦化する工程と、(J)前記基板の一部を
露出させるために、開口を形成する工程とを含み、前記
開口は、前記ダミー・ゲート領域の前記ポリシリコン層
を除去することによって、および、前記ダミー・ゲート
領域の前記パッド酸化物層の一部にテーパを設けること
によって形成され、(K)前記開口内に、高誘電率,低
温金属酸化物を形成する工程と、(L)前記開口を、低
温で付着されたゲート導体で充填する工程とを含む、M
OSFETデバイスを形成する方法。 (17)前記基板は、基板内に形成された分離領域を含
む、上記(16)に記載の方法。 (18)前記分離領域は、酸化物ライナーおよび分離溝
誘電体材料を含む、上記(17)に記載の方法。 (19)前記基板は、Si,Ge,SiGe,GaA
s,InAs,InPからなる群より選択された半導電
性材料であり、層状の半導体である、上記(16)に記
載の方法。 (20)工程(B)は、レジストを設ける工程と、前記
レジストをパターニングする工程と、前記パターニング
されたレジストを含まない領域をエッチングする工程と
を含む、上記(16)に記載の方法。 (21)前記SiO2 層は、化学エッチャントを用いて
除去される、上記(16)に記載の方法。 (22)前記絶縁体層は、CVD,低圧CVD,プラズ
マCVDからなる群より選択された付着プロセス、およ
びコンフォーマル層を形成することができる他の同様の
付着プロセスによって形成される、上記(16)に記載
の方法。 (23)前記平坦化する工程は、化学機械研磨または研
削によって行う、上記(16)に記載の方法。 (24)工程(J)は、化学的酸化物除去プロセスを用
いて行う、上記(16)に記載の方法。 (25)前記化学的酸化物除去プロセスは、HFおよび
NH3 の蒸気で行う、上記(24)に記載の方法。 (26)前記化学的酸化物除去プロセスは、約1.06
66Pa(約8m Torr)以下の圧力で行う、上記
(24)に記載の方法。 (27)前記高誘電率,低温金属酸化物は、ZrO2 ,
チタン酸バリウム,チタン酸ストロンチウム,チタン酸
バリウムストロンチウム、または、950〜1050
℃,10秒のアニールが用いられると劣化する他の酸化
物である、上記(16)に記載の方法。 (28)前記高誘電率,低温金属酸化物は、化学的気相
成長(CVD),プラズマCVD,スパッタリング,原
子層付着からなる群より選択された付着プロセス、およ
び他の同様の付着プロセスによって形成される、上記
(16)に記載の方法。 (29)前記高誘電率,低温金属酸化物は、約5〜約3
0Åの厚さを有する、上記(16)に記載の方法。 (30)前記高誘電率,低温金属酸化物は、約950℃
以下の温度で約30秒以内の期間、N2 でアニールされ
る、上記(16)に記載の方法。 (31)前記ゲート導体は、ポリシリコン,W,Ta,
TiN,および他の同様の導体である、上記(16)に
記載の方法。 (32)半導体基板上に形成された少なくとも1つのゲ
ート領域を有するMOSFETデバイスであって、前記
ゲート領域は、ゲート導体とゲート絶縁体とスペーサと
を有し、前記ゲート絶縁体は、7.0より大きい誘電率
を有する高誘電率の金属酸化物であり、前記ゲート領域
は、前記ゲート絶縁体下に形成されたサブリソグラフィ
ック・チャネルをさらに有し、前記チャネル長は、テー
パが設けられたパッド酸化物層上に前記ゲート絶縁体の
一部を形成することによって決定される、MOSFET
デバイス。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
のMOSFETデバイスを示す図である。
のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
Claims (16)
- 【請求項1】低オーバーラップ容量および短チャネル長
を有するMOSFETデバイスを形成する方法であっ
て、 (a)基板の表面上に形成された積層膜を有する半導体
構造を準備する工程を含み、前記積層膜は、少なくと
も、前記基板の前記表面上に形成されたパッド酸化物層
と、前記パッド酸化物層上に形成された窒化物層とを有
し、 (b)前記窒化物層内に、前記パッド酸化物層上で停止
するゲートホールを形成する工程と、 (c)前記ゲートホール内の前記窒化物層上に酸化物層
を形成する工程と、 (d)前記ゲートホール内に、前記基板を露出させる開
口を設けるために、前記酸化物層と前記パッド酸化物層
の一部とをエッチングする工程とを含み、このエッチン
グ工程によって、前記パッド酸化物層に、テーパが設け
られ、 (e)前記ゲートホールの周囲および前記露出された基
板上に、高誘電率,高温金属酸化物層を形成する工程
と、 (f)前記ゲートホールを、ゲート導体で充填する工程
と、 (g)前記窒化物層を除去して、前記高誘電率,高温金
属酸化物の一部を露出させる工程と、 (h)前記MOSFETデバイスの製造を完成する工程
とを含む、MOSFETデバイスを形成する方法。 - 【請求項2】工程(h)は、前記ゲート導体下の前記基
板内に活性ソース/ドレイン拡張部を形成する工程と、
前記露出された高誘電率,高温金属酸化物上にスペーサ
を形成する工程と、前記基板内に活性ソース/ドレイン
領域を形成する工程と、前記活性ソース/ドレイン領域
に接する前記パッド酸化物の一部内および前記ゲート導
体表面部内にシリサイド領域を形成する工程とを含む、
請求項1に記載の方法。 - 【請求項3】工程(d)を、化学的酸化物除去プロセス
を用いて行う、請求項1に記載の方法。 - 【請求項4】前記化学的酸化物除去プロセスは、HFお
よびNH3 の蒸気で1.0666Pa(8m Tor
r)以下の圧力で行う、請求項3に記載の方法。 - 【請求項5】前記高誘電率,高温金属酸化物は、Al2
O3 またはTiO2 、あるいは950〜1050℃
で10秒間のアニールを用いる劣化に耐えることができ
る他の酸化物である、請求項1に記載の方法。 - 【請求項6】前記高誘電率,高温金属酸化物は、化学的
気相成長(CVD),プラズマCVD,スパッタリン
グ,原子層付着,および他の同様の付着プロセスからな
る群より選択された付着プロセスによって形成される、
請求項1に記載の方法。 - 【請求項7】前記高誘電率,高温金属酸化物は、5〜3
0Åの厚さを有する、請求項1に記載の方法。 - 【請求項8】前記ゲート導体は、ポリシリコン,W,T
a,TiN,および他の同様の導体である、請求項1に
記載の方法。 - 【請求項9】低オーバーラップ容量および短チャネル長
を有するMOSFETデバイスを形成する方法であっ
て、 (A)基板の表面上に形成されたダミー積層膜を有する
半導体構造を準備する工程を含み、前記ダミー積層膜
は、少なくとも、前記基板の前記表面上に形成されたパ
ッド酸化物層と、前記パッド酸化物層上に形成されたポ
リシリコン層と、前記ポリシリコン層上に形成されたS
iO2 層とを有し、 (B)パターニングされたダミー・ゲート領域を設ける
ために、前記パッド酸化物層上で停止する前記ダミー積
層膜の選択部分を除去する工程と、 (C)前記パターニングされたダミー・ゲート領域か
ら、前記SiO2 層を除去する工程と、 (D)前記ダミー・ゲート領域下の前記基板内に、活性
ソース/ドレイン拡張部を形成する工程と、 (E)前記ダミー・ゲート領域の側壁上にスペーサを形
成する工程と、 (F)前記基板内に、活性ソース/ドレイン領域を形成
する工程と、 (G)前記パッド酸化物層の一部内および前記ダミー・
ゲート領域の前記ポリシリコン層内に、シリサイド領域
を形成する工程と、 (H)前記ダミー・ゲート領域を取り囲む絶縁体層を形
成する工程と、 (I)前記ダミー・ゲート領域内の前記ポリシリコン層
が露出するまで前記絶縁体層を平坦化する工程と、 (J)前記基板の一部を露出させるために、開口を形成
する工程とを含み、前記開口は、前記ダミー・ゲート領
域の前記ポリシリコン層を除去することによって、およ
び、前記ダミー・ゲート領域の前記パッド酸化物層の一
部にテーパを設けることによって形成され、 (K)前記開口内に、高誘電率,低温金属酸化物を形成
する工程と、 (L)前記開口を、低温で付着されたゲート導体で充填
する工程とを含む、MOSFETデバイスを形成する方
法。 - 【請求項10】工程(J)は、化学的酸化物除去プロセ
スを用いて行う、請求項9に記載の方法。 - 【請求項11】前記化学的酸化物除去プロセスは、HF
およびNH3 の蒸気で1.0666Pa(8m To
rr)以下の圧力で行う、請求項10に記載の方法。 - 【請求項12】前記高誘電率,低温金属酸化物は、Zr
O2 ,チタン酸バリウム,チタン酸ストロンチウム,
チタン酸バリウムストロンチウム、または、950〜1
050℃,10秒のアニールが用いられると劣化する他
の酸化物である、請求項9に記載の方法。 - 【請求項13】前記高誘電率,低温金属酸化物は、化学
的気相成長(CVD),プラズマCVD,スパッタリン
グ,原子層付着からなる群より選択された付着プロセ
ス、および他の同様の付着プロセスによって形成され
る、請求項9に記載の方法。 - 【請求項14】前記高誘電率,低温金属酸化物は、5〜
30Åの厚さを有する、請求項9に記載の方法。 - 【請求項15】前記高誘電率,低温金属酸化物は、95
0℃以下の温度で30秒以内の期間、N2 でアニール
される、請求項9に記載の方法。 - 【請求項16】前記ゲート導体は、ポリシリコン,W,
Ta,TiN,および他の同様の導体である、請求項9
に記載の方法。
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