JP3529732B2 - Ｍｏｓｆｅｔデバイスを形成する方法 - Google Patents

Ｍｏｓｆｅｔデバイスを形成する方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特に、高誘電率（７より大きい誘電率ｋ）ゲート
絶縁体，低オーバーラップ容量（０．３５ｆＦ／μｍ以
下）、およびリソグラフィにより定められたゲート長よ
り短いチャネル長（サブリソグラフィック、例えば０．
１μｍ以下）を有する金属酸化膜半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）デバイスを製造する方法に関す
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴのチャネル長が、０．１μ
ｍ以下の寸法までスケールダウンされると、また、ゲー
ト酸化物の厚さが、１．５ｎｍより薄い厚さまでスケー
ルダウンされると、１Ａ／ｃｍ2 より大きいトンネル電
流が、ＳｉＯ2 をゲート誘電体層として使用することを
妨げる。従って、高誘電率ゲート絶縁体を用いる相補形
金属酸化膜半導体（ＣＭＯＳ）技術の開発を、０．１μ
ｍ以下の状況にまでＣＭＯＳスケーリングを続けること
が重要要件である。
【０００３】高誘電率ゲート絶縁体を用いる普通のゲー
トＣＭＯＳ技術では、ソース／ドレインのイオン注入の
活性化アニールは、典型的には、ゲート絶縁体が形成さ
れた後に行われる。このことは、高誘電率絶縁体の特性
の劣化を防ぐために、アニール温度を８００℃より低い
温度に制限する。このような低温アニールは、ソース／
ドレイン接合の部分的活性化、および、ポリシリコン・
ゲートの空乏を生じる。上述した特徴は共に、しばしば
デバイス性能の劣化を生じるので望ましくない。
【０００４】さらに、普通のゲートＣＭＯＳ技術では、
ソース／ドレイン拡張部は、デバイスのゲート領域をオ
ーバーラップしなければならない。このオーバーラップ
は、デバイス内に容量を生じる。ソース／ドレイン拡張
部のゲート領域とのオーバーラップが大きくなるほど、
オーバーラップ容量が大きくなる。同様に、ソース／ド
レイン拡張部のゲート領域とのオーバーラップがあまり
にも小さいと、信頼できないＭＯＳＦＥＴデバイスが製
造される。
【０００５】普通のゲートＣＭＯＳ技術に関連する他の
問題は、ゲートが、リソグラフィおよびエッチングを用
いて製造されることである。ＣＭＯＳデバイスのゲート
領域を形成する際にリソグラフィおよびエッチングを用
いることは、チャネル長がリソグラフィック・ツールと
同じオーダーであるＭＯＳＦＥＴデバイスを与える。す
なわち、リソグラフィにより定められたゲート長は、サ
ブリソグラフィック・デバイスの形成を妨げる。
【０００６】従来のゲートＣＭＯＳ技術の欠点のため、
高誘電率ゲート絶縁体，低オーバーラップ容量，および
サブリソグラフィック・チャネル長を有するＭＯＳＦＥ
Ｔデバイスの製造を可能にする新規かつ改良された方法
を開発する必要性が絶えず存在している。
【０００７】
【発明が解決しようとする課題】本発明の１つの目的
は、デバイスのゲート絶縁体として高誘電率誘電体材料
を含む、非常に信頼できるＭＯＳＦＥＴデバイスを製造
する方法を提供することにある。
【０００８】本発明の他の目的は、高誘電率誘電ゲート
絶縁体および低オーバーラップ容量を含む、非常に信頼
できるＭＯＳＦＥＴデバイスを製造する方法を提供する
ことにある。
【０００９】本発明のさらに他の目的は、高誘電率ゲー
ト絶縁体，低オーバーラップ容量，および短チャネル長
を有する、非常に信頼できるＭＯＳＦＥＴデバイスを製
造する方法を提供することにある。
【００１０】本発明のさらに他の目的は、低オーバーラ
ップ容量および短チャネル長を有し、デバイスのゲート
絶縁体として、高誘電率，低温金属酸化物または高誘電
率，高温金属酸化物を用いる、非常に信頼できるＭＯＳ
ＦＥＴデバイスを製造する方法を提供することにある。
【００１１】用語“高誘電率”は、本発明では、Ｓｉ3
Ｎ4 の誘電率より大きい、すなわち７．０より大きい誘
電率を有する誘電体材料を示すために用いられる。より
好適には、用語“高誘電率”は、１５以上の誘電率を有
する誘電体材料を示す。
【００１２】用語“低オーバーラップ容量”は、本発明
では、０．３５ｆＦ／μｍ以下の容量を示すために用い
られる。
【００１３】用語“短チャネル長”は、本発明では、長
さが０．１μｍ以下、すなわちサブリソグラフィックで
あるゲート領域の下にあるゲートチャネルを示すために
用いられる。
【００１４】用語“高温金属酸化物”は、約９５０〜１
０５０℃、好適には１０００℃の温度で１０秒間アニー
ルを受けるときに劣化しない金属酸化物を示す。このク
ラスの金属酸化物の例は、限定はされないが、Ａｌ2 Ｏ
3 およびＴｉＯ2 を含む。
【００１５】用語“低温金属酸化物”は、９５０〜１０
５０℃、好適には１０００℃で１０秒間アニールする
と、金属に転換されるか、あるいは、漏出しやすい（ｌ
ｅａｋｙ）金属酸化物を示す。この種の金属酸化物の例
は、限定はされないが、ＺｒＯ 2 ，チタン酸バリウム，
チタン酸ストロンチウム，およびチタン酸バリウムスト
ロンチウムを含む。
【００１６】
【課題を解決するための手段】これらのおよび他の目的
および利点は、ゲート電極の形成のためのダマシン処理
工程と、パッド酸化物層内に大きなテーパを設けるため
の化学的酸化物除去（ＣＯＲ）処理工程とを含む方法を
用いることによって本発明において実現することができ
る。これらの２つの処理工程を、高誘電率誘電体材料と
組み合わせて用いると、低オーバーラップ容量および短
チャネル長を有するＭＯＳＦＥＴデバイスを製造するこ
とができる。
【００１７】本発明の一態様では、ゲート絶縁体とし
て、高誘電率，高温金属酸化物を用い、この発明の処理
工程は、次の工程を含む。
【００１８】すなわち、（ａ）基板の表面上に形成され
た積層膜を有する半導体構造を準備する工程を含み、前
記積層膜は、少なくとも、前記基板の前記表面上に形成
されたパッド酸化物層と、前記パッド酸化物層上に形成
された窒化物層とを有し、（ｂ）前記窒化物層内に、前
記パッド酸化物層上で停止するゲートホールを形成する
工程と、（ｃ）前記ゲートホール内の前記窒化物層上
に、酸化膜を形成する工程と、（ｄ）前記ゲートホール
内に、前記基板の一部を露出させる開口を設けるため
に、前記酸化物層と前記パッド酸化物層の一部とをエッ
チングする工程とを含み、このエッチング工程によっ
て、前記パッド酸化物層に、テーパが設けられ、（ｅ）
前記ゲートホールの周囲、および前記露出された基板上
に、高誘電率，高温金属酸化物層を形成する工程と、
（ｆ）前記ゲートホールを、ゲート導体で充填する工程
と、（ｇ）前記窒化物層を除去して、前記高誘電率，高
温金属酸化物の一部を露出させる工程と、（ｈ）前記Ｍ
ＯＳＦＥＴデバイスの製造を完成する工程とを含む。
【００１９】工程（ｈ）は、前記ゲート導体下の前記基
板内に活性ソース／ドレイン拡張部を形成する工程と、
前記高誘電率，高温金属酸化物の露出された側壁上にス
ペーサを形成する工程と、前記基板内に活性ソース／ド
レイン領域を形成する工程と、前記パッド酸化物層の一
部内および前記ゲート導体内にシリサイド領域を形成す
る工程とを含む。
【００２０】本発明の他の態様では、ゲート絶縁体とし
て、高誘電率，低温金属酸化物を用い、この発明の処理
工程は、次の工程を含む。
【００２１】すなわち、（Ａ）基板の表面上に形成され
たダミー積層膜を有する半導体構造を準備する工程を含
み、前記ダミー積層膜は、少なくとも、前記基板の前記
表面上に形成されたパッド酸化物層と、前記パッド酸化
物層上に形成されたポリシリコン層と、前記ポリシリコ
ン層上に形成されたＳｉＯ2 層とを有し、（Ｂ）パター
ニングされたダミー・ゲート領域を設けるために、前記
パッド酸化物層上で停止する前記ダミー積層膜の選択部
分を除去する工程と、（Ｃ）前記パターニングされたダ
ミー・ゲート領域から、前記ＳｉＯ2 層を除去する工程
と、（Ｄ）前記ダミー・ゲート領域下の前記基板内に、
活性ソース／ドレイン拡張部を形成する工程と、（Ｅ）
前記ダミー・ゲート領域の側壁上に、スペーサを形成す
る工程と、（Ｆ）前記基板内に、活性ソース／ドレイン
領域を形成する工程と、（Ｇ）前記パッド酸化物層の一
部内および前記ダミー・ゲート領域の前記ポリシリコン
層内に、シリサイド領域を形成する工程と、（Ｈ）前記
ダミー・ゲート領域を取り囲む絶縁層を形成する工程
と、（Ｉ）前記ダミー・ゲート領域内の前記ポリシリコ
ン層で停止する前記絶縁体を平坦化する工程と、（Ｊ）
前記基板の一部を露出させるために、開口を形成する工
程とを含み、前記開口は、前記ダミー・ゲート領域の前
記ポリシリコン層を除去することによって、および、前
記ダミー・ゲート領域の前記パッド酸化物層の一部にテ
ーパを設けることによって形成され、（Ｋ）前記開口内
に、高誘電率，低温金属酸化物を形成する工程と、
（Ｌ）前記開口を、低温で付着されたゲート導体で充填
する工程とを含む。
【００２２】任意の平坦化プロセスは、工程（Ｌ）に続
いて行うことができる。
【００２３】本発明のさらに他の形態は、上記方法のい
ずれかを用いて製造されるＭＯＳＦＥＴデバイスに関す
る。本発明のＭＯＳＦＥＴデバイスは、低オーバーラッ
プ容量および短チャネル長を有することを特徴とする。
特に、本発明のＭＯＳＦＥＴデバイスは、少なくとも、
テーパが設けられたパッド酸化物層の一部上に形成され
た高誘電率ゲート絶縁体を有する１つのゲート領域を備
え、前記ゲート領域は、長さがサブリソグラフィック
な、好適には０．１μｍ以下であるチャネルをさらに有
する。
【００２４】
【発明の実施の形態】次に、図面を参照することによっ
て、高誘電率ゲート絶縁体，低オーバーラップ容量，お
よび短チャネル長を有するＭＯＳＦＥＴデバイスを製造
する方法を提供する本発明をより詳細に説明する。図面
の中で、同じ参照番号は、同じおよび／または対応する
要素を説明するために用いられる。
【００２５】図１〜図７を参照して、本発明の第１の実
施例で用いられる基本的な処理工程を示す。特に、図１
〜図７は、本発明の第１の方法を用いて形成することが
できる１つの可能なＭＯＳＦＥＴデバイスの断面図であ
る。上述したように、ゲート絶縁体として、高誘電率，
高温金属酸化物を用いるときに、第１の方法が、適用さ
れる。
【００２６】図１は、本発明の工程（ａ）から形成され
る初期構造を示す。初期構造は、基板１０と積層膜１２
とを有する。積層膜１２は、基板１０の表面上に形成さ
れるＳｉＯ2 のようなパッド酸化物層１４と、パッド酸
化物層１４上に形成されるＳｉ3 Ｎ4 のような窒化物層
１６とを有する。図面は、２つの材料層を有する積層膜
を示すが、積層膜はまた、追加の材料層を有することが
できる。この実施例では、図面の中で、窒化物層１６
は、分離溝を画成する際に用いられる窒化物層とは異な
り、従って、窒化物層１６は、次のエッチング工程によ
って除去され、構造のゲート領域を露出し、パッド酸化
物層は、窒化物層の除去後、基板部分上に残る。
【００２７】パッド酸化物層１４は、普通の熱成長プロ
セスを用いて基板１０の表面上に形成されるか、あるい
はまた、パッド酸化物層は、限定はされないが、化学的
気相成長（ＣＶＤ），プラズマＣＶＤ，スパッタリン
グ，蒸着のような普通の付着プロセス、および他の同様
の付着プロセスによって形成することができる。パッド
酸化物層の厚さは、変えることができるが、次の処理工
程で形成される対応するゲート絶縁体よりも厚くするべ
きである。典型的には、パッド酸化物層は、約８〜約２
０ｎｍの厚さを有する。
【００２８】窒化物層１６に関する限りは、窒化物層１
６は、パッド酸化物層を形成する際に上述したような同
じプロセスを含む、技術上周知の普通の付着プロセスを
用いてパッド酸化物層１４の表面上に形成される。窒化
物層の厚さは、変えることができるが、窒化物層が上に
形成されるパッド酸化物よりも厚くするべきである。典
型的には、本発明では、積層膜１２の窒化物層１６は、
約５０〜約２００ｎｍの厚さを有する。
【００２９】本発明で用いられる基板は、シリコンのよ
うな半導電性材料が含まれる全ての普通の半導体基板と
することができる。本発明で用いることができる幾つか
の半導体基板の例は、限定はされないが、Ｓｉ，Ｇｅ，
ＳｉＧｅ，ＧａＰ，ＩｎＡｓ，ＩｎＰ、および他のＩＩ
Ｉ族／Ｖ族化合物半導体を含む。また、基板は、Ｓｉ／
ＳｉＧｅのような層状の半導体より構成することができ
る。基板は、製造されるべき所望のデバイスに基づい
て、ｎ型またはｐ型とすることができる。基板は、種々
の活性領域および／または分離領域を含むことができ
る。これらは、技術上周知の処理技術を用いて、基板上
に形成されるか、あるいは、基板内に形成される。本発
明で用いられる好適な基板は、Ｓｉウエハまたはチップ
である。
【００３０】基板１０上に積層膜１２を形成する前に、
基板内に分離溝が形成される。分離溝は、前に付着され
た窒化物層（これは、窒化物層１６とは異なる），パッ
ド酸化物層１４，および基板１０の一部を経て形成され
る。分離溝は、普通のリソグラフィおよびエッチング
（反応性イオンエッチング（ＲＩＥ），プラズマエッチ
ング，イオンビームエッチング、および他の同様のドラ
イエッチ・プロセス）を用いて形成される。図示はしな
いが、リソグラフィ工程は、普通のフォトレジストと、
任意の反射防止膜とを用い、フォトレジストおよび反射
防止膜は共に、分離溝が基板内に形成された後に除去さ
れる。
【００３１】酸化物ライナー、例えばＳｉＯ2 が、各分
離溝の側壁および底部に沿うようにして、分離溝内に形
成され、次に、分離溝は、分離溝誘電体材料で充填され
る（図面では、分離領域１８は、酸化物ライナーおよび
分離溝誘電体材料の両方を含むことを意味する）。任意
の高密度化工程および／または平坦化工程を、分離溝充
填の後に行うことができる。分離溝充填，平坦化，積層
膜１２形成後に形成される構造を、図１に示す。酸化物
ライナーは、パッド酸化物の上面で連続層を形成し、従
って、分離溝の底部全体が、基板１０から分離する。
【００３２】酸化物ライナーは、パッド酸化物層１４を
形成する際に、上述したような同じプロセスを含む全て
の普通の付着または熱成長プロセスを用いて形成するこ
とができる。酸化物ライナーの厚さは、酸化物ライナー
を形成する際に用いられる処理技術に基づいて変えるこ
とができるが、酸化物ライナーの典型的な厚さの範囲
は、約５〜約２０ｎｍである。
【００３３】酸化物ライナーが、分離溝の底部に沿って
形成された後に、分離溝誘電体材料が、前に形成された
窒化物層の表面上、および分離溝内に形成される。本発
明で用いられる充填プロセスは、限定はされないが、Ｃ
ＶＤおよびプラズマＣＶＤを含む普通の付着プロセスを
含む。本発明のこの工程で用いることができる適切な分
離溝誘電体材料は、普通の誘電体材料を含む。本発明で
用いることができる幾つかの適切な分離溝誘電体材料の
例は、限定はされないが、テトラエチルオルトシリケー
ト（ＴＥＯＳ），ＳｉＯ2 ，流動性酸化物、および他の
同様の誘電体材料を含む。ＴＥＯＳが分離溝誘電体材料
として用いられると、平坦化の前に、任意の高密度化工
程を用いることができる。
【００３４】平坦化プロセスは、限定はされないが、化
学機械研磨（ＣＭＰ），および研削を含む、当業者に周
知の普通の平坦化技術を含む。分離領域を形成した後
は、窒化物層を除去することができ、新しい窒化物層１
６が形成されるか、あるいはまた、追加の窒化物材料を
付着して、新しい窒化物層１６を形成する。
【００３５】本発明の第１の方法の次の工程は、窒化物
層１６内に、パッド酸化物１４上で停止するゲートホー
ル２０の形成を含む（図２に示す）。特に、ゲートホー
ルは、普通のリソグラフィ，エッチング（反応性イオン
エッチング（ＲＩＥ），プラズマエッチング，イオンビ
ームエッチング、および他の同様のドライエッチング・
プロセス）を用いて形成され、図２に示す構造を与え
る。普通のフォトレジストは、ゲートホールを画成する
際に用いられ、ゲートホールを製造した後に除去され
る。図面には、構造内に１つのゲートホールのみの形成
を示すが、複数のゲートホールもまた、含まれる。
【００３６】ゲートホール形成に続いて、任意のスレシ
ョルド調整イオン注入工程を、普通のイオン注入および
活性アニールを用いて行うことができ、これらのプロセ
スは共に、当業者に周知である。
【００３７】ゲートホール形成および任意のスレショル
ド調整イオン注入形成の後に、酸化膜２２が、ゲートホ
ール２０内の窒化物層上に形成され、図３に示す構造を
与える。酸化物層は、ゲートホール内の窒化物層上に酸
化物層を形成することができるＣＶＤのような付着プロ
セスを用いることによって形成される。酸化物は、ＴＥ
ＯＳのような普通の材料より構成される。
【００３８】次に、図４に示すように、ゲートホール内
にテーパが設けられたパッド酸化物層を設けるために、
ゲートホール２０の底部のパッド酸化物層１４内に開口
２４が形成される。“テーパ（ｔａｐｅｒ）”によっ
て、パッド酸化物の側壁が、垂直ではないことを意味し
ている。パッド酸化物の側壁は、９０°からかなりそれ
る。好適には、テーパ状のパッド酸化物の側壁は、約４
５°以下である。テーパは、本発明では、酸化物を除去
する際に非常に選択的な化学的酸化物除去（ＣＯＲ）工
程を用いることによって与えられる。本発明のこの工程
は、前にゲートホール内の窒化物層上に形成された酸化
物層を完全に除去しながら、パッド酸化物層をテーパ状
にすることによって、ゲートホール内に基板１０の一部
を露出させる。ＣＯＲ工程は、気相の化学的酸化物除去
プロセスであり、ＨＦおよびＮＨ3の蒸気を、エッチャ
ントとして用い、低圧（約１．０６６６Ｐａ（約８ｍ
Ｔｏｒｒ）以下、好ましくは、約０．７９９９Ｐａ（約
６ｍ Ｔｏｒｒ）以下）を用いる。
【００３９】ゲートホール内の酸化物層にテーパを設け
た後、高誘電率，高温金属酸化物層２６（図５を参照）
が、ゲートホールの周囲（テーパが設けられたパッド酸
化物層および基板の露出面を含む）に形成される。高誘
電率，高温金属酸化物は、限定はされないが、ＣＶＤ，
プラズマＣＶＤ，原子層付着，スパッタリング、および
他の同様の付着プロセスを含む普通の付着プロセスを用
いて形成される。前述したように、高誘電率，高温材料
は、９５０〜１０５０℃、好適には１０００℃で１０秒
間アニールされても劣化しない金属酸化物を含む。本発
明で用いることができる高誘電率，高温金属酸化物の幾
つかの例は、Ａｌ2 Ｏ3 およびＴｉＯ2を含む。
【００４０】高誘電率，高温誘電体材料の厚さは、本発
明にとって重要ではないが、典型的には、約５〜約３０
Åである。
【００４１】高誘電率，高温金属酸化物の形成に続い
て、ゲートホールが、ＣＶＤ，プラズマＣＶＤ，蒸着，
およびスパッタリングのような、当業者に周知の普通の
付着プロセスを用いて、ゲート導体２８で充填される。
本発明で用いることができる適切なゲート導体は、限定
はされないが、ポリシリコン，Ｗ，Ｔａ，ＴｉＮ、およ
び他の同様の導電材料を含む。また、ゲート導体を含む
構造を、図５に示す。必要ならば、ゲートホールをゲー
ト導体で充填した後に、普通の平坦化プロセスを用い
る。
【００４２】次に、図６に示すように、窒化物層１６
が、普通のダマシン・エッチバック・プロセスを用いて
構造から除去される。特に、他の周囲の材料層に比較し
て窒化物層を除去する際に非常に選択的な熱燐酸のよう
な化学エッチャントを、ダマシン・エッチバック・プロ
セスに用いる。本発明で用いられるダマシン・エッチバ
ック・プロセスは、上述したパッド酸化物層上で停止す
る。
【００４３】窒化物層１６の除去に続いて、ＭＯＳＦＥ
Ｔデバイスに典型的に存在する他の領域が、当業者に周
知の技術を用いて製造される。本発明の１つの完成され
たＭＯＳＦＥＴデバイスを、図７に示す。図７は、ＭＯ
ＳＦＥＴデバイス領域の周囲の拡大図である。特に、図
７は、ソース／ドレイン拡張部３０，スペーサ３２，ソ
ース／ドレイン領域３４，シリサイド領域３６を含む。
ソース／ドレイン拡張部は、普通のイオン注入およびア
ニールを用いて形成される。ソース／ドレイン領域を活
性化する際に用いられるアニール温度は、典型的には約
９５０℃以上であり、アニール時間は、典型的には、約
５秒以内である。
【００４４】スペーサ３２は、普通の窒化物（例えば、
Ｓｉ3 Ｎ4 ）または酸化物（例えば、ＳｉＯ2 ）より構
成され、技術上周知の普通の付着プロセスを用いて形成
され、その後、ＲＩＥまたは他の同様のエッチ・プロセ
スによってエッチングされる。スペーサ３２の厚さは、
変えることができるが、典型的には、約１００〜１５０
ｎｍの厚さを有する。
【００４５】ソース／ドレイン領域３４は、普通のイオ
ン注入およびアニールによって形成される。ソース／ド
レイン領域を活性化する際に用いられるアニール温度
は、典型的には、約１０００℃以上，約５秒以内の期間
である。
【００４６】シリサイド領域は、当業者に周知の普通の
サリサイド処理工程を用いて構造内に形成される。この
ような処理工程は、周知であるので、同じ処理工程の詳
細な説明は、行わない。
【００４７】次に、図７に示す構造は、技術上周知の他
の普通のＣＭＯＳ処理工程を受けることができ、ＣＭＯ
Ｓ処理工程は、例えば、Ｒ．Ｃｏｌｃｌａｓｅｒの“Ｍ
ｉｃｒｏ Ｅｌｅｃｔｒｏｎｉｃｓ ｐｒｏｃｅｓｓｉ
ｎｇ ａｎｄ ＤｅｖｉｃｅＤｅｓｉｇｎ”，Ｃｈａｐ
ｔｅｒ １０，ｐａｇｅ ２６６−２６９，Ｊｏｈｎ
Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ ｐｕｂｌｉｓｈｅｒ，
１９８０に説明されている。
【００４８】上述した説明、および図１〜図７は、本発
明の方法を例示し、ゲート絶縁体として、高誘電率，高
温金属酸化物を用いている。以下の説明、および図８〜
図１３は、ゲート絶縁体として、高誘電率，低温金属酸
化物を用いるときの本発明の方法を示す。図８〜図１３
に示す第２の実施例は、本発明の好適な実施例を示すこ
とに注意されたい。
【００４９】本発明のこの実施例で用いられる初期構造
を、図８に示す。特に、図８は、基板１０と、分離溝１
８と、ダミー積層膜５０とを有する。ダミー積層膜５０
は、パッド酸化物層１４，ポリシリコン層５２，および
ＳｉＯ2 層５４を有する。分離溝およびパッド酸化物層
は、本発明の第１の実施例に関連して前述した処理工程
を用いて形成される。ダミー積層膜５０のポリシリコン
層は、ＣＶＤ，プラズマＣＶＤ，スパッタリングのよう
な普通の付着プロセスを用いて形成され、低圧ＣＶＤプ
ロセスが、非常に好適である。ポリシリコン層５２の厚
さは、本発明にとっては重要ではないが、典型的には、
約１０００〜約２０００Åである。
【００５０】ダミー積層膜５０のＳｉＯ2 層は、テトラ
エチルオルトシリケート（ＴＥＯＳ）のオゾン付着、あ
るいはＳｉＯ2 層を形成できる他の付着プロセスを用い
て形成される。ＳｉＯ2 層５４の厚さは、本発明にとっ
ては重要ではないが、典型的には、約３００〜約５００
Åである。
【００５１】図８はまた、ダミー積層膜５０内にダミー
・ゲート領域を製造する際に用いられるパターニングさ
れたレジスト５６の存在を示す。本発明で用いられるレ
ジストは、リソグラフィで用いられる普通のレジストで
あり、このレジストは、普通の付着プロセス，露光，現
像を用いて、ＳｉＯ2 層上に形成される。
【００５２】パターニングされたレジストは、本発明で
は、ダミー積層膜５０の一部を保護するために用いられ
る。ダミー積層膜５０の保護されない領域は、ＲＩＥま
たはプラズマエッチングのような普通のドライエッチン
グ・プロセスを用いて除去され、パッド酸化物層１４上
で停止する。保護されない層、すなわち、ダミー積層膜
のポリシリコン層５２およびＳｉＯ2 層５４を除去した
後に、パターニングされたレジストが、当業者に周知の
普通の剥離技術を用いて剥離され、前に保護されていた
ダミー・ゲート領域のＳｉＯ2 層が、普通のウェットエ
ッチ・プロセスを用いて除去される。
【００５３】ダミー・ゲート領域から、パターニングさ
れたレジストおよびＳｉＯ2 層５４を除去した後に、ソ
ース／ドレイン拡張部３０，スペーサ３２，ソース／ド
レイン領域３４，およびシリサイド領域３６（ソース／
ドレイン領域上、およびダミー・ゲートのポリシリコン
上の）が形成され、図９に示す構造が与えられる。領域
３０，３２，３４，３６は、上述した技術と同じ処理技
術を用いて形成される。図９は、ポリシリコン層５２を
有するダミー・ゲート領域５８を含む構造を示すことに
注意されたい。ダミー・ゲート領域の使用、および領域
３０，３２，３４，３６の連続形成は、ゲート絶縁体と
して高誘電率，低温金属酸化物を用いることを可能にす
る。
【００５４】次に、図１０に示すように、絶縁体層６０
を、ＣＶＤ，低圧ＣＶＤ，プラズマＣＶＤのような普通
の付着プロセス、および構造上にコンフォーマルな層を
形成できる他の同様の付着プロセスを用いて、構造上に
形成することができる。ＳｉＯ2 のような絶縁体材料を
絶縁体層６０として用いることができる。絶縁体層の厚
さは、用いられる材料の種類に基づいて変えることがで
きるが、典型的には、約２０００〜約３０００Åの厚さ
である。
【００５５】構造上に絶縁体層を形成した後、化学機械
研磨または研削のような普通の平坦化プロセスを用いる
ことができる。本発明のこの工程で用いられる平坦化プ
ロセスは、ポリシリコン層５２上に形成されたシリサイ
ド領域３６が除去された後に、停止されることに注意さ
れたい。従って、平坦化は、ダミー・ゲート領域のポリ
シリコン層５２を露出する。上記平坦化工程を行った後
に形成された構造を、図１１に示す。
【００５６】次に、ポリシリコン層５２が、ＲＩＥまた
は化学的ダウンストリーム型エッチング・プロセスを用
いて除去され、パッド酸化物層１４を露出させる。次
に、露出されたパッド酸化物は、上述したＣＯＲプロセ
スを用いてエッチングされ、パッド酸化物層内にテーパ
が形成される（図１２に示す）。組み合わされたエッチ
ング工程は、構造内に開口２４を形成する。上記開口
は、テーパが形成されたパッド酸化物層を含む。
【００５７】パッド酸化物層内にテーパを形成した後、
ＺｒＯ2 ，チタン酸バリウム・チタン酸ストロンチウ
ム，チタン酸バリウムストロンチウムなどのような高誘
電率，低温金属酸化物層６２が、高誘電率，高温金属酸
化物に関連して前述した普通の付着プロセスを用いて開
口内に形成される。高誘電率，低温金属酸化物の厚さ
は、約５〜約３０Åである。
【００５８】任意のバリア層、例えば、窒化物は、高誘
電率，低温金属酸化物の付着の前に開口内に形成するこ
とができる。任意のバリア層が、構造内に形成される
と、ＣＶＤのような普通の付着プロセスを用いることが
でき、その厚さは、バリア層を形成する際に用いられる
材料の種類に基づいて変えることができる。
【００５９】構造内に高誘電率，低温金属酸化物を形成
した後に、約９５０℃以下の温度および約３０秒間以内
でＮ2 による急速熱アニールが用いられる。この急速熱
アニールは、単一のランプ（ｒａｍｐ）およびソーク
（ｓｏａｋ）サイクルを用いて行うことができ、あるい
は、複数のランプおよびソーク・サイクルを用いること
ができる。
【００６０】次に、前述したような導電材料２８が、前
述した処理工程を用いて開口内に形成される。次に、こ
の構造は、普通の平坦化プロセス、例えばＣＭＰによっ
て平坦化することができ、図１３に示す構造を与える。
【００６１】図７および図１３は共に、ゲート絶縁体と
して高誘電率の金属酸化物を用いるＭＯＳＦＥＴデバイ
スを示している。さらに、図７および図１３に示すＭＯ
ＳＦＥＴデバイスは、低オーバーラップ容量および短チ
ャネル長を有する。短チャネル長は、パッド酸化物層に
テーパを設けることの直接の結果である。上述したよう
に、パッド酸化物層にテーパを設けることによって、チ
ャネル３８は、リソグラフィック・プロセスにより得る
ことができるチャネルよりもかなり小さい。
【００６２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）低オーバーラップ容量および短チャネル長を有す
るＭＯＳＦＥＴデバイスを形成する方法であって、
（ａ）基板の表面上に形成された積層膜を有する半導体
構造を準備する工程を含み、前記積層膜は、少なくと
も、前記基板の前記表面上に形成されたパッド酸化物層
と、前記パッド酸化物層上に形成された窒化物層とを有
し、（ｂ）前記窒化物層内に、前記パッド酸化物層上で
停止するゲートホールを形成する工程と、（ｃ）前記ゲ
ートホール内の前記窒化物層上に酸化物層を形成する工
程と、（ｄ）前記ゲートホール内に、前記基板を露出さ
せる開口を設けるために、前記酸化物層と前記パッド酸
化物層の一部とをエッチングする工程とを含み、このエ
ッチング工程によって、前記パッド酸化物層に、テーパ
が設けられ、（ｅ）前記ゲートホールの周囲および前記
露出された基板上に、高誘電率，高温金属酸化物層を形
成する工程と、（ｆ）前記ゲートホールを、ゲート導体
で充填する工程と、（ｇ）前記窒化物層を除去して、前
記高誘電率，高温金属酸化物の一部を露出させる工程
と、（ｈ）前記ＭＯＳＦＥＴデバイスの製造を完成する
工程とを含む、ＭＯＳＦＥＴデバイスを形成する方法。 （２）工程（ｈ）は、前記ゲート導体下の前記基板内に
活性ソース／ドレイン拡張部を形成する工程と、前記露
出された高誘電率，高温金属酸化物上にスペーサを形成
する工程と、前記基板内に活性ソース／ドレイン領域を
形成する工程と、前記パッド酸化物の一部内および前記
ゲート導体内にシリサイド領域を形成する工程とを含
む、上記（１）に記載の方法。 （３）前記基板は、基板内に形成された分離領域を含
む、上記（１）に記載の方法。 （４）前記分離領域は、酸化物ライナーと分離溝誘電体
材料とを含む、上記（３）に記載の方法。 （５）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，
ＩｎＳ，ＩｎＰからなる群より選択された半導電性材料
であり、層状の半導体である、上記（１）に記載の方
法。 （６）前記ゲートホールを、リソグラフィおよびエッチ
ングによって形成する、上記（１）に記載の方法。 （７）前記酸化物層を、酸化物材料の付着によって形成
する、上記（１）に記載の方法。 （８）工程（ｄ）を、化学的酸化物除去プロセスを用い
て行う、上記（１）に記載の方法。 （９）前記化学的酸化物除去プロセスは、ＨＦおよびＮ
Ｈ3 の蒸気で行う、上記（８）に記載の方法。 （１０）前記化学的酸化物除去プロセスは、約１．０６
６６Ｐａ（約８ｍ Ｔｏｒｒ）以下の圧力で行う、上記
（８）に記載の方法。 （１１）前記高誘電率，高温金属酸化物は、Ａｌ2 Ｏ3
またはＴｉＯ2 、あるいは９５０〜１０５０℃で１０秒
間のアニールを用いる劣化に耐えることができる他の酸
化物である、上記（１）に記載の方法。 （１２）前記高誘電率，高温金属酸化物は、化学的気相
成長（ＣＶＤ），プラズマＣＶＤ，スパッタリング，原
子層付着，および他の同様の付着プロセスからなる群よ
り選択された付着プロセスによって形成される、上記
（１）に記載の方法。 （１３）前記高誘電率，高温金属酸化物は、約５〜約３
０Åの厚さを有する、上記（１）に記載の方法。 （１４）前記ゲート導体は、ポリシリコン，Ｗ，Ｔａ，
ＴｉＮ，および他の同様の導体である、上記（１）に記
載の方法。 （１５）工程（ｇ）は、化学エッチャントを用いるダマ
シン処理工程を含む、上記（１）に記載の方法。 （１６）低オーバーラップ容量および短チャネル長を有
するＭＯＳＦＥＴデバイスを形成する方法であって、
（Ａ）基板の表面上に形成されたダミー積層膜を有する
半導体構造を準備する工程を含み、前記ダミー積層膜
は、少なくとも、前記基板の前記表面上に形成されたパ
ッド酸化物層と、前記パッド酸化物層上に形成されたポ
リシリコン層と、前記ポリシリコン層上に形成されたＳ
ｉＯ2 層とを有し、（Ｂ）パターニングされたダミー・
ゲート領域を設けるために、前記パッド酸化物層上で停
止する前記ダミー積層膜の選択部分を除去する工程と、
（Ｃ）前記パターニングされたダミー・ゲート領域か
ら、前記ＳｉＯ2 層を除去する工程と、（Ｄ）前記ダミ
ー・ゲート領域下の前記基板内に、活性ソース／ドレイ
ン拡張部を形成する工程と、（Ｅ）前記ダミー・ゲート
領域の側壁上にスペーサを形成する工程と、（Ｆ）前記
基板内に、活性ソース／ドレイン領域を形成する工程
と、（Ｇ）前記パッド酸化物層の一部内および前記ダミ
ー・ゲート領域の前記ポリシリコン層内に、シリサイド
領域を形成する工程と、（Ｈ）前記ダミー・ゲート領域
を取り囲む絶縁体層を形成する工程と、（Ｉ）前記ダミ
ー・ゲート領域内の前記ポリシリコン層で停止する前記
絶縁体層を平坦化する工程と、（Ｊ）前記基板の一部を
露出させるために、開口を形成する工程とを含み、前記
開口は、前記ダミー・ゲート領域の前記ポリシリコン層
を除去することによって、および、前記ダミー・ゲート
領域の前記パッド酸化物層の一部にテーパを設けること
によって形成され、（Ｋ）前記開口内に、高誘電率，低
温金属酸化物を形成する工程と、（Ｌ）前記開口を、低
温で付着されたゲート導体で充填する工程とを含む、Ｍ
ＯＳＦＥＴデバイスを形成する方法。 （１７）前記基板は、基板内に形成された分離領域を含
む、上記（１６）に記載の方法。 （１８）前記分離領域は、酸化物ライナーおよび分離溝
誘電体材料を含む、上記（１７）に記載の方法。 （１９）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡ
ｓ，ＩｎＡｓ，ＩｎＰからなる群より選択された半導電
性材料であり、層状の半導体である、上記（１６）に記
載の方法。 （２０）工程（Ｂ）は、レジストを設ける工程と、前記
レジストをパターニングする工程と、前記パターニング
されたレジストを含まない領域をエッチングする工程と
を含む、上記（１６）に記載の方法。 （２１）前記ＳｉＯ2 層は、化学エッチャントを用いて
除去される、上記（１６）に記載の方法。 （２２）前記絶縁体層は、ＣＶＤ，低圧ＣＶＤ，プラズ
マＣＶＤからなる群より選択された付着プロセス、およ
びコンフォーマル層を形成することができる他の同様の
付着プロセスによって形成される、上記（１６）に記載
の方法。 （２３）前記平坦化する工程は、化学機械研磨または研
削によって行う、上記（１６）に記載の方法。 （２４）工程（Ｊ）は、化学的酸化物除去プロセスを用
いて行う、上記（１６）に記載の方法。 （２５）前記化学的酸化物除去プロセスは、ＨＦおよび
ＮＨ3 の蒸気で行う、上記（２４）に記載の方法。 （２６）前記化学的酸化物除去プロセスは、約１．０６
６６Ｐａ（約８ｍ Ｔｏｒｒ）以下の圧力で行う、上記
（２４）に記載の方法。 （２７）前記高誘電率，低温金属酸化物は、ＺｒＯ2 ，
チタン酸バリウム，チタン酸ストロンチウム，チタン酸
バリウムストロンチウム、または、９５０〜１０５０
℃，１０秒のアニールが用いられると劣化する他の酸化
物である、上記（１６）に記載の方法。 （２８）前記高誘電率，低温金属酸化物は、化学的気相
成長（ＣＶＤ），プラズマＣＶＤ，スパッタリング，原
子層付着からなる群より選択された付着プロセス、およ
び他の同様の付着プロセスによって形成される、上記
（１６）に記載の方法。 （２９）前記高誘電率，低温金属酸化物は、約５〜約３
０Åの厚さを有する、上記（１６）に記載の方法。 （３０）前記高誘電率，低温金属酸化物は、約９５０℃
以下の温度で約３０秒以内の期間、Ｎ2 でアニールされ
る、上記（１６）に記載の方法。 （３１）前記ゲート導体は、ポリシリコン，Ｗ，Ｔａ，
ＴｉＮ，および他の同様の導体である、上記（１６）に
記載の方法。 （３２）半導体基板上に形成された少なくとも１つのゲ
ート領域を有するＭＯＳＦＥＴデバイスであって、前記
ゲート領域は、ゲート導体とゲート絶縁体とスペーサと
を有し、前記ゲート絶縁体は、７．０より大きい誘電率
を有する高誘電率の金属酸化物であり、前記ゲート領域
は、前記ゲート絶縁体下に形成されたサブリソグラフィ
ック・チャネルをさらに有し、前記チャネル長は、テー
パが設けられたパッド酸化物層上に前記ゲート絶縁体の
一部を形成することによって決定される、ＭＯＳＦＥＴ
デバイス。
【図面の簡単な説明】
【図１】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図２】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図３】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図４】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図５】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図６】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図７】本発明の第１の実施例の処理工程における本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図８】本発明の第２の実施例の処理工程にける本発明
のＭＯＳＦＥＴデバイスを示す図である。
【図９】本発明の第２の実施例の処理工程にける本発明
のＭＯＳＦＥＴデバイスを示す図である。
【図１０】本発明の第２の実施例の処理工程にける本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図１１】本発明の第２の実施例の処理工程にける本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図１２】本発明の第２の実施例の処理工程にける本発
明のＭＯＳＦＥＴデバイスを示す図である。
【図１３】本発明の第２の実施例の処理工程にける本発
明のＭＯＳＦＥＴデバイスを示す図である。
【符号の説明】
１０ 基板 １２ 積層膜 １４ パッド酸化物層 １６ 窒化物層 １８ 分離領域 ２０ ゲートホール ２２ 酸化物層 ２４ 開口 ２６ 高誘電率，高温金属酸化物層 ２８ ゲート導体 ３０ ソース／ドレイン拡張部 ３２ スペーサ ３４ ソース／ドレイン領域 ３６ シリサイド領域 ３８ チャネル ５０ ダミー積層膜 ５２ ポリシリコン層 ５４ ＳｉＯ2 層 ５６ レジスト ５８ ダミー・ゲート領域 ６０ 絶縁体層 ６２ 高誘電率，低温金属酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハッサン・アブラヒム・ハナフィ アメリカ合衆国 07920 ニュージャー ジー州 バスキング リッジ ギャロッ ピング ヒル ロード 80 (72)発明者 メイケイ・イエオング アメリカ合衆国 12590 ニューヨーク 州 ワッピンガーズ フォールズ サマ ーリン コート 31 (72)発明者 ウェズリー・チャールズ・ネイツル アメリカ合衆国 12561 ニューヨーク 州 ニュー パルツ キャナアン ロー ド 140 (56)参考文献 特開2000−22145（ＪＰ，Ａ) 特開2000−332242（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 - 21/288 H01L 29/40 - 29/51

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】低オーバーラップ容量および短チャネル長
    を有するＭＯＳＦＥＴデバイスを形成する方法であっ
    て、 （ａ）基板の表面上に形成された積層膜を有する半導体
    構造を準備する工程を含み、前記積層膜は、少なくと
    も、前記基板の前記表面上に形成されたパッド酸化物層
    と、前記パッド酸化物層上に形成された窒化物層とを有
    し、 （ｂ）前記窒化物層内に、前記パッド酸化物層上で停止
    するゲートホールを形成する工程と、 （ｃ）前記ゲートホール内の前記窒化物層上に酸化物層
    を形成する工程と、 （ｄ）前記ゲートホール内に、前記基板を露出させる開
    口を設けるために、前記酸化物層と前記パッド酸化物層
    の一部とをエッチングする工程とを含み、このエッチン
    グ工程によって、前記パッド酸化物層に、テーパが設け
    られ、 （ｅ）前記ゲートホールの周囲および前記露出された基
    板上に、高誘電率，高温金属酸化物層を形成する工程
    と、 （ｆ）前記ゲートホールを、ゲート導体で充填する工程
    と、 （ｇ）前記窒化物層を除去して、前記高誘電率，高温金
    属酸化物の一部を露出させる工程と、 （ｈ）前記ＭＯＳＦＥＴデバイスの製造を完成する工程
    とを含む、ＭＯＳＦＥＴデバイスを形成する方法。
  2. 【請求項２】工程（ｈ）は、前記ゲート導体下の前記基
    板内に活性ソース／ドレイン拡張部を形成する工程と、
    前記露出された高誘電率，高温金属酸化物上にスペーサ
    を形成する工程と、前記基板内に活性ソース／ドレイン
    領域を形成する工程と、前記活性ソース／ドレイン領域
    に接する前記パッド酸化物の一部内および前記ゲート導
    体表面部内にシリサイド領域を形成する工程とを含む、
    請求項１に記載の方法。
  3. 【請求項３】工程（ｄ）を、化学的酸化物除去プロセス
    を用いて行う、請求項１に記載の方法。
  4. 【請求項４】前記化学的酸化物除去プロセスは、ＨＦお
    よびＮＨ３ の蒸気で１．０６６６Ｐａ（８ｍ Ｔｏｒ
    ｒ）以下の圧力で行う、請求項３に記載の方法。
  5. 【請求項５】前記高誘電率，高温金属酸化物は、Ａｌ２
    Ｏ３ またはＴｉＯ２ 、あるいは９５０〜１０５０℃
    で１０秒間のアニールを用いる劣化に耐えることができ
    る他の酸化物である、請求項１に記載の方法。
  6. 【請求項６】前記高誘電率，高温金属酸化物は、化学的
    気相成長（ＣＶＤ），プラズマＣＶＤ，スパッタリン
    グ，原子層付着，および他の同様の付着プロセスからな
    る群より選択された付着プロセスによって形成される、
    請求項１に記載の方法。
  7. 【請求項７】前記高誘電率，高温金属酸化物は、５〜３
    ０Åの厚さを有する、請求項１に記載の方法。
  8. 【請求項８】前記ゲート導体は、ポリシリコン，Ｗ，Ｔ
    ａ，ＴｉＮ，および他の同様の導体である、請求項１に
    記載の方法。
  9. 【請求項９】低オーバーラップ容量および短チャネル長
    を有するＭＯＳＦＥＴデバイスを形成する方法であっ
    て、 （Ａ）基板の表面上に形成されたダミー積層膜を有する
    半導体構造を準備する工程を含み、前記ダミー積層膜
    は、少なくとも、前記基板の前記表面上に形成されたパ
    ッド酸化物層と、前記パッド酸化物層上に形成されたポ
    リシリコン層と、前記ポリシリコン層上に形成されたＳ
    ｉＯ２ 層とを有し、 （Ｂ）パターニングされたダミー・ゲート領域を設ける
    ために、前記パッド酸化物層上で停止する前記ダミー積
    層膜の選択部分を除去する工程と、 （Ｃ）前記パターニングされたダミー・ゲート領域か
    ら、前記ＳｉＯ２ 層を除去する工程と、 （Ｄ）前記ダミー・ゲート領域下の前記基板内に、活性
    ソース／ドレイン拡張部を形成する工程と、 （Ｅ）前記ダミー・ゲート領域の側壁上にスペーサを形
    成する工程と、 （Ｆ）前記基板内に、活性ソース／ドレイン領域を形成
    する工程と、 （Ｇ）前記パッド酸化物層の一部内および前記ダミー・
    ゲート領域の前記ポリシリコン層内に、シリサイド領域
    を形成する工程と、 （Ｈ）前記ダミー・ゲート領域を取り囲む絶縁体層を形
    成する工程と、 （Ｉ）前記ダミー・ゲート領域内の前記ポリシリコン層
    が露出するまで前記絶縁体層を平坦化する工程と、 （Ｊ）前記基板の一部を露出させるために、開口を形成
    する工程とを含み、前記開口は、前記ダミー・ゲート領
    域の前記ポリシリコン層を除去することによって、およ
    び、前記ダミー・ゲート領域の前記パッド酸化物層の一
    部にテーパを設けることによって形成され、 （Ｋ）前記開口内に、高誘電率，低温金属酸化物を形成
    する工程と、 （Ｌ）前記開口を、低温で付着されたゲート導体で充填
    する工程とを含む、ＭＯＳＦＥＴデバイスを形成する方
    法。
  10. 【請求項１０】工程（Ｊ）は、化学的酸化物除去プロセ
    スを用いて行う、請求項９に記載の方法。
  11. 【請求項１１】前記化学的酸化物除去プロセスは、ＨＦ
    およびＮＨ３ の蒸気で１．０６６６Ｐａ（８ｍ Ｔｏ
    ｒｒ）以下の圧力で行う、請求項１０に記載の方法。
  12. 【請求項１２】前記高誘電率，低温金属酸化物は、Ｚｒ
    Ｏ２ ，チタン酸バリウム，チタン酸ストロンチウム，
    チタン酸バリウムストロンチウム、または、９５０〜１
    ０５０℃，１０秒のアニールが用いられると劣化する他
    の酸化物である、請求項９に記載の方法。
  13. 【請求項１３】前記高誘電率，低温金属酸化物は、化学
    的気相成長（ＣＶＤ），プラズマＣＶＤ，スパッタリン
    グ，原子層付着からなる群より選択された付着プロセ
    ス、および他の同様の付着プロセスによって形成され
    る、請求項９に記載の方法。
  14. 【請求項１４】前記高誘電率，低温金属酸化物は、５〜
    ３０Åの厚さを有する、請求項９に記載の方法。
  15. 【請求項１５】前記高誘電率，低温金属酸化物は、９５
    ０℃以下の温度で３０秒以内の期間、Ｎ２ でアニール
    される、請求項９に記載の方法。
  16. 【請求項１６】前記ゲート導体は、ポリシリコン，Ｗ，
    Ｔａ，ＴｉＮ，および他の同様の導体である、請求項９
    に記載の方法。
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