TWI419264B - 製造半導體裝置的方法 - Google Patents

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Description

製造半導體裝置的方法
本發明係有關於製造半導體裝置的方法。
半導體積體電路(IC)產業已經歷過快速的成長。IC材料和設計的技術進步使得IC的生產世代不停地推新，每個世代都較前個世代有更小的元件尺寸及更複雜的電路。然而，這些進步也增加了製造IC製程的複雜性，因此IC製程也需要有同樣的進展才能實現更先進的積體電路IC製程。
在IC革新的過程中，功能密度(亦即每個晶片區域上互連裝置的數量)已普遍地增加，然而幾何尺寸(亦即在製程中所能創造的最小元件(或線))也越來越小。這些縮小尺寸的製程通常能增加生產效能並提供較低的相關成本。這樣的微縮化也產生相對較高的功率消耗(power dissipation)值，其可使用低功率消耗的裝置，例如互補型金屬氧化半導體(CMOS)裝置來因應。CMOS裝置一般是由閘極氧化物及多晶矽閘極電極所形成。隨著元件尺寸不斷的縮小，已期望使用高介電常數閘極介電質及金屬閘極電極取代閘極氧化物及多晶矽閘極電極，以增進裝置的效能。然而，當將高介電常數/金屬閘極元件整合至CMOS製造流程中時，由於例如材料的相容性、複雜的製程及熱預算(thermal budget)的各種因素而會有問題發生。舉例來說，高介電常數閘極介電質的一個問題即其熱穩定度低。因此，高介電常數閘極介電質可能會在CMOS製造流程中一或更多個熱製程週期(例如虛置多晶質的熱處理；SiGe或間隙壁的熱處理；及源極與汲極的活化處理)的過程中發生變化或受到損壞。另外，利用光阻圖案化金屬層可能會引發光阻剝落(peeling)；剝離(stripping)之後的光阻殘餘物；以及穿過光阻的金屬蝕刻化學物質的侵蝕。
本發明提供一種製造半導體裝置的方法，包括：提供一具有第一區域與第二區域的半導體基底；於該第一區域上形成一第一閘極結構，並於該第二區域上形成一第二閘極結構，該第一閘極結構包括一第一虛置介電質與第一虛置閘極，該第二閘極結構包括一第二虛置介電質與第二虛置閘極；從該第一閘極結構移除該第一虛置閘極與第一虛置介電質，藉此形成一第一溝槽，並從該第二閘極結構移除該第二虛置閘極與第二虛置介電質，藉此形成一第二溝槽；形成一閘極層以填充部分該第一與第二溝槽，該閘極層包括一高介電常數介電層；形成一材料層以填充剩餘的該第一與第二溝槽；移除部分該材料層，使該材料層的剩餘部分保護該閘極層分別位於該第一與第二溝槽底部的一第一部分；移除該閘極層的一第二部分；分別從該第一與第二溝槽移除該材料層的剩餘部分；以及在該第一溝槽中形成一第一金屬閘極，並在該第二溝槽中形成一第二金屬閘極。
本發明也提供一種製造半導體裝置的方法，包括：提供一具有第一區域與第二區域的半導體基底；於該第一區域上形成一第一閘極結構，並於該第二區域上形成一第二閘極結構，該第一閘極結構包括一第一虛置閘極，且該第二閘極結構包括一第二虛置閘極；從該第一閘極結構移除該第一虛置閘極，藉此形成一第一溝槽；形成一第一金屬層以填充部分該第一溝槽；於該第一金屬層上形成一第一材料層，該第一材料層實質上填充剩餘的該第一溝槽；移除該第二區域上的該第一金屬層與第一材料層；從該第二閘極結構移除該第二虛置閘極，藉此形成一第二溝槽；形成一第二金屬層以填充部分該第二溝槽；於該第二金屬層上形成一第二材料層，該第二材料層實質上填充剩餘的該第二溝槽；移除該第一與第二溝槽外側的該金屬與材料層；從該第一溝槽移除該第一材料層，並從該第二溝槽移除該第二材料層；以及形成一第三金屬層以實質上填充該第一與第二溝槽。
本發明還提供一種製造半導體裝置的方法，包括：提供一具有第一區域與第二區域的半導體基底；於該第一區域上形成一第一閘極結構，並於該第二區域上形成一第二閘極結構，該第一閘極結構包括一第一虛置閘極，且該第二閘極結構包括一第二虛置閘極；於該第一與第二閘極結構上形成一層間介電質；於該層間介電質上進行一第一化學機械研磨，以露出該第一與第二虛置閘極；從該第一閘極結構移除該第一虛置閘極，藉此形成一第一溝槽；形成一第一金屬層以填充部分該第一溝槽，該第一金屬層具有一第一功函數；於該第一金屬層上形成一第一材料層，該第一材料層實質上填充剩餘的該第一溝槽；從該第二閘極結構移除該第二虛置閘極，藉此形成一第二溝槽；形成一第二金屬層以填充部分該第二溝槽，該第二金屬層具有不同於該第一功函數的一第二功函數；於該第二金屬層上形成一第二材料層，該第二材料層實質上填充剩餘的該第二溝槽，該第二材料層係以與該第一材料層的相同材料形成；進行一第二化學機械研磨，其實質上停止在該層間介電質；從該第一溝槽移除該第一材料層，並從該第二溝槽移除該第二材料層；以及形成一第三金屬層以實質上填充該第一與第二溝槽。
有關各實施例之製造和使用方式是如以下所詳述。然而，值得注意的是，本發明所提供之各種可應用的發明概念是依具體內文的各種變化據以實施，且在此所討論的具體實施例僅是用來顯示具體使用和製造本發明的方法，而不用以限制本發明的範圍。以下是透過各種圖示及例式說明本發明較佳實施例的製造過程。在本發明各種不同之各種實施例和圖示中，相同的符號代表相同或類似的元件。此外，當一層材料層是位於另一材料層或基板之上時，其可以是直接位於其表面上或另外插入有其他中介層。為求簡潔，各種元件可任意地畫成不同比率。再者，本發明提供“閘極最後”金屬閘極製程的範例，然而習知技藝之人士可了解應用在其他製程及/或使用其他材料。
第1圖為根據本發明各種概念製造具有高介電常數閘極介電質的半導體裝置的方法100流程圖。第2A圖至第2L圖顯示根據第1圖之方法100中半導體裝置200的製程剖面圖。應注意半導體裝置200可以CMOS製造流程製造。因此，要了解可在第1圖的方法100之前、之中及之後進行額外的製程，且在此可僅簡單地描述某些額外的製程。半導體裝置200可在閘極最後製程(也稱為置換多晶閘極製程(replacement poly gate process))中製造。在閘極最後製程中，可先形成虛置介電質與虛置多晶閘極結構，且接著可進行一般的CMOS製造流程直到沉積層間介電質。然後可移除虛置介電質與虛置多晶閘極結構，並以高介電常數閘極介電質/金屬閘極結構取代之。第2A圖顯示在層間介電質上進行化學機械研磨之後而露出虛置多晶閘極的半導體裝置200。
方法100起始於步驟102，提供具有第一區域與第二區域的基底。半導體裝置200包括半導體基底202，例如矽基底。基底202也可包括矽鍺(silicon germanium)、砷化鎵(gallium arsenic)或其他合適的半導體材料。基底202可包括摻雜區域，例如P型井204及N型井206。基底202可更包括其他元件，例如埋藏層及/或磊晶層。再者，基底202可為絕緣層上覆半導體，例如絕緣層上覆矽(silicon on insulator;SOI)。於其他實施例中，半導體基底202可包括摻雜的磊晶層、梯度半導體層(gradient semiconductor layer)及/或可更包括覆蓋在另一不同型態半導體層上的半導體層，例如矽鍺層上覆矽層。於其他範例中，化合物半導體結構可包括多層矽結構，或矽基底可包括多層化合物半導體結構。
半導體裝置200更包括隔離結構210，例如形成在基底202中的淺溝槽隔離(STI)元件，用以隔離基底的主動區域204與206。或者，隔離結構210可任選地包括局部矽氧化(local oxidation of silicon;LOCOS)結構。隔離結構210可以氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽(FSG)及/或習知的低介電常數介電材料形成。204主動區域可建構NMOS裝置212(例如n型場效應電晶體(nFET))，且主動區域206可建構成PMOS裝置214(例如p型場效應電晶體(pFET))。
方法100進行至步驟104，在第一區域上形成第一閘極結構，並可在第二區域上形成第二閘極結構，第一閘極結構包括第一虛置介電質與第一虛置閘極，且該第二閘極結構包括第二虛置介電質與第二虛置閘極。閘極結構的形成步驟包括形成各種材料層，以及蝕刻/圖案化上述各種材料層，以形成nFET 212裝置的閘極結構與pFET 214裝置的閘極結構。
在本發明實施例中，半導體裝置200包括形成在基底202上的虛置介電層216。虛置介電層216可包括氧化物(例如藉由化學氣相沉積法、熱氧化法或化學氧化法形成的氧化物)。虛置介電層216的厚度可介於約10埃至約50埃。半導體裝置200可更包括虛置多晶矽(或多晶)層218，其係藉由適合的沉積製程形成在虛置介電層216上。舉例來說，可在化學氣相沉積製程中使用矽烷(silane;SiH4 )、二矽乙烷(di-silane;Si2 H6 )或二氯矽烷(di-chlorsilane;SiCl2 H2 )作為化學氣體，以形成虛置多晶層218。虛置多晶層218的厚度可介於約200埃至約2000埃。半導體裝置200可更包括形成在虛置多晶層218上的硬罩幕層(未顯示)。硬罩幕層可包括氮化矽、氮氧化矽、碳化矽及/或其他合適的介電材料，並可使用例如化學氣相沉積(CVD)或物理氣相沉積(PVD或sputtering)的方法形成。硬罩幕層的厚度可介於約100埃至約400埃。此外，可使用抗反射塗佈層或底部抗反射塗佈(bottom antireflective coating;BARC)層以強化用來圖案化光阻層的微影製程。舉例來說，圖案化的光阻層(未顯示)可形成在硬罩幕層上，上述圖案化的光阻層包括在nFET 212上方的閘極圖案與pFET 214上方的閘極圖案。可使用具有閘極圖案的光阻層，藉由乾式蝕刻或濕式蝕刻製程圖案化硬罩幕層。
可使用圖案化的硬罩幕層，藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程的組合方法，在nFET 212裝置側中形成閘極結構220，並在pFET 214裝置側中形成閘極結構222。因此，閘極結構220、222各可包括虛置介電質216、虛置多晶閘極218與硬罩幕。
在形成閘極結構220、222(例如閘極蝕刻或圖案化製程)之後，要了解可對半導體裝置200進行額外的習知CMOS製程以形成nFET 212與pFET 214的各種元件。因此，在此僅簡略地描述上述各種元件。上述各種元件可包括矽鍺(SiGe)元件223、輕摻雜源極/汲極區域(n型及p型LDD)225、側壁或閘極間隙壁227、源極/汲極(S/D)區域229、金屬矽化(silicide)元件、接觸蝕刻停止層(contact etch stop layer;CESL)以及層間介電質(interlayer dielectric;ILD)230。應注意SiGe元件223係視需要形成，且nFET 212及/或pFET 214裝置可使用應變(strained)層以增進裝置的效能。層間介電質230可包括氧化物，其係藉由高深寬比製程(high aspect ratio process;HARP)及/或高密度電漿(high density plasma;HDP)沉積製程形成。層間介電質230填充相鄰近的nFET 212的閘極結構220與pFET 214的閘極結構220之間的間隙。之後，可在層間介電質230上進行化學機械研磨製程，以平坦化層間介電質，直到露出nFET 212與pFET 214裝置中的虛置多晶閘極218。
方法100進行至步驟106，從第一閘極結構移除第一虛置介電質與第一虛置閘極，藉此形成第一溝槽，並可從第二閘極結構移除第二虛置介電質與第二虛置閘極，藉此形成第二溝槽。
在第2B圖中，nFET 212側的閘極結構220中的虛置多晶閘極218與虛置介電質216，以及pFET 214側的閘極結構222中的虛置多晶閘極218與虛置介電質216，係藉由乾式蝕刻、濕式蝕刻、乾式與濕式蝕刻的組合或其他合適的製程移除。虛置多晶閘極218與虛置介電質216可在單一步驟的蝕刻製程或多個步驟的蝕刻製程中移除。舉例來說，可使用第一濕式蝕刻製程移除虛置多晶閘極218。第一濕式蝕刻製程可包括暴露至含氫氧化物的溶液(例如氫氧化銨(ammonium hydroxide))、去離子水及/或其他合適的蝕刻劑溶液中。可使用第二濕式蝕刻製程移除虛置介電質216。第二濕式蝕刻製程可包括暴露至緩衝氫氟酸溶液或緩衝氧化蝕刻劑(buffered oxide etchant;BOE)中。第二濕式蝕刻製程可選擇性地移除虛置介電質216，並可停止於基底202，藉此在nFET 212裝置側的閘極結構220中形成溝槽234，並在pFET 214裝置側的閘極結構222中形成溝槽236。要了解也可使用其他蝕刻化學物質，以選擇性地移除虛置介電質與虛置多晶閘極。
方法100進行至步驟108，形成界面層、高介電常數介電層及阻障層，以填充部分第一與第二溝槽。
在第2C圖中，係形成界面層237、高介電常數介電層238及阻障層239(統稱為240)，以填充部分溝槽234、236。界面層237可包括氧化矽(silicon oxide;SiO2 )層(例如以熱氧化法或化學氧化法所形成)，且厚度介於約5埃至約20埃。或者，界面層237可任選地包括HfSiO或SiON，其係藉由原子層沉積法、化學氣相沉積法、物理氣相沉積法、熱氧化及氮化法、電漿氧化及氮化法或上述方法之組合形成。於一些實施例中，可藉由原子層沉積法、化學氣相沉積法或物理氣相沉積法在熱氧化物上形成Hf薄膜，並然後藉由熱氧氣(thermal O2 )氧化上述Hf薄膜以形成HfSiO。於其他實施例中，Hf薄膜可藉由原子層沉積法、化學氣相沉積法或物理氣相沉積法，在反應性氧氣及水的環境下形成。
高介電常數介電層238可形成在界面層237上。高介電常數介電層238可藉由原子層沉積法、化學氣相沉積法、金屬有機化學氣相沉積法、物理氣相沉積法、電漿加強型化學氣相沉積法、電漿加強型原子層沉積法、熱氧化法、上述方法之組合或其他合適的技術形成。高介電常數介電層238的厚度可介於約5埃至約20埃。高介電常數介電層238可包括二元或三元的高介電常數薄膜，例如HfOx 。或者，高介電常數介電層238可任選地包括其他高介電常數介電質，例如LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物或其他合適的材料。於一些實施例中，可進行後續的退火製程。
阻障層239可形成在高介電常數介電層238上。阻障層239可包括TiN或TaN，且厚度介於約5埃至約20埃。或者，阻障層239可任選地包括Si3 N4 。阻障層239可作用為阻障物，以保護高介電常數介電層238與之後形成的虛置材料層。阻障層239可以各種沉積技術形成，例如原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的技術。
方法100進行至步驟110，形成材料層以填充剩餘的第一與第二溝槽。
材料層250形成在界面層/高介電常數介電層/阻障層240上。舉例來說，材料層250可包括旋轉塗佈玻璃(spin-on-glass;SOG)。旋轉塗佈玻璃層250可實質上填充剩餘的溝槽234、236。應注意旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽234、236中形成空隙的風險降到最低。旋轉塗佈玻璃層250可作用為第二虛置閘極層，因此其將會如下所述的被金屬閘極給置換掉。另外，在閘極結構220、222中，旋轉塗佈玻璃層250與(界面層/高介電常數介電層/阻障層240中的)阻障層之間高的蝕刻選擇比能使後續製程得到良好的控制。或者，材料層250可包括其它適合用來填充溝槽234、236，並在後續製程中保護其下方的界面層/高介電常數介電層/阻障層240的材料。舉例來說，材料層250可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。旋轉塗佈玻璃層250可藉由實質上停止在(界面層/高介電常數介電層/阻障層240中的)阻障層的回蝕刻製程或化學機械研磨製程而平坦化。因此，旋轉塗佈玻璃層250可留在溝槽234、236中，並作用為第二虛置閘極。
方法100進行至步驟112，移除部分材料層，使材料層的剩餘部分保護分別位於第一與第二溝槽底部的界面層/高介電常數介電層/阻障層的第一部分。
在第2D圖中，可使用乾式蝕刻製程252，從溝槽234、236移除部分旋轉塗佈玻璃層250。乾式蝕刻製程252可在具有CHCl3 、CHBr3 、CCl4 、CF4 、C2 F6 ，且壓力介於約30mT至約100mT的環境下進行。乾式蝕刻製程252在旋轉塗佈玻璃層與阻障層之間具有高的蝕刻選擇比。因此，(界面層/高介電常數介電層/阻障層240的)阻障層可作用為蝕刻停止層。可進行乾式蝕刻製程252一預期的時間以得到期望的厚度。於一些實施例中，留在溝槽內的旋轉塗佈玻璃層254其厚度可介於約10埃至約100埃。
方法100進行至步驟114，移除界面層/高介電常數介電層/阻障層的第二部分。
在第2E圖中，可進行濕式蝕刻製程255以移除部分界面層/高介電常數介電層/阻障層240。濕式蝕刻製程255可包括多個步驟的蝕刻製程。舉例來說，阻障層可藉由氫氧化銨與雙氧水(hydrogen peroxide;H2 O2 )的混合蝕刻溶液(也稱為APM)蝕刻。APM的比例可介於約1:1:100(NH3 :H2 O2 :H2 O)至約1:1:5。APM的溫度可介於約20℃至約80℃。然後界面層/高介電常數介電層可藉由比例介於約1:50至約1:500的緩衝氫氟酸溶液或緩衝氧化蝕刻劑(BOE)蝕刻。緩衝氫氟酸溶液或緩衝氧化蝕刻劑溶液的溫度可介於約25℃至約100℃。應注意分別留在溝槽234、236內的旋轉塗佈玻璃層254能在蝕刻製程255的過程中保護其下方的界面層/高介電常數介電層/阻障層240不被蝕刻。因此，在濕式蝕刻製程255之後，分別位於溝槽234、236底部或側壁底部上的界面層/高介電常數介電層/阻障層256仍未被蝕刻。分別位於溝槽234、236中的界面層/高介電常數介電層/阻障層256的剖面輪廓可為角狀的(horn shaped)。亦即，界面層/高介電常數介電層/阻障層256可具有在溝槽的所有側壁上(從溝槽的底部)向上延伸的部分。如先前所述的，留下的旋轉塗佈玻璃層254其厚度可介於約10埃至約100埃。因此，分別位於溝槽234、236側壁上的界面層/高介電常數介電層/阻障層256可延伸約10埃至約100埃。
方法100進行至步驟116，從第一與第二溝槽中分別移除材料層的剩餘部分。可使用乾式蝕刻、濕式蝕刻、乾式與濕式蝕刻的組合或其他合適的製程從溝槽234、236中分別移除留下的旋轉塗佈玻璃層254。乾式蝕刻製程可在具有CHCl3 、CHBr3 、CCl4 、CF4 、C2 F6 ，且壓力介於約30mT至約100mT的環境下進行。乾式蝕刻製程在(界面層/高介電常數介電層/阻障層256的)旋轉塗佈玻璃層與阻障層之間具有高的蝕刻選擇比。因此，阻障層可作用為蝕刻停止層，並可保護其下方的高介電常數介電層在蝕刻製程中不被蝕刻。
方法100進行至步驟118，於第一溝槽中形成第一金屬閘極，並可於第二溝槽中形成第二金屬閘極。第2F圖至第2L圖顯示形成nFET 212與pFET 214裝置的金屬閘極的一範例。於本實施例中，係先形成P型功函數金屬，並然後形成N型功函數金屬。要了解在其他實施例中，係先形成N型功函數金屬，並然後形成P型功函數金屬。
在第2F圖中，可形成功函數金屬層以填充部分溝槽234、236。於本實施例中，P型功函數金屬(或P型金屬)260可形成在閘極結構220、222的界面層/高介電常數介電層/阻障層256上，並可填充部分溝槽234、236。P型金屬層260可包括TiN層，且厚度可介於約10埃至約100埃。P型金屬層260可藉由原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的方法形成。或者，P型金屬層260可任選地包括其他合適的金屬，例如適用於pFET 214的WN、TaN或Ru。此外，P型金屬層260也可包括多個金屬層結構，例如TiN/WN。
材料層270可藉由旋轉塗佈(spin-on或spin-coating)製程形成在P型金屬層260上。舉例來說，材料層270可包括旋轉塗佈玻璃。旋轉塗佈玻璃層270實質上可填充剩餘的溝槽234、236。應注意旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽234、236中形成空隙的風險降到最低。另外，旋轉塗佈玻璃層270與金屬層260之間的高蝕刻選擇比，能使後續如下所述圖案化金屬層的製程得到良好的控制。或者，材料層270可包括其它適合用來填充溝槽234、236，並黏著在其下方的P型金屬層260的材料。舉例來說，材料層270可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。
在第2G圖中，可在旋轉塗佈玻璃層270上進行化學機械研磨275，其實質上停止在溝槽234、236外側的P型金屬層260。應注意化學機械研磨275能良好地控制在金屬層240停止，是因為金屬層與旋轉塗佈玻璃層之間高的選擇比所造成的。在化學機械研磨275之後，留下分別位於閘極結構220、222的溝槽234、236中的旋轉塗佈玻璃層276。
在第2H圖中，可形成圖案化光阻層277以保護pFET 214側中的旋轉塗佈玻璃層276與P型金屬層260。圖案化光阻層277可藉由習知的微影圖案化製程形成。nFET 212側中未被保護的旋轉塗佈玻璃層276與P型金屬層260可藉由乾式蝕刻製程、濕式蝕刻製程、或濕式與乾式蝕刻製程的組合法移除。此外，蝕刻製程可藉由單一個蝕刻步驟或多數個步驟的蝕刻製程進行。舉例來說，可使用乾式蝕刻製程從溝槽234移除旋轉塗佈玻璃層276，且上述乾式蝕刻製程係在具有CHCl3 、CHBr3 、CCl4 、CF4 、C2 F6 ，且壓力介於約30mT至約100mT的環境下進行。或者，可藉由使用稀釋的氫氟酸(diluted HF;DHF)溶液及溶劑，從溝槽234移除未被保護的旋轉塗佈玻璃層276。此外，可藉由使用NH4 OH:H2 O2 ：去離子水的溶液或其他合適的蝕刻劑，選擇性地移除nFET 212側中的P型金屬層260。圖案化光阻層277可藉由剝除(stripping)製程或其他合適的製程移除。或者，nFET 212側中的旋轉塗佈玻璃層276與P型金屬層260可藉由單一個濕式蝕刻製程移除。
在第2I圖中，可形成功函數金屬層以填充部分nFET 212側中的溝槽234。於本實施例中，N型功函數金屬(或N型金屬)280可形成在閘極結構220的界面層/高介電常數介電層/阻障層256上，並可填充部分溝槽234。N型金屬280可包括TiAl層，且厚度可介於約10埃至約100埃。N型金屬280可以原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的方法形成。或者，N型金屬280可任選地包括其他合適的金屬，例如適用於nFET 212中的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，N型金屬280也可包括多個金屬層結構。
請仍參照第2I圖，材料層282可藉由旋轉塗佈製程形成在N型金屬層280上。在本實施例中，材料層282可以與材料層270相同的材料形成。材料層282可包括旋轉塗佈玻璃。旋轉塗佈玻璃層282實質上可填充剩餘的溝槽234。應要了解旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽234中形成空隙的風險降到最低。另外，旋轉塗佈玻璃層282與金屬層280之間高的蝕刻選擇比，能使後續如下所述圖案化金屬層的製程得到良好的控制。此外，旋轉塗佈玻璃層282在之後圖案化金屬層的過程中能夠禁得起金屬蝕刻化學物質的侵蝕。或者，材料層282可任選地包括其它適合用來填充溝槽234，並黏著在其下方的N型金屬層280的材料。舉例來說，材料層282可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。
在第2J圖中，可在旋轉塗佈玻璃層282與金屬層260、280上進行化學機械研磨285，以移除溝槽234、236外側的各種薄膜。化學機械研磨285實質上可停止在層間介電層230。再者，化學機械研磨285可具有高的蝕刻選擇比，以在閘極結構220、222與層間介電層230提供實質上平坦的表面。在化學機械研磨285之後，留下位於閘極結構220的溝槽234中的旋轉塗佈玻璃層286與N型金屬層280。應注意溝槽外側的各種金屬層與旋轉塗佈玻璃層可藉由化學機械研磨與蝕刻製程的組合方法移除。分別留在溝槽236、234中的旋轉塗佈玻璃層276、286可藉由乾式蝕刻製程、濕式蝕刻製程、或上述乾式與濕式蝕刻製程的組合方法移除。舉例來說，可使用乾式蝕刻製程移除留在溝槽234、236中的旋轉塗佈玻璃層276、286，且上述乾式蝕刻製程係在具有CHCl3 、CHBr3 、CCl4 、CF4 、C2 F6 ，且壓力介於約30mT至約100mT的環境下進行。或者，可藉由使用稀釋的氫氟酸(diluted HF;DHF)溶液及溶劑，移除留在溝槽234、236中的旋轉塗佈玻璃層276、286。應注意金屬層與旋轉塗佈玻璃層之間高的蝕刻選擇比能良好的控制蝕刻製程停止在分別位於溝槽234、236中的金屬層260、280。
在第2K圖中，可沉積填充金屬(fill metal)290，以填充剩餘的溝槽234與236。於本實施例中，可沉積一鈦層，其係用作濕潤層，並可利於之後的鋁填充。鈦層可以物理氣相沉積法或其他合適的製程形成。然後可在鈦層上形成一鋁層290，以填充剩餘的溝槽234與236。鋁層290可藉由化學氣相沉積法形成第一鋁層，並然後藉由物理氣相沉積法形成第二鋁層而形成。或者，填充金屬290可任選性地包括鎢、銅或其他合適的金屬材料。
在第2L圖中，可在鋁層290上進行化學機械研磨295，以移除位於溝槽234、236外側的多餘鋁。於其他實施例中，填充金屬290可任選性地包括鎢、銅或其他合適的金屬材料。化學機械研磨295可具有高的蝕刻選擇比，以在閘極結構220、222與層間介電層230提供實質上平坦的表面。根據上述，nFET 212的金屬閘極(N型金屬層280與鋁填充層290)可適當地表現N型功函數，且pFET 214的金屬閘極(P型金屬層260與鋁填充層290)可適當地表現P型功函數。因此，在不增加複雜度的情況下，nFET 212與pFET 214可分別得到期望的臨界電壓。此外，由於高介電常數介電層在閘極最後製程中形成時經歷較少的熱週期，因此能維持住品質與完整性。要了解半導體裝置200可進一步地進行製程以形成各種元件，例如接觸窗/接觸孔(contact/via)、內連接金屬層、層間介電質、保護層等等。應注意以上參照第1圖與第2A圖至第2L圖所述的例如微影、蝕刻以及形成高介電常數/金屬閘極技術或製程，也可應用在以下參照第3圖與第4A圖至第4L圖，以及第5圖與第6A圖至第6E圖所述的各種實施例中。
第3圖為根據本發明各種概念製造具有金屬閘極的半導體裝置的方法300流程圖。第4A圖至第4L圖顯示根據第3圖方法300中的半導體裝置400製程剖面圖。應注意半導體裝置400可藉由CMOS製造流程製造。因此，要了解可在第3圖的方法300之前、之中及之後進行額外的製程，且在此可僅簡單地描述某些額外的製程。半導體裝置400可在閘極最後製程中製造。半導體裝置400相似於第2圖的半導體裝置200。因此，為求簡潔，第2圖與第4圖中相似的元件係標示為相同的號碼。
方法300起始於步驟302，提供具有第一區域與第二區域的基底。在第4A圖中，半導體裝置400可包括半導體基底202，例如矽基底。基底202可更包括摻雜區域，例如P型井204及N型井206。半導體裝置400可更包括隔離結構210，例如形成在基底202中的淺溝槽隔離(STI)元件或局部矽氧化結構，用以隔離基底的主動區域212與214。主動區域212可建構NMOS裝置(例如nFET)，且主動區域214可建構成PMOS裝置(例如pFET)。
方法300進行至步驟304，在第一區域上形成第一閘極結構，並在第二區域上形成第二閘極結構，第一閘極結構包括第一虛置閘極，且第二閘極結構包括第二虛置閘極。閘極結構的形成步驟包括形成各種材料層，以及蝕刻/圖案化上述各種材料層，以形成如下所述nFET 212裝置側中的閘極結構與pFET 214裝置側中的閘極結構。
半導體裝置400包括形成在基底202上的界面層415。界面層415可包括氧化矽(silicon oxide;SiO2 )層(例如以熱氧化法或化學氧化法所形成)，且厚度介於約5埃至約20埃。或者，界面層415可任選地包括HfSiO或SiON，其係藉由原子層沉積法、化學氣相沉積法、物理氣相沉積法、熱氧化法或上述方法之組合所形成。於一些實施例中，可藉由原子層沉積法、化學氣相沉積法或物理氣相沉積法在熱氧化物上形成Hf薄膜，並然後藉由熱氧氣(thermal O2 )氧化上述Hf薄膜以形成HfSiO。於其他實施例中，Hf薄膜可藉由原子層沉積法、化學氣相沉積法或物理氣相沉積法，在反應性氧氣的環境下形成。
半導體裝置400更包括高介電常數介電層416，形成在界面層415上。高介電常數介電層416可藉由原子層沉積法、化學氣相沉積法、金屬有機化學氣相沉積法、物理氣相沉積法、熱氧化法、上述方法之組合或其他合適的技術形成。高介電常數介電層416的厚度可介於約5埃至約20埃。高介電常數介電層416可包括二元或三元的高介電常數薄膜，例如HfOx 。或者，高介電常數介電層416可任選地包括其他高介電常數介電質，例如LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物或其他合適的材料。
半導體裝置400可更包括阻障層417，形成在高介電常數介電層416上。阻障層417可包括金屬薄膜，例如TiN或TaN。或者，阻障層417可任選地包括Si3 N4 。阻障層417的厚度可介於約5埃至約20埃。阻障層417可作用為高介電常數介電層416與之後形成的虛置多晶閘極結構之間的阻障物。在之後的製程中，阻障層417可幫助減少或消除多晶與高介電常數介電質416之間的費米能階釘住效應(Fermi level pinning)。此外，之後在以下所述移除虛置多晶閘極的過程中，阻障層417可作用為蝕刻停止層及保護層。阻障層417可以各種沉積技術形成，例如原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的技術。應注意界面層415、高介電常數介電質416與阻障層417也可如第1圖與第2圖中所述的閘極最後製程中形成。
半導體裝置400可更包括多晶矽(或多晶)層218，其係藉由適合的沉積製程形成在阻障層417上。舉例來說，可在化學氣相沉積製程中使用矽烷(silane;SiH4 )、二矽乙烷(di-silane;Si2 H6 )或二氯矽烷(di-chlorsilane;SiCl2 H2 )作為化學氣體以形成多晶層218。多晶層218的厚度可介於約200埃至約2000埃。或者，可任選性地形成非結晶矽層而取代多晶矽層。半導體裝置400可更包括形成在多晶層218上的硬罩幕層(未顯示)。硬罩幕層可包括氧化矽、氮化矽、氮氧化矽、碳化矽及/或其他合適的介電材料，並可藉由例如化學氣相沉積或物理氣相沉積的方法形成。硬罩幕層的厚度可介於約100埃至約400埃。此外，可使用抗反射塗佈層或底部抗反射塗佈層，以強化用來圖案化光阻層的微影製程。舉例來說，圖案化的光阻層(未顯示)可形成在硬罩幕層上，上述圖案化的光阻層包括在nFET 212裝置側上方的閘極圖案與pFET 214裝置側上方的閘極圖案。可使用具有閘極圖案的光阻層，藉由乾式蝕刻或濕式蝕刻製程圖案化硬罩幕層。
然後可使用圖案化的硬罩幕層，藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程的組合方法，在nFET 212裝置側中形成閘極結構420n，並在pFET 214裝置側中形成閘極結構420p。因此，閘極結構420n、420p各可包括界面層415、高介電常數介電層416、阻障層417、虛置多晶閘極218與硬罩幕。
在形成閘極結構420n、420p(例如閘極蝕刻或圖案化製程)之後，要了解可對半導體裝置400進行額外的CMOS製程，以形成nFET 212與pFET 214的各種元件。因此，在此僅簡略地描述上述各種元件。在第4B圖中，上述各種元件可包括nFET 212側中的碳化矽(SiC)元件422、pFET 214側中的矽鍺(SiGe)元件424、輕摻雜源極/汲極區域(n型及p型LDD區域)、側壁或閘極間隙壁426、源極/汲極(S/D)區域(n型及p型源極/汲極區域)、金屬矽化(silicide)元件、接觸蝕刻停止層(contact etch stop layer; CESL)以及層間介電質(interlayer dielectric;ILD)230。應注意SiC元件422與SiGe元件424係視需要形成，且nFET 212及/或pFET 214裝置可使用應變層以增進裝置的效能。層間介電質230可包括氧化物，其係藉由高深寬比製程(high aspect ratio process;HARP)及/或高密度電漿(high density plasma;HDP)化學氣相沉積製程形成。層間介電質230填充相鄰近的nFET 212的閘極結構420n與pFET 214的閘極結構420p之間的間隙。之後，可在層間介電質230上進行化學機械研磨製程，以平坦化層間介電質，直到露出nFET 212側與pFET 214側的虛置多晶閘極218。
方法300進行至步驟306，從第一閘極結構移除第一虛置閘極，藉此形成第一溝槽。在第4C圖中，係形成圖案化光阻層432，以保護nFET 212側中的閘極結構420n。圖案化光阻層432可藉由微影、浸沒微影(immersion lithography)、電子束刻寫或其他合適的技術形成。舉例來說，微影製程可包括旋轉塗佈光阻(spin-coating)、軟烤(soft-baking)、曝光、曝光後烘烤(post-exposure baking)、顯影(developing)、清洗(rinsing)、乾燥(drying)及其他合適的製程。pFET 214側的閘極結構420p中的虛置多晶閘極218可藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程的組合法移除。舉例來說，濕式蝕刻製程可包括暴露至含氫氧化物的溶液(例如氫氧化銨(ammonium hydroxide))、去離子水及/或其他合適的蝕刻劑溶液中。應注意閘極結構420p中的阻障層417可在蝕刻製程中作用為蝕刻停止或阻障物。虛置多晶閘極218可選擇性地被蝕刻掉，藉此在pFET 214側中的閘極結構420p中形成溝槽434。可藉由剝除或其他合適的製程移除圖案化光阻層432。
方法300進行至步驟308，形成第一金屬層以填充部分第一溝槽。在第4D圖中，可形成功函數金屬層以填充pFET 214側中的部分溝槽434。於本實施例中，P型功函數金屬(或P型金屬)440可形成在閘極結構420p的阻障層417上，並可填充部分溝槽434。P型金屬440可包括TiN層，且厚度可介於約10埃至約100埃。P型金屬層440可藉由原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的製程形成。或者，P型金屬層440可任選地包括其他合適的金屬，例如適用於pFET 214的WN、TaN或Ru。此外，P型金屬層440也可包括多個金屬層結構，例如TiN/WN。
方法300進行至步驟310，在第一金屬層上形成第一材料層，以實質上填充剩餘的第一溝槽。在第4E圖中，材料層450可藉由旋轉塗佈製程形成在P型金屬層440上。舉例來說，材料層450可包括旋轉塗佈玻璃。旋轉塗佈玻璃層450實質上可填充剩餘的溝槽434。應注意旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽434中形成空隙的風險降到最低。另外，旋轉塗佈玻璃層450與金屬層440之間高的蝕刻選擇比，能使後續如下所述圖案化金屬層的製程得到良好的控制。再者，旋轉塗佈玻璃層450在之後圖案化金屬層的過程中能夠禁得起金屬蝕刻化學物質的侵蝕。或者，材料層450可包括其它適合用來填充溝槽434，並黏著在其下方的P型金屬層440的材料。舉例來說，材料層450可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷材料分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。
方法300進行至步驟312，移除第二區域上的第一材料層與第一金屬層。在第4F圖中，係形成圖案化光阻層452，以保護pFET 214側中的旋轉塗佈玻璃層450與P型金屬層440。圖案化光阻層452可藉由相似於上述用來形成光阻層432的製程形成。nFET 212側中未被保護的旋轉塗佈玻璃層450與P型金屬層440可藉由乾式蝕刻製程、濕式蝕刻製程、或濕式與乾式蝕刻製程的組合法移除。此外，蝕刻製程可藉由單一個蝕刻步驟或多數個步驟的蝕刻製程進行。舉例來說，可使用乾式蝕刻製程移除未被保護的旋轉塗佈玻璃層450，且上述乾式蝕刻製程係在具有CHCl3 、CHBr3 、CCl4 、CF4 、C2 F6 ，且壓力介於約30mT至約100mT的環境下進行。或者，可藉由使用稀釋的氫氟酸(diluted HF;DHF)溶液及溶劑，移除未被保護的旋轉塗佈玻璃層450。此外，可藉由使用NH4 OH:H2 O2 ：去離子水的溶液或其他合適的蝕刻劑，選擇性地移除P型金屬層440。圖案化光阻層452可藉由剝除製程或其他合適的製程移除。或者，nFET 212側中的旋轉塗佈玻璃層450與P型金屬層440可藉由單一個濕式蝕刻製程移除。
方法300進行至步驟314，從第二閘極結構移除第二虛置閘極，藉此形成第二溝槽。在第4G圖中，nFET 212側的閘極結構420n中的虛置多晶閘極218可藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程的組合方法移除。舉例來說，濕式蝕刻製程可包括暴露至含氫氧化物的溶液(例如氫氧化銨(ammonium hydroxide))、去離子水及/或其他合適的蝕刻劑溶液中。應注意閘極結構420n中的阻障層417可在蝕刻製程中作用為蝕刻停止或阻障物。虛置多晶閘極218可選擇性地被蝕刻掉，藉此在nFET 212側中的閘極結構420n中形成溝槽454。可藉由剝除或其他合適的製程移除圖案化光阻層452。
方法300進行至步驟316，形成第二金屬層以填充部分第二溝槽。在第4H圖中，可形成功函數金屬層以填充nFET 212側中的部分溝槽454。於本實施例中，N型功函數金屬(或N型金屬)460可形成在閘極結構420n的阻障層417上，並可填充部分溝槽454。N型金屬460可包括TiN層，且厚度可介於約10埃至約100埃。N型金屬層460可藉由原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的製程形成。或者，N型金屬層460可任選地包括其他合適的金屬，例如適用於nFET 212的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，N型金屬層460也可包括多個金屬層結構。
方法300進行至步驟318，在第二金屬層上形成第二材料層，以實質上填充剩餘的第二溝槽。請仍參照第4H圖，材料層470可藉由旋轉塗佈(spin-on或spin-coating)製程形成在N型金屬層460上。於本實施例中，材料層470可藉由與材料層450相同的材料形成。材料層470可包括旋轉塗佈玻璃。旋轉塗佈玻璃層470實質上可填充剩餘的溝槽454。應注意旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽454中形成空隙的風險降到最低。另外，旋轉塗佈玻璃層450、470與金屬層440、460之間高的蝕刻選擇比，能使後續如下所述圖案化金屬層的製程得到良好的控制。再者，旋轉塗佈玻璃層470在之後圖案化金屬層的過程中能夠禁得起金屬蝕刻化學物質的侵蝕。或者，材料層470可任選地包括其它適合用來填充溝槽454，並黏著在其下方的N型金屬層460的介電材料。舉例來說，材料層470可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷材料分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。
方法300進行至步驟320，可進行第一化學機械研磨。在第4I圖中，可在各種金屬層440、460與旋轉塗佈玻璃層450、470上進行化學機械研磨475，以平坦化並移除位於溝槽434、454外側的各種薄膜。化學機械研磨475可實質上停止在層間介電層230。再者，化學機械研磨475可具有高的蝕刻選擇比，以在閘極結構420n、420p與層間介電層230提供實質上平坦的表面。
或者，各種金屬層440、460與旋轉塗佈玻璃層450、470可藉由化學機械研磨與蝕刻製程的組合方法移除。舉例來說，可在旋轉塗佈玻璃層470上進行化學機械研磨製程，其實質上停止在N型金屬層460。應注意金屬層與旋轉塗佈玻璃層之間高的蝕刻選擇比能良好的控制化學機械研磨製程停止在金屬層460。然後可進行乾式蝕刻製程以移除N型金屬層460，並可實質上停止在旋轉塗佈玻璃層450、470。乾式蝕刻製程可相似於上述用來移除部分P型金屬層440的乾式蝕刻製程。再次注意，金屬層與旋轉塗佈玻璃層之間高的蝕刻選擇比能良好的控制蝕刻製程停止在旋轉塗佈玻璃層。剩餘的旋轉塗佈玻璃層450、470與金屬層440、460可藉由另一個停止在層間介電層230的化學機械研磨製程及/或蝕刻製程移除。要了解其它化學機械研磨、乾式蝕刻與濕式蝕刻的各種組合方法也可用來移除溝槽434、454外側的各種薄膜。
方法300進行至步驟322，從第一溝槽移除第一材料層，並從第二溝槽移除第二材料層。在第4J圖中，分別位於溝槽434、454中的剩餘旋轉塗佈玻璃層450、470，可藉由上述乾式蝕刻製程、濕式蝕刻製程、或乾式與濕式蝕刻製程的組合方法移除。舉例來說，可使用乾式蝕刻製程移除留在溝槽434、454中的旋轉塗佈玻璃層450、470，且上述乾式蝕刻製程係在具有CHCl3 、CHBr3 、CCl4 、CF4 、C2 F6 ，且壓力介於約30mT至約100mT的環境下進行。或者，可藉由使用稀釋的氫氟酸(diluted HF;DHF)溶液及溶劑，移除留在溝槽434、454中的旋轉塗佈玻璃層450、470。應注意金屬層與旋轉塗佈玻璃層之間高的蝕刻選擇比能良好的控制蝕刻製程停止在分別位於溝槽434、454中的金屬層440、460。
方法300進行至步驟324，形成第三金屬層以實質上填充剩餘的第一與第二溝槽。在第4K圖中，可沉積填充金屬(fill metal)480，以填充剩餘的溝槽434與454。於本實施例中，可沉積一鈦層，其係用作濕潤層，並可利於之後的鋁填充製程。鈦層可以物理氣相沉積法或其他合適的製程形成。然後可在鈦層上形成一鋁層480，以填充剩餘的溝槽434與454。鋁層480可藉由化學氣相沉積法形成第一鋁層，並然後藉由物理氣相沉積法形成第二鋁層而形成。或者，填充金屬480可任選性地包括鎢、銅或其他合適的金屬材料。
方法300進行至步驟326，進行第二化學機械研磨。在第4L圖中，可在鋁層480上進行化學機械研磨485以移除溝槽434、454外側的多餘鋁。化學機械研磨485可具有高的蝕刻選擇比，以在閘極結構420n、420p與層間介電層230提供實質上平坦的表面。根據上述，nFET 212的金屬閘極(N型金屬層460與鋁填充層480)可適當地表現N型功函數，且pFET 214的金屬閘極(P型金屬層440與鋁填充層480)可適當地表現P型功函數。因此，在不增加複雜度的情況下，nFET 212與pFET 214可分別得到期望的臨界電壓。
要了解半導體裝置400可進一步地進行製程以形成各種元件，例如接觸窗/接觸孔(contact/via)、內連接金屬層、層間介電質、保護層等等。此外，雖然方法300係揭露先形成P型金屬層，並然後形成N型金屬層，然而要了解方法300也可使用相似的方法，先形成N型金屬層，並然後形成P型金屬層。應注意參照第3圖與第4A圖至第4L圖所述的技術或製程，也可應用在以上參照第1圖與第2A圖至第2L圖所述的實施例中，及以下參照第5圖與第6A圖至第6E圖所述的實施例中。
第5圖為根據本發明各種概念製造具有金屬閘極的半導體裝置的另一方法500流程圖。第6A圖至第6E圖顯示根據第5圖方法500中的半導體裝置600製程剖面圖。半導體裝置600相似於第4圖的半導體裝置400。因此，為求簡潔，第4圖與第6圖中相似的元件係標示為相同的號碼。此外，方法500可包括先前第3圖方法300中所述的相似製程。舉例來說，方法500包括步驟502、504、506、508、510，分別相似於第3圖方法300的步驟302、304、306、308、310。
在第6A圖中，半導體裝置600係以步驟510中所述製程作說明，其中步驟510相似於第4E圖所說明之方法300的步驟310。於本實施例中，P型功函數金屬(或P型金屬)440可形成在閘極結構420p的阻障層417上，並可填充部分溝槽434。P型金屬440可包括TiN層，且厚度可介於約10埃至約100埃。P型金屬層440可藉由原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的製程形成。或者，P型金屬層440可任選地包括其他合適的金屬，例如適用於pFET 214的WN、TaN或Ru。此外，P型金屬層440也可包括多個金屬層結構，例如TiN/WN。
材料層450可藉由旋轉塗佈製程形成在P型金屬層440上。舉例來說，材料層450可包括旋轉塗佈玻璃。旋轉塗佈玻璃層450實質上可填充剩餘的溝槽434。應注意旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽434中形成空隙的風險降到最低。另外，旋轉塗佈玻璃層450與金屬層440之間高的蝕刻選擇比，能使後續如下所述圖案化金屬層的製程得到良好的控制。再者，旋轉塗佈玻璃層450在之後圖案化金屬層的過程中能夠禁得起金屬蝕刻化學物質的侵蝕。或者，材料層450可包括其它適合用來填充溝槽434，並黏著在其下方的P型金屬層440的材料。舉例來說，材料層450可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷材料分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。
方法500進行至步驟512，可進行第一化學機械研磨。在第6B圖中，可在旋轉塗佈玻璃層450上進行化學機械研磨610，其實質上停止在P型金屬層440。應注意金屬層與旋轉塗佈玻璃層之間高的選擇比能良好的控制化學機械研磨610停止在金屬層440。在化學機械研磨610之後，留下部分pFET 214裝置側中閘極結構420p的溝槽434中的旋轉塗佈玻璃層450。
方法500進行至步驟514，移除第二區域上的第一金屬層。在第6C圖中，nFET 212裝置側中的P型金屬層440可藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程的組合方法移除。圖案化光阻層615可藉由微影或其他合適的製程形成，以保護pFET 214裝置側中的P型金屬層440與剩餘的旋轉塗佈玻璃層450。可藉由使用NH4 OH:H2 O2 ：去離子水的溶液或其他合適的蝕刻劑，選擇性地移除nFET 212裝置側中未被保護的P型金屬層440。濕式蝕刻製程可停止在層間介電質230。或者，可藉由使用稀釋的氫氟酸(diluted HF;DHF)溶液及溶劑，移除旋轉塗佈玻璃層未被保護的部分。
方法500進行至步驟516，從第二閘極結構移除第二虛置閘極，藉此形成第二溝槽。請仍參照第6C圖，nFET 212的閘極結構420n中的虛置多晶閘極218可藉由乾式蝕刻、濕式蝕刻、或乾式與濕式蝕刻製程的組合方法移除。舉例來說，濕式蝕刻製程可包括暴露至含氫氧化物的溶液(例如氫氧化銨(ammonium hydroxide))、去離子水及/或其他合適的蝕刻劑溶液中。應注意閘極結構420n中的阻障層417可在蝕刻製程中作用為蝕刻停止或阻障物。虛置多晶閘極218可選擇性地被蝕刻掉，藉此在nFET 212裝置側中的閘極結構420n中形成溝槽454。圖案化光阻層615可藉由剝除或其他合適的製程移除。
方法500進行至步驟518，可形成第二金屬層以填充部分第二溝槽。在第6D圖中，可形成功函數金屬層以填充nFET 212中的部分溝槽454。於本實施例中，N型功函數金屬(或N型金屬)620可形成在閘極結構420n的阻障層417上，並可填充部分溝槽454。N型金屬層620也可形成在pFET 214裝置側中的P型金屬層440與剩餘的旋轉塗佈玻璃層450上。N型金屬層620可包括TiN層，且厚度可介於約10埃至約100埃。N型金屬層620可藉由原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的製程形成。或者，N型金屬層620可任選地包括其他合適的金屬，例如適用於nFET 212的Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，N型金屬層620也可包括多個金屬層結構。
方法500進行至步驟520，在第二金屬層上形成第二材料層，以實質上填充剩餘的第二溝槽。請仍參照第6D圖，材料層630可藉由旋轉塗佈製程形成在N型金屬層620上。在本實施例中，材料層630可以與材料層450相同的材料形成。材料層630可包括旋轉塗佈玻璃。旋轉塗佈玻璃層630實質上可填充剩餘的溝槽454。應注意旋轉塗佈玻璃能夠填充在微小的間隙中，而因此能將溝槽454中形成空隙的風險降到最低。另外，旋轉塗佈玻璃層630與金屬層620之間高的蝕刻選擇比，能使後續如下所述圖案化金屬層的製程得到良好的控制。此外，旋轉塗佈玻璃層630在之後圖案化金屬層的過程中能夠禁得起金屬蝕刻化學物質的侵蝕。或者，材料層630可任選地包括其它適合用來填充溝槽454，並黏著在其下方的N型金屬層620的材料。舉例來說，材料層630可任選地包括聚合物、(具有低熔點的)陶瓷、液晶及其他介電材料。聚合物與陶瓷分別可包括一般在半導體製造中使用的聚合樹脂及金屬氧化物。
方法500進行至步驟522，進行第二化學機械研磨。在第6E圖中，可進行化學機械研磨640，以平坦化並移除溝槽434、454外側的各種薄膜(旋轉塗佈玻璃層630、N型金屬層620與P型金屬層440)。化學機械研磨640可實質上停止在層間介電層230。再者，化學機械研磨640可具有高的蝕刻選擇比，以在閘極結構420n、420p與層間介電層230提供實質上平坦的表面。或者，各種金屬層440、620與旋轉塗佈玻璃層630可藉由化學機械研磨與蝕刻製程的組合方法移除。
方法500進行至步驟524、526與528，其相似於第3圖的方法300中，完成製造nFET 212與pFET 214裝置的金屬閘極的步驟322、324與326。要了解半導體裝置600可進一步地進行製程以形成各種元件，例如接觸窗/接觸孔(contact/via)、內連接金屬層、層間介電質、保護層等等。此外，雖然方法500係揭露先形成P型金屬層，並然後形成N型金屬層，然而要了解方法500也可使用相似的方法，先形成N型金屬層，並然後形成P型金屬層。應注意參照第5圖與第6A圖至第6E圖所述的技術或製程，也可應用在以上參照第1圖與第2A圖至第2L圖，以及第3圖與第4A圖至第4L圖所述的實施例中。
在此說明本發明各種實施例達到的不同好處。要了解在此說明的不同實施例提供一些不同的好處，且並非所有的實施例都需要特定的好處。舉例來說，在此所述使用虛置介電質，在閘極最後製程中形成高介電常數閘極介電質的方法簡單且有經濟效益。因此，由於高介電常數介電質經歷較少的熱製程(例如高介電常數介電質經歷較少的熱週期)，使得最終裝置中的高介電常數閘極介電質品質提升。此外，在此所述的方法及裝置係在閘極最後法中形成高介電常數閘極介電質於閘極側壁的底部上。因此，閘極對源極/汲極的邊緣電容(fringing capacitance)降低，並藉此增進電晶體的操作速度(例如打開或關掉(switching on/off))。
再者，在此所述在閘極最後製程中形成nFET與pFET裝置具有適當功函數的金屬閘極的方法簡單且有經濟效益。在此所述的方法係在N/P型金屬圖案化的過程中，藉由使用例如旋轉塗佈玻璃層的其他材料層，將光阻剝落與光阻殘餘物的風險降到最低。相較於光阻，旋轉塗佈玻璃層能提供金屬層更好的黏著效果。再者，旋轉塗佈玻璃層更能夠抵抗金屬蝕刻化學物質的侵蝕。另外，由於旋轉塗佈玻璃層與金屬層具有高的蝕刻選擇比，因此化學機械研磨與蝕刻製程能得到良好的控制。再者，在此所述的方法與裝置可輕易地與目前的CMOS製造流程與半導體製程設備整合。舉例來說，在此所述的方法使用適合且相容於CMOS製造流程的材料與製程，且併入製造流程中並不昂貴。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。舉例來說，參照第1圖、第3圖與第5圖所說明的技術、方法與製程可執行，及/或與第1圖、第3圖與第5圖任一實施例的例如微影、蝕刻及形成高介電常數/金屬閘極的製程合併。
200．．．半導體裝置
202．．．基底
204．．．P型井
206．．．N型井
210．．．隔離結構
212．．．nFET
214．．．pFET
216．．．虛置介電層
218．．．虛置多晶矽(或多晶)層
220．．．閘極結構
222．．．閘極結構
223．．．矽鍺元件
225．．．輕摻雜源極/汲極區域
227．．．側壁或閘極間隙壁
229．．．源極/汲極區域
230．．．層間介電質
234．．．溝槽
236．．．溝槽
237．．．界面層
238．．．高介電常數介電層
239．．．阻障層
240．．．界面層/高介電常數介電層/阻障層
250．．．材料層
252．．．蝕刻製程
254．．．旋轉塗佈玻璃層
255．．．蝕刻製程
256．．．界面層/高介電常數介電層/阻障層
260．．．P型功函數金屬(或P型金屬)
270．．．材料層
275．．．化學機械研磨
276．．．旋轉塗佈玻璃層
277．．．光阻層
280．．．N型功函數金屬(或N型金屬)
282．．．材料層
285．．．化學機械研磨
286．．．旋轉塗佈玻璃層
290．．．填充金屬
295．．．化學機械研磨
400．．．半導體裝置
415．．．界面層
416．．．高介電常數介電層
417．．．阻障層
420n．．．閘極結構
420p．．．閘極結構
422．．．SiC元件
424．．．SiGe元件
426．．．側壁或閘極間隙壁
432．．．光阻層
434．．．溝槽
440．．．P型功函數金屬(或P型金屬)
450．．．材料層
452．．．光阻層
454．．．溝槽
460．．．N型功函數金屬(或N型金屬)
470．．．材料層
475．．．化學機械研磨
480．．．填充金屬
485．．．化學機械研磨
600．．．半導體裝置
610．．．化學機械研磨
615．．．光阻層
620．．．N型功函數金屬(或N型金屬)
630．．．材料層
640．．．化學機械研磨
第1圖為根據本發明各種概念製造具有高介電常數閘極介電質的半導體裝置的方法流程圖。
第2A圖至第2L圖顯示根據第1圖之方法中半導體裝置的製程剖面圖。
第3圖為根據本發明各種概念製造具有金屬閘極的半導體裝置的方法流程圖。
第4A圖至第4L圖顯示根據第3圖之方法中的半導體裝置製程剖面圖。
第5圖為根據本發明各種概念製造具有金屬閘極的半導體裝置的另一方法流程圖。
第6A圖至第6E圖顯示根據第5圖之方法中的半導體裝置製程剖面圖。
202．．．基底
204．．．P型井
206．．．N型井
210．．．隔離結構
212．．．nFET
214．．．pFET
230．．．層間介電質
420n．．．閘極結構
420p．．．閘極結構
434．．．溝槽
440．．．P型功函數金屬(或P型金屬)
450．．．材料層
600．．．半導體裝置
620．．．N型功函數金屬(或N型金屬)
630．．．材料層
640．．．化學機械研磨

Claims (20)

  1. 一種製造半導體裝置的方法，包括：提供一具有第一區域與第二區域的半導體基底；於該第一區域上形成一第一閘極結構，並於該第二區域上形成一第二閘極結構，該第一閘極結構包括一第一虛置介電質與第一虛置閘極，該第二閘極結構包括一第二虛置介電質與第二虛置閘極；從該第一閘極結構移除該第一虛置閘極與第一虛置介電質，藉此形成一第一溝槽，並從該第二閘極結構移除該第二虛置閘極與第二虛置介電質，藉此形成一第二溝槽；形成一閘極層以填充部分該第一與第二溝槽，該閘極層包括一高介電常數介電層；形成一材料層以填充剩餘的該第一與第二溝槽；移除部分該材料層，使該材料層的剩餘部分保護該閘極層分別位於該第一與第二溝槽底部的一第一部分；移除該閘極層的一第二部分；分別從該第一與第二溝槽移除該材料層的剩餘部分；以及在該第一溝槽中形成一第一金屬閘極，並在該第二溝槽中形成一第二金屬閘極。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該閘極層更包括一界面層與阻障層，該高介電常數介電層設置在該界面層與阻障層之間。
  3. 如申請專利範圍第2項所述之製造半導體裝置的方法，其中該界面層包括SiO2 、HfSiO、SiON或上述材料之組合。
  4. 如申請專利範圍第2項所述之製造半導體裝置的方法，其中該阻障層包括TiN、TaN或Si3 N4 。
  5. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該高介電常數介電層包括HfO、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 或Si3 N4 。
  6. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中移除部分該材料層包括進行一乾式蝕刻製程。
  7. 如申請專利範圍第6項所述之製造半導體裝置的方法，其中該材料層的剩餘部分的厚度介於10埃至100埃。
  8. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該材料層包括一旋轉塗佈玻璃。
  9. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中移除該閘極層的第二部分包括進行一濕式蝕刻製程。
  10. 如申請專利範圍第9項所述之製造半導體裝置的方法，其中該閘極層的一第三部分位於該第一與第二溝槽側壁的底部上，並且未被該濕式蝕刻製程蝕刻；以及其中分別設置在該第一與第二溝槽中的一最終閘極層具有角形狀，該最終閘極層包括該閘極層的第一部分與第三部分。
  11. 一種製造半導體裝置的方法，包括：提供一具有第一區域與第二區域的半導體基底；於該第一區域上形成一第一閘極結構，並於該第二區域上形成一第二閘極結構，該第一閘極結構包括一第一虛置閘極，且該第二閘極結構包括一第二虛置閘極；從該第一閘極結構移除該第一虛置閘極，藉此形成一第一溝槽；形成一第一金屬層以填充部分該第一溝槽；於該第一金屬層上形成一第一材料層，該第一材料層填充剩餘的該第一溝槽；移除該第二區域上的該第一金屬層與第一材料層；從該第二閘極結構移除該第二虛置閘極，藉此形成一第二溝槽；形成一第二金屬層以填充部分該第二溝槽；於該第二金屬層上形成一第二材料層，該第二材料層填充剩餘的該第二溝槽；移除該第一與第二溝槽外側的該金屬與材料層；從該第一溝槽移除該第一材料層，並從該第二溝槽移除該第二材料層；以及形成一第三金屬層以填充該第一與第二溝槽。
  12. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該第一材料層與第二材料層係以相同的材料形成。
  13. 如申請專利範圍第12項所述之製造半導體裝置的方法，其中該第一材料層與第二材料層包括旋轉塗佈玻璃。
  14. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該第一虛置閘極包括一第一虛置介電質與第一虛置多晶物，且該第二虛置閘極包括一第二虛置介電質與第二虛置多晶物；以及其中所述方法更包括在形成該第一金屬層以填充部分該第一溝槽之前，形成一高介電常數介電層以填充該第一溝槽的底部，以及其中所述方法更包括在形成該第二金屬層以填充部分該第二溝槽之前，形成一高介電常數介電層以填充該第二溝槽的底部
  15. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中移除該第一與第二溝槽外側的該金屬與材料層更包括進行一化學機械研磨、或化學機械研磨與乾式蝕刻製程的組合。
  16. 一種製造半導體裝置的方法，包括：提供一具有第一區域與第二區域的半導體基底；於該第一區域上形成一第一閘極結構，並於該第二區域上形成一第二閘極結構，該第一閘極結構包括一第一虛置閘極，且該第二閘極結構包括一第二虛置閘極；於該第一與第二閘極結構上形成一層間介電質；於該層間介電質上進行一第一化學機械研磨，以露出該第一與第二虛置閘極；從該第一閘極結構移除該第一虛置閘極，藉此形成一第一溝槽；形成一第一金屬層以填充部分該第一溝槽，該第一金屬層具有一第一功函數；於該第一金屬層上形成一第一材料層，該第一材料層填充剩餘的該第一溝槽；從該第二閘極結構移除該第二虛置閘極，藉此形成一第二溝槽；形成一第二金屬層以填充部分該第二溝槽，該第二金屬層具有不同於該第一功函數的一第二功函數；於該第二金屬層上形成一第二材料層，該第二材料層填充剩餘的該第二溝槽，該第二材料層係以與該第一材料層的相同材料形成；進行一第二化學機械研磨，其停止在該層間介電質；從該第一溝槽移除該第一材料層，並從該第二溝槽移除該第二材料層；以及形成一第三金屬層以填充該第一與第二溝槽。
  17. 如申請專利範圍第16項所述之製造半導體裝置的方法，更包括在形成該第三金屬層之後，進行一第三化學機械研磨，其停止在該層間介電質，藉此形成該第一閘極結構的一第一金屬閘極與該第二閘極結構的一第二金屬閘極，該第一金屬閘極包括該第一金屬層與第三金屬層，該第二金屬閘極包括該第二金屬層與第三金屬層。
  18. 如申請專利範圍第16項所述之製造半導體裝置的方法，更包括在移除該第二虛置閘極之前，移除該第二區域上的該第一材料層與第一金屬層。
  19. 如申請專利範圍第18項所述之製造半導體裝置的方法，其中移除該第二區域上的該第一材料層與第一金屬層包括：形成一光阻層以保護該第一區域上的該第一材料層與第一金屬層；以及蝕刻該第二區域上的該第一材料層與第一金屬層。
  20. 如申請專利範圍第18項所述之製造半導體裝置的方法，其中移除該第二區域上的該第一材料層與第一金屬層包括：進行一第三化學機械研磨，其停止在該第一金屬層；形成一光阻層以保護該第一區域上的該各種薄膜；以及蝕刻該第二區域上的該第一金屬層。
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