TWI393220B - 半導體元件之製法 - Google Patents

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Harry Hak-Lay Chuang
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Taiwan Semiconductor Mfg
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Description

半導體元件之製法
本發明係有關於半導體元件之製法，且特別是有關於一種調整高介電常數(high-k)金屬閘極元件之功函數的方法。
半導體積體電路(integrated circuit,IC)已經歷快速的發展。隨著IC材料與設計上的發展，使得IC每一個世代擁有比前一個世代小且複雜的電路。然而，這些發展也提高了IC製程的複雜度，為了實現這些先進IC，在IC的製程上也需要對等的發展。
IC發展的過程中，當IC幾何尺寸(亦即製程所能得到的最小元件(或線))逐漸縮小的同時，功能元件之密度(亦即每單位晶片面積中的內連線元件)隨之逐漸增加。尺寸縮小之好處在於增加生產效率(production efficiency)與降低相關製程成本。然而，尺寸的縮小也產生相對較高的耗電量(power dissipation)，此問題可藉由使用低耗電元件而解決，例如互補金屬氧化半導體(CMOS)元件。CMOS元件一般包括閘極氧化層與多晶矽閘極電極。當元件尺寸逐漸縮小時，為了增進元件的效能，需要將閘極氧化層與多晶矽閘極金屬分別置換成高介電常數(high-k)閘極介電層與金屬閘極電極。然而，NMOS元件和PMOS元件需要不同的功函數(work function)之閘極結構。方法之一包括利用蓋層(capping layer)調整PMOS元件和NMOS元件之金屬閘極的有效功函數。雖然此種方法可滿足特定目的，但是卻無法滿足所有的需求。例如，蓋層可能降低載子遷移率(carrier mobility)，且可能使得元件性能反而受到影響。
本發明提供一種半導體元件之製法，包括以下步驟：提供一半導體基材；形成一第一電晶體與一第二電晶體於該半導體基材中，其中該第一電晶體具有一第一虛設閘極之第一閘極結構，該第二電晶體具有一第二虛設閘極之第二閘極結構；移除該第一虛設閘極與該第二虛設閘極，以分別形成一第一溝槽與一第二溝槽；形成一第一金屬層以部分填充該第一溝槽與該第二溝槽；移除於該第一溝槽中之第一金屬層；形成一第二金屬層，以部分填充該第一溝槽與該第二溝槽；形成一第三金屬層，以部分填充該第一溝槽與該第二溝槽；實施一熱處理製程(thermal process)，以回焊(reflow)該第二金屬層與該第三金屬層；以及形成一第四金屬層，以填充該第一溝槽與該第二溝槽之一剩餘部份。
本發明另提供一種半導體元件之製法，包括以下步驟：提供一半導體基材；形成一第一電晶體與一第二電晶體於該半導體基材中，其中該第一電晶體具有一第一閘極結構，該第二電晶體具有一第二閘極結構，且該第一閘極結構與該第二閘極結構各自包括一高介電常數層形成於該半導體基材之上，一阻障層形成於該高介電常數層之上，以及一虛設多晶矽層形成於該阻障層之上；從該第一閘極結構與該第二閘極結構中移除該虛設多晶矽層，以分別形成一第一溝槽與一第二溝槽；形成一P型功函數金屬層(P-metal)以部分填充該第一溝槽與該第二溝槽；移除於該第一溝槽中之P型功函數金屬層；形成一鈦(Ti)層，以部分填充該第一溝槽與該第二溝槽；形成一鋁(Al)層，以部分填充該第一溝槽與該第二溝槽；回焊(reflow)該鈦層與該鋁層，以形成一鋁鈦(TiAl)層；以及形成一填充金屬層，以填充該第一溝槽與該第二溝槽之一剩餘部份。
本發明亦提供一種半導體元件之製法，包括以下步驟：提供一半導體基材；形成一第一電晶體與一第二電晶體於該半導體基材中，其中該第一電晶體具有一第一閘極結構，該第二電晶體具有一第二閘極結構，且該第一閘極結構與該第二閘極結構各自包括一高介電常數層形成於該半導體基材之上，一阻障層形成於該高介電常數層之上，以及一虛設多晶矽層形成於該阻障層之上；從該第一閘極結構與該第二閘極結構中移除該虛設多晶矽層，以分別形成一第一溝槽與一第二溝槽；形成一P型功函數金屬層(P-metal)以部分填充該第一溝槽與該第二溝槽；移除於該第一溝槽中之P型功函數金屬層；形成一鈦(Ti)層，以部分填充該第一溝槽與該第二溝槽；形成一鋁(Al)層，以部分填充該第一溝槽與該第二溝槽；回焊(reflow)該鈦層與該鋁層，以形成一鋁鈦(TiAl)層；實施一化學機械研磨製程(CMP)，用以移除位於該第一溝槽與該第二溝槽之外的的各金屬層；以及形成一填充金屬層，以填充該第一溝槽與該第二溝槽之一剩餘部份。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。舉例而言，說明書中提及形成第一特徵位於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，為了簡化與清晰的目的，各種特徵可能用不同的尺寸簡化地繪出。此外，本發明所揭露之實施例是”後閘極”金屬製程，然而，熟知本領域之人士可應用於其他製程及/或使用其他材料。
依照本發明所揭露之各種實施例，第1圖顯示具有雙閘極結構之半導體元件之製作方法100的流程圖。依照第1圖所示之方法100，第2A圖至第2K圖顯示半導體元件200於各個製程階段的剖面圖。須注意的是，為了強調分別形成NMOS元件和PMOS元件之雙金屬閘極結構，因此第2A圖至第2K圖之圖示已經過簡化。再者，部分的半導體元件200可以使用一般CMOS之製造流程。據此，須了解的是，於第1圖方法100之前，期間或之後可提供額外的製程，且某些其他製程在此僅作簡單陳述。可利用後閘極製程製備半導體元件200(也稱為取代多晶矽閘極製程)。於後閘極製程，先形成虛設多晶矽閘極結構，接著，進行一般CMOS製造流程，直到沉積層間介電層(interlayer dielectric,ILD)。之後，虛設多晶矽閘極結構可被移除，並且被金屬閘極結構所取代。
半導體元件之製作方法100起始於方塊102，其提供具有第一區域與第二區域之半導體基材。於第2A圖中，半導體元件200可包括一半導體基材202，例如矽基材。此基材202可另外包括矽化鍺、砷化鎵、或其他適合的半導體材料。基材202尚可包括其他特徵，例如各種摻雜區域，如p型井或n型井，阻障層，及/或磊晶層。再者，基材202可以是位於絕緣體上之半導體，例如絕緣層上覆矽(silicon on insulator,SOI)。於另外的實施例中，半導體基材202可包括一摻雜磊晶層，一梯度(gradient)半導體層，及/或尚可包括一半導體層位於另一不同類型之半導體層之上，例如矽層位於矽化鍺層之上。於其他實施例中，一化合物半導體基材可包括多層矽結構，或者是含有多層化合物半導體結構之矽基材。
半導體元件200尚可包括一絕緣結構(圖中未顯示)204，例如淺溝隔離結構(shallow trench isolation,STI)形成於基材202之中，用以隔離基材202中之主動區域206和208。隔離結構204可由氧化矽，氮化矽，氮氧化矽，摻雜氟的矽酸鹽(FSG)，及/或本領域熟知之低介電常數(low k)材料所組成。主動區域206可用來形成NMOS元件，而主動區域208可用來形成PMOS元件。
半導體元件200尚包括一界面層204於基材202之上(如第2F圖所示)。界面層可包括厚度為約5埃到10埃之氧化矽層(由熱氧化或化學氧化法形成)。界面層可藉由下述方法形成：原子層沉積法(atomic layer deposition,ALD)、化學氣相沉積法(chemical vapor deposition,CVD)、物理氣相沉積法(physical or sputter)，熱氧化法或上述之組合。另外，界面層可視需要的包括氮氧化矽(SiON)。
方法100接著進行方塊104，其形成一高介電常數(high-k)層於基材之上。半導體元件200尚包括一高介電常數層212形成於界面層之上。此高介電常數層212可藉由原子層沉積法(ALD)、化學氣相沉積法(CVD)、金屬-有機CVD(MOCVD)、物理氣相沉積法(PVD)、熱氧化法(thermal oxidation)或上述之組合。高介電常數層212之厚度為約10埃到30埃。高介電常數層212可包括氧化鉿(HfOx)。另外的，高介電常數層212可視需要的包括其他高介電常數材料，例如氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、氧化鈦鍶(SrTiO3 ,STO))、氧化鈦鋇(BaTiO3 ,BTO)、氧化鋯鋇(BaZrO)、氧化鋯鉿(HfZrO)、氮氧化鋯鉿(HfZrON)、氧化鑭鉿(HfLaO)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、鈦酸(鋇,鍶)((Ba,Sr)TiO3 ,BST)、氧化鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(oxynitride)或其他適合的材料。
方法100接著進行方塊106，其形成阻障層於高介電常數層之上。請參見第2B圖，半導體元件200尚包括一阻障層216形成於高介電常數層212之上。阻障層216可包括厚度為約10埃到20埃之氮化鈦(TiN)。阻障層216可具有之成分為Tix N(1-x )，其中x等於0.43-0.57。於後續製程步驟期間，阻障層216可作為高介電常數層212與後續形成之虛設多晶矽閘極結構之間的阻障，用以降低或消除介於多晶矽與高介電常數層之間的賣米能階釘札效應(Femi level pinning)。再者，阻障層216於後續之蝕刻製程可扮演停止層的角色。阻障層216可藉由各種沉積製程製得，例如物理氣相沉積法(PVD or sputtering)、化學氣相沉積法(CVD)、電鍍(plating)或其他適合的方法。
方法100接著進行方塊108，其形成多晶矽層於阻障層之上。請參見第2C圖，半導體元件200尚包括藉由合適的沉積製程將多晶矽層218形成於阻障層216之上。多晶矽層218之厚度為約400埃到800埃。半導體元件200可包括一硬罩幕層220形成於多晶矽層218之上。硬罩幕層220可包括氮化矽、氮氧化矽、碳化矽、及/或其他適合的介電材料，其可藉由沉積方法形成(如CVD或PVD)。硬罩幕層220之厚度為約100埃到400埃。此外，為了於微影製程(photolithography)時幫助光阻層的圖案化，半導體元件200可包括一抗反射層(antireflective coating layer)或底部抗反射層(bottom antireflective coating,BARC)。例如，圖案化光阻層可形成於硬罩幕層220之上，其中硬罩幕層220包括一圖案221位於NMOS元件206之上，以及另一圖案222位於PMOS元件208之上。圖案221,222可藉由乾式蝕刻或濕式蝕刻製程圖案化硬罩幕層220。
方法100接著進行方塊110，其於第一區域形成第一閘極堆疊，以及於第二區域形成第二閘極堆疊。請參見第2D圖，利用圖案化硬罩幕層於NMOS元件206中形成閘極堆疊231，於PMOS元件208中形成閘極堆疊232，形成之方法為乾式蝕刻、濕式蝕刻或上述之組合。例如，硬罩幕層之圖案220n,220p可被轉換到多晶矽層218上，用以形成虛設多晶矽閘極結構218n,218p。閘極堆疊231可包括一高介電常數層212n，一阻障層216n，一虛設多晶矽閘極218n，以及一硬罩幕層220n。閘極堆疊232可包括一界面層，一高介電常數層212p，一阻障層216p，一虛設多晶矽閘極218p，以及一硬罩幕層220p。
方法100接著進行方塊111，其於第一與第二閘極堆疊之側壁形成側壁間隙壁。請參見第2E圖，各種特徵與結構可藉由本領域人士所熟知之CMOS製作流程而形成，因此在此不多著墨。例如，可形成輕摻雜源極區域(lightly doped drain regions，LDD)、側壁或閘極間隙壁234、重摻雜源極/汲極區(S/D)236、矽化物區、接觸蝕刻停止層(contact etch stop layer,CESL)、層間介電層(inter-level dielectric,ILD)238。間隙壁234可包括氧化矽、氮化矽、氮氧化矽、碳化矽、或其他適合的材料。輕摻雜源極區域(lightly doped drain regions，LDD)與重摻雜源極/汲極區(S/D)236可依據電晶體設計(亦即NMOS或PMOS)之需求佈植p型或n型雜質至基材202中而得。矽化物特徵可藉由自對準矽化物製程(self-aligned silicide process)形成於重摻雜源極/汲極區(S/D)236之上。接觸蝕刻停止層(CESL)可包括氮化矽、氮氧化矽或其他適合的材料。可依據半導體元件200之一或多個額外的特徵選擇CESL之成分。ILD層238藉由化學氣相沉積法(CVD)、高密度電漿(high density plasma,HDP)、物理氣相沉積法(PVD)、旋轉塗佈法(spin-on)或其他適合的方法形成於CESL之上。ILD層238可包括氧化矽、氮氧化矽或低介電常數材料。
方法100接著進行方塊112，從第一閘極堆疊與第二閘極堆疊中移除虛設多晶矽閘極，以分別形成第一溝槽與第二溝槽。請參見第2F圖，實施一化學機械研磨製程(CMP)以分別曝露閘極堆疊231,232之虛設多晶矽閘極218n,218p之上表面。化學機械研磨製程可平坦化ILD層238，以到達硬罩幕層220n,220p，且可過度研磨(overpolishing)以移除硬罩幕層並曝露出虛設多晶矽閘極218n,218p。可藉由後蝕刻製程、乾式蝕刻、濕式蝕刻、或其他適合的方法移除於NMOS元件206中之虛設多晶矽閘極218n以及於PMOS元件208中之虛設多晶矽閘極218p。例如，濕式蝕刻製程包括曝露於含有氫氧化物之溶液(亦即氫氧化銨)，去離子水，及/或其他適合的蝕刻溶液。阻障層216n,216p於蝕刻製程可扮演蝕刻阻障層之角色。藉由選擇性地蝕刻虛設多晶矽閘極218n,218p，以於閘極堆疊231中形成溝槽214n，且於閘極堆疊232中形成溝槽214p。
方法100接著進行方塊114，其中第一金屬層形成於第二溝槽中的阻障層之上。一或多層金屬層(亦即功函數金屬層)形成於PMOS元件208中之溝槽241p中。例如，P型功函數金屬(P-metal)可形成於PMOS元件208之溝槽241p中。須了解的是，第2G到第2K圖顯示NMOS元件206和PMOS元件208個別之金屬閘極的詳細剖面圖，其中於後閘極製程中形成金屬閘極。請參見第2G圖，沉積氮化鈦(TiN)層244以部分填充溝槽241n,241p，且其厚度可為約40埃。氮化鈦(TiN)層244可藉由原子層沉積法或其他適合的製程製備而得。氮化鎢(WN)層246形成於氮化鈦(TiN)層244之上，用以部份填充溝槽241n,241p，且其厚度可為約50埃。氮化鎢(WN)層246可藉由物理氣相沉積法(PVD)或其他適合的製程製備而得。須了解的是，雖然此處舉例了多層P金屬層，但是P-金屬層可包括單層，例如氮化鈦(TiN)、氮化鎢(WN)、或其他適合的金屬。
請參見第2H圖，藉由N/P圖案化製程從NMOS元件206之溝槽241n中移除氮化鈦(TiN)層244與氮化鎢(WN)層246。例如，為了保護PMOS元件208，因此進行N/P圖案化製程時使用光阻。微影製程(photolithography)可包括旋轉塗佈(spin coating)、軟烘烤(soft-baking)、曝光(exposure)、後烘烤(post-baking)、顯影(developing)、潤洗(rinsing)、乾燥(drying)、與其他適合的製程。另外的，N/P圖案化可包括濕浸式微影(immersion lithography)、電子束微影(electron beam lithography)或其他適合的製程。據此，利用乾式蝕刻或濕式蝕刻製程移除於NMOS元件206中的氮化鈦(TiN)層244與氮化鎢(WN)層246。所以，氮化鈦(TiN)層244p與氮化鎢(WN)層246p(亦即P功函數金屬)殘留於PMOS元件208之溝槽241p中。
方法100接著進行方塊116，其中第二金屬層形成於第一溝槽中的阻障層之上，並形成於第二溝槽之第一金屬層之上。請參見第21圖，沉積鈦(Ti)層248，因此鈦層248形成於溝槽241n之阻障層216n之上，且鈦層248形成於溝槽241p之TiN/WN層244p,246p之上。鈦層248之厚度可為約30埃。鈦層248可藉由物理氣相沉積法(PVD)製得，例如，利用ExtensaTM 系統(Applied Materials,Inc of Santa,Clara,California)
方法100接著進行方塊118，其中第三金屬層形成於第一溝槽與第二溝槽中之第二金屬層之上。於此實施例中，沉積鋁(Al)層250，因此鋁層250形成於溝槽241n,241p中之鈦層248上。鋁層250之厚度可為約70埃。鋁層250可藉由化學氣相沉積法(CVD)或其他適合的方法製得。
方法100接著進行方塊120，其中實施一熱處理製程(thermal process)，用以回焊(reflow)第二金屬層與第三金屬層。請參見第2J圖，實施熱處理製程251用以回焊溝槽241n,241p中的鋁層250與鈦層248(亦即對鋁/鈦反應)。熱處理製程於約200℃~500℃的溫度下進行，時間為約50秒~200秒。於NMOS元件206之金屬成分可包括鈦：鋁為2.3：1之比例。此外，須了解的是，鈦/鋁可包括其他比例。因此，回焊製程所提供的是，將NMOS元件206與PMOS元件208中的金屬閘極調整成有效的功函數。
方法100接著進行方塊122，其中沉積第四金屬層以填充第一溝槽與第二溝槽剩餘的部分。請參見第2K圖，一填充金屬層252，例如鋁，藉由往上堆積之物理氣相沉積法(bottom-up PVD)或其他適合的方法，形成於溝槽241n,241p中的回焊鈦/鋁層248,250之上。另外，填充金屬層252可視需要的包括鎢(W)、銅(Cu)或其他適合的材料。可沉積填充金屬層252直到溝槽241n,241p之剩餘部份大體上或完全被填滿。於溝槽241n(NMOS元件206)中的填充金屬的含量大於溝槽241p(PMOS元件208)中的含量。因此，須注意的是，由於溝槽241p中已經有其他各種金屬層，PMOS的缺口填充(gap fill)是較具挑戰的。據此，於沉積後續填充金屬層或其他金屬層之前，可實施一額外的化學機械研磨製程(CMP)，用以平坦化並移除溝槽外的各種金屬層。
方法100接著進行方塊124，實施一化學機械研磨製程(CMP)。實施化學機械研磨(亦即金屬閘極CMP製程)於各種金屬之上，用以平坦化NMOS元件206和PMOS元件208中的閘極結構231,232。CMP製程具有高度選擇性，因此能提供閘極結構和ILD層大體上平坦的表面。NMOS元件206之閘極結構231可包括界面層、高介電常數層212n、氮化鈦層216n、回焊的鈦/鋁層248,250，以及鋁層252。PMOS元件208之閘極結構232可包括界面層、高介電常數層212p、氮化鈦層216p、氮化鈦層244p、氮化鎢層246p、回焊的鈦/鋁層248,250，以及鋁層252。據此，NMOS元件206之金屬閘極可執行正確的N功函數，而PMOS元件208之金屬閘極可執行正確的P功函數。因此，可輕易的達到NMOS元件206和PMOS元件208所需之臨界電壓(threshold voltage)，用以增進元件效能與可靠度(reliability)。
須注意的是，半導體元件200可進行其他製程，用以形成各種特徵，例如接觸插塞/介層插塞(contacts/vias)，內連線金屬層(interconnect metal layer)、層間或金屬介電層(interlayer or metal dielectric)、保護層(passivation)、接合墊(bonding pad)、封裝結構(packaging)等等。
應能理解的是，此處所揭露之不同實施例提供不同的優點，且對於所有實施例不需要特定的優點。例如，本發明所揭露之方法提供一種CMOS製作流程中簡單且有效方法，用以調整NMOS元件和PMOS元件之金屬閘極的功函數。此處所揭露之方法與元件不需要用蓋層作為調整金屬閘極的功函數，因此載子遷移率不會因此受到影響。再者，此處所揭露之方法與元件可輕易的整合於目前的CMP製程流程與半導體配備。例如，此處所揭露之佈植材料與製程與CMOS製造流程相容，且不需昂貴的成本。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。例如，為了特定的技術與應用，可調整各種金屬層之厚度，用以最佳化NMOS元件和PMOS元件之操作性能。
100．．．半導體元件之製法
102．．．提供具有第一區域與第二區域之半導體基材
104．．．形成一高介電常數(high-k)層於基材之上
106．．．形成阻障層於高介電常數層之上
108．．．形成半導體層於阻障層之上
110．．．於第一區域形成第一閘極堆疊，以及於第二區域形成第二閘極堆疊
111．．．於第一與第二閘極堆疊之側壁形成側壁間隙壁
112．．．從第一閘極堆疊移除半導體層以形成第一溝槽，以及從第二閘極堆疊移除半導體層以形成第二溝槽
114．．．形成第一金屬層於第二溝槽中的阻障層之上
116．．．形成第二金屬層於第一溝槽中的阻障層之上，並形成於第二溝槽之第一金屬層之上
118．．．形成第三金屬層於第一溝槽與第二溝槽之第二金屬層之上
120．．．實施一熱處理製程以回焊(reflow)第二金屬層與第三金屬層
122．．．形成第四金屬層以填充第一溝槽與第二溝槽剩餘的部分
124．．．實施化學機械研磨製程(CMP)
200．．．半導體元件
202．．．半導體基材
204．．．隔離結構
206、208．．．主動區域
212、212n、212p．．．高介電常數層
216、216n、216p．．．阻障層
218、218n、218p．．．多晶矽層
220、220n、220p．．．硬罩幕層
221、222．．．圖案
231、232．．．閘極堆疊
234．．．閘極間隙壁
236．．．S/D區域
238．．．層間介電層(ILD)
241n、241p．．．溝槽
244．．．氮化鈦層
246．．．氮化鎢層
250．．．鋁層
251．．．熱處理製程
252．．．鋁層
第1圖為一流程圖，用以說明本發明製備具有雙金屬閘極結構之半導體元件的方法。
第2A~2K圖為一系列剖面圖，用以說明依照本發明第1圖所示方法的各個製程階段。
100．．．半導體元件之製法
102．．．提供具有第一區域與第二區域之半導體基材
104．．．形成一高介電常數(high-k)層於基材之上
106．．．形成阻障層於高介電常數層之上
108．．．形成半導體層於阻障層之上
110．．．於第一區域形成第一閘極堆疊,以及於第二區域形成第二閘極堆疊
111．．．於第一與第二閘極堆疊之側壁形成側壁間隙壁
112．．．從第一閘極堆疊移除半導體層以形成第一溝槽，以及從第二閘極堆疊移除半導體層以形成第二溝槽
114．．．形成第一金屬層於第二溝槽中的阻障層之上
116．．．形成第二金屬層於第一溝槽中的阻障層之上，並形成於第二溝槽之第一金屬層之上
118．．．形成第三金屬層於第一溝槽與第二溝槽之第二金屬層之上
120．．．實施一熱處理製程以回焊(reflow)第二金屬層與第三金屬層
122．．．形成第四金屬層以填充第一溝槽與第二溝槽剩餘的部分
124．．．實施化學機械研磨製程(CMP)

Claims (20)

  1. 一種半導體元件之製法，包括以下步驟：提供一半導體基材；形成一第一電晶體與一第二電晶體於該半導體基材中，其中該第一電晶體具有一第一虛設閘極之第一閘極結構，該第二電晶體具有一第二虛設閘極之第二閘極結構；移除該第一虛設閘極與該第二虛設閘極，以分別形成一第一溝槽與一第二溝槽；形成一第一金屬層以部分填充該第一溝槽與該第二溝槽；移除於該第一溝槽中之第一金屬層；形成一第二金屬層，以部分填充該第一溝槽與該第二溝槽；形成一第三金屬層，以部分填充該第一溝槽與該第二溝槽；實施一熱處理製程(thermal process)，以回焊(reflow)該第二金屬層與該第三金屬層；以及形成一第四金屬層，以填充該第一溝槽與該第二溝槽之剩餘部份。
  2. 如申請專利範圍第1項所述之半導體元件之製法，其中該第一虛設閘極與該第二虛設閘極各自包括多晶矽。
  3. 如申請專利範圍第1項所述之半導體元件之製法，其中該第二金屬層包括鈦(Ti)。
  4. 如申請專利範圍第1項所述之半導體元件之製法，其中該第三金屬層包括鋁(Al)。
  5. 如申請專利範圍第1項所述之半導體元件之製法，其中實施該熱處理製程包括於約200℃~500℃之溫度下實施該熱處理製程。
  6. 如申請專利範圍第1項所述之半導體元件之製法，其中形成第四金屬層之後，尚包括實施一化學機械研磨製程(CMP)，用以研磨該第一閘極與該第二閘極結構。
  7. 如申請專利範圍第6項所述之半導體元件之製法，其中形成該第四金屬層之前，尚包括實施另一化學機械研磨製程(CMP)。
  8. 如申請專利範圍第1項所述之半導體元件之製法，其中該第四金屬層包括鋁(Al)。
  9. 如申請專利範圍第1項所述之半導體元件之製法，其中該第一金屬層包括氮化鈦(TiN)與氮化鎢(WN)所組成之多層金屬層。
  10. 如申請專利範圍第1項所述之半導體元件之製法，其中該第一電晶體為NMOS元件，且該第二電晶體為PMOS元件。
  11. 一種半導體元件之製法，包括以下步驟：提供一半導體基材；形成一第一電晶體與一第二電晶體於該半導體基材中，其中該第一電晶體具有一第一閘極結構，該第二電晶體具有一第二閘極結構，且該第一閘極結構與該第二閘極結構各自包括一高介電常數層形成於該半導體基材之上，一阻障層形成於該高介電常數層之上，以及一虛設多晶矽層形成於該阻障層之上；從該第一閘極結構與該第二閘極結構中移除該虛設多晶矽層，以分別形成一第一溝槽與一第二溝槽；形成一P型功函數金屬層(P-metal)以部分填充該第一溝槽與該第二溝槽；移除於該第一溝槽中之P型功函數金屬層；形成一鈦(Ti)層，以部分填充該第一溝槽與該第二溝槽；形成一鋁(Al)層，以部分填充該第一溝槽與該第二溝槽；回焊(reflow)該鈦層與該鋁層，以形成一鋁鈦(TiAl)層；以及形成一填充金屬層，以填充該第一溝槽與該第二溝槽之剩餘部份。
  12. 如申請專利範圍第11項所述之半導體元件之製法，其中該鈦層係由物理氣相沉積法(PVD)製得。
  13. 如申請專利範圍第11項所述之半導體元件之製法，其中該鋁層係由化學氣相沉積法(CVD)製得。
  14. 如申請專利範圍第11項所述之半導體元件之製法，其中該回焊該鈦層與鋁層包括於約200℃~500℃之溫度下實施一熱處理製程(thermal process)。
  15. 如申請專利範圍第11項所述之半導體元件之製法，其中該鈦層之厚度為約30埃，且該鋁層之厚度為約70埃。
  16. 一種半導體元件之製法，包括以下步驟：提供一半導體基材；形成一第一電晶體與一第二電晶體於該半導體基材中，其中該第一電晶體具有一第一閘極結構，該第二電晶體具有一第二閘極結構，且該第一閘極結構與該第二閘極結構各自包括一高介電常數層形成於該半導體基材之上，一阻障層形成於該高介電常數層之上，以及一虛設多晶矽層形成於該阻障層之上；從該第一閘極結構與該第二閘極結構中移除該虛設多晶矽層，以分別形成一第一溝槽與一第二溝槽；形成一P型功函數金屬層(P-metal)以部分填充該第一溝槽與該第二溝槽；移除於該第一溝槽中之P型功函數金屬層；形成一鈦(Ti)層，以部分填充該第一溝槽與該第二溝槽；形成一鋁(Al)層，以部分填充該第一溝槽與該第二溝槽；回焊(reflow)該鈦層與該鋁層，以形成一鋁鈦(TiAl)層；實施一化學機械研磨製程(CMP)，用以移除位於該第一溝槽與該第二溝槽之外的的各金屬層；以及形成一填充金屬層，以填充該第一溝槽與該第二溝槽之剩餘部份。
  17. 如申請專利範圍第16項所述之半導體元件之製法，其中形成該填充金屬層之後，尚包括實施另一化學機械研磨製程(CMP)，用以移除位於該第一溝槽與該第二溝槽外之該填充金屬層。
  18. 如申請專利範圍第16項所述之半導體元件之製法，其中該填充金屬包括鋁(Al)、鎢(W)或銅(Cu)。
  19. 如申請專利範圍第16項所述之半導體元件之製法，其中該鈦層之厚度為約30埃，且該鋁層之厚度為約70埃。
  20. 如申請專利範圍第19項所述之半導體元件之製法，其中該鈦層係由物理氣相沉積法(PVD)製得，且該鋁層係由化學氣相沉積法(CVD)製得。
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