TWI600064B - 半導體元件及其製作方法、以及半導體結構 - Google Patents

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Description

半導體元件及其製作方法、以及半導體結構
本發明有關於電子元件，且特別是有關於半導體元件及其製作方法、以及半導體結構。
半導體積體電路(integrated circuit，IC)工業已經歷了快速的成長。積體電路的材料與設計的技術進步已產生了許多積體電路的世代，且各個世代皆較先前的世代擁有更小且更複雜的電路。然而，這些進步已增加了積體電路的加工與製造的複雜度，為實現這些進步，積體電路的加工與製造亦需要有相似的進步。在積體電路發展的過程中，當幾何尺寸(亦即，製程所能製得的最小元件或導線)減少時，功能密度(functional density，亦即，在單位晶片面積中的互連元件的數量)逐漸增加。
近年來，為增加積體電路的效率，已開始使用金屬閘極電晶體。然而，習知形成金屬閘極電晶體的方法相當地複雜且昂貴。舉例來說，N型金屬氧化物半導體與P型金屬氧化物半導體閘極需以各自的製程製得，這不僅增加製作成本(因為增加了製程的複雜性)，還會導致潛在的製程缺陷與一致性的問題。
因此，雖然現行製作金屬閘極電晶體的方法已逐漸滿足預期的目的，然而，其並未完全滿足各方面的需求。
本發明一實施例提供一種半導體元件，包括：一基板；一N型金屬氧化物半導體閘極，配置於基板上，其中N型 金屬氧化物半導體閘極包括：一高介電常數閘介電層；一第一蓋層，配置於N型金屬氧化物半導體閘極的高介電常數閘介電層上；以及一第二蓋層，配置於第一蓋層上，其中第一蓋層與第二蓋層係用以一同調整N型金屬氧化物半導體閘極的一功函數；以及一P型金屬氧化物半導體閘極，配置於基板上，其中P型金屬氧化物半導體閘極包括：一高介電常數閘介電層；以及一第三蓋層，配置於P型金屬氧化物半導體閘極的高介電常數閘介電層上，其中第三蓋層係用以調整P型金屬氧化物半導體閘極的一功函數。
本發明另一實施例提供一種半導體結構，包括：一n型場效電晶體與一p型場效電晶體，其中：n型場效電晶體包括：一高介電常數閘介電層；以及一n型場效電晶體功函數層，形成在n型場效電晶體的高介電常數閘介電層上，n型場效電晶體功函數層包括一金屬氧化物元件以及一金屬氮化物元件；以及p型場效電晶體包括：一高介電常數閘介電層；以及一p型場效電晶體功函數層，形成在p型場效電晶體的高介電常數閘介電層上，p型場效電晶體功函數層包括一金屬氮氧化物元件。
本發明又一實施例提供一種半導體元件的製作方法，包括：形成一高介電常數介電層於一基板上；形成一第一蓋層於高介電常數介電層的一部分上；形成一第二蓋層於第一蓋層與高介電常數介電層上；形成一閒置閘極層於第二蓋層上；圖案化閒置閘極層、第二蓋層、第一蓋層、以及高介電常數介電層，以形成一N型金屬氧化物半導體閘極與一P型金屬氧化物半導體閘極，其中N型金屬氧化物 半導體閘極包括第一蓋層，P型金屬氧化物半導體閘極不包括第一蓋層；移除P型金屬氧化物半導體閘極的閒置閘極層，以暴露出P型金屬氧化物半導體閘極的第二蓋層；以及將P型金屬氧化物半導體閘極的第二蓋層轉換成一第三蓋層。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。在圖式中，實施例之形狀或是厚度可擴大，以簡化或是方便標示。再者，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
第1圖繪示本發明一實施例之半導體元件的製作方法20的流程圖。第2-9圖繪示本發明一實施例之半導體元件在各種製程步驟中的局部剖面圖。半導體元件可包括一積體電路晶片、系統單晶片(system on chip，SoC)、或部份前述元件，其可包括各種主動或被動微電子元件(microelectronic device)，例如電阻、電容、電感、二極體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors，MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJT)、橫向擴散的金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高功率的金屬氧化物半導體電晶體(high power MOS transistor)、或其他類型的電晶體。可以了解的是，為有助於更加清楚地了解本揭露的發明概念，因此，本揭露係簡化第2-9圖所繪示的結構。因此，值得注意的是，可在第1圖的製作方法20之前、之中、或是之後進行額外的製程，且一些其他製程在此僅簡略地描述。
請參照第1圖，製作方法20包括步驟22，步驟22係為在一基板上形成一高介電常數(k值)介電層。製作方法20包括步驟24，步驟24係為形成一第一蓋層(capping layer)於一部分的高介電常數介電層上。在一些實施例中，第一蓋層包括氧化鑭(lanthanum oxide)。製作方法20包括步驟26，步驟26係為形成一第二蓋層於第一蓋層與高介電常數介電層上。在一些實施例中，第二蓋層包括氮化鈦(titanium nitride)。製作方法20包括步驟28，步驟28係為形成一閒置閘極層(dummy gate electrode layer)於第二蓋層上。在一些實施例中，閒置閘極層包括多晶矽(polysilicon)。製作方法20包括步驟30，步驟30係為對閒置閘極層、第二蓋層、第一蓋層、高介電常數介電層進行圖案化製程以形成一N型金屬氧化物半導體閘極與一P型金屬氧化物半導體閘極。N型金屬氧化物半導體閘極 包括第一蓋層，而P型金屬氧化物半導體閘極則不具有第一蓋層。製作方法20包括步驟32，步驟32係為將P型金屬氧化物半導體閘極的閒置閘極層移除，藉此暴露出P型金屬氧化物半導體閘極的第二蓋層。製作方法20包括步驟34，步驟34係為將P型金屬氧化物半導體閘極的第二蓋層轉換成一第三蓋層。在一些實施例中，前述轉換係包括氧氣處理(oxygen process)，且第三蓋層包括氮氧化鈦(titanium oxynitride)。
請參照第2圖，一半導體元件35係以第1圖的製作方法20製得。半導體元件35具有一基板40。基板40為一矽基板，其摻雜有P型摻雜物，例如硼(例如是一P型基板)。或者是，基板40可為其他適合的半導體材料。舉例來說，基板40可為一矽基板，其摻雜有N型摻雜物，例如磷或砷(N型基板)。基板40可選擇性地以其他適合的半導體材料製成，例如鑽石或鍺；一適合的化合物半導體，例如碳化矽、砷化銦、或磷化銦；或是適合的合金半導體(alloy semiconductor)，例如碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)、或磷化鎵銦(gallium indium phosphide)。再者，基板40可包括一磊晶層(epitaxial layer，epi layer)，磊晶層可提供張力或應力以提升效能，且可包括一絕緣層上矽(silicon-on-insulator，SOI)結構。
再次參照第2圖，淺溝槽隔離(shallow trench isolation，STI)結構45形成於基板40中。淺溝槽隔離結構45的形成方法為於基板45中蝕刻出凹槽(或溝槽)， 並將一介電材料填入凹槽中。在本實施例中，淺溝槽隔離結構45的介電材料包括氧化矽。在另一實施例中，淺溝槽隔離結構45的介電材料可包括氮化矽、氮氧化矽、摻雜氟的矽酸鹽(fluoride-doped silicate，FSG)、及/或習知的低k值介電材料。在又一實施例中，可形成深溝槽隔離(deep trench isolation，DTI)結構以代替(或是結合)淺溝槽隔離結構45。
之後，一界面層(interfacial layer)50係選擇性地形成在基板40上。界面層50係以原子層沉積(atomic layer deposition，ALD)製程製得，且界面層50可包括氧化矽(Silicon oxide，SiO2)。
然後，一閘介電層60形成在界面層50上。閘介電層60係以原子層沉積製程製得。閘介電層60包括一高k值介電材料。高k值介電材料為一種介電常數大於二氧化矽之介電常數(接近4)的材料。在一實施例中，閘介電層60包括氧化鉿(hafnium oxide，HfO2)，其具有一介電常數約為18~40。在另一實施例中，閘介電層60包括氧化鋯(ZrO2)、氧化釔(Y2O3)、氧化鑭(La2O5)、氧化釓(Gd2O5)、氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化鉿鉺(HfErO)、氧化鉿鑭(HfLaO)、氧化鉿釔(HfYO)、氧化鉿釓(HfGdO)、氧化鉿鋁(HfAlO)、氧化鉿鋯(HfZrO)、氧化鉿鈦(HfTiO)、氧化鉿鉭(HfTaO)、或氧化鍶鈦(SrTiO)。
一蓋層70形成在一部分的閘介電層60上。蓋層70的形成方法包括一或多個沉積與圖案化製程。在一些實施例 中，蓋層70包括一氧化鑭材料(LaOx，其中x為一整數)。蓋層70係形成在基板40之一保留來形成N型金屬氧化物半導體電晶體的區域上。蓋層的氧化鑭材料有助於調整(用以形成N型金屬氧化物半導體電晶體的)閘極的功函數。蓋層70的材質可為稀土氧化物(rare earth oxide)，例如氧化鑭(LaOx)、氧化釓(GdOx)、氧化鏑(DyOx)、或是氧化鉺(ErOx)。蓋層70具有厚度80。在一些實施例中，厚度80約為5埃~20埃。
蓋層90形成在蓋層70與閘介電層60上。在一些實施例中，蓋層90包括氮化鈦材料。蓋層90形成在蓋層70上的部份可與蓋層70一同調整(用以形成N型金屬氧化物半導體電晶體的)閘極的功函數。在後續製程中，蓋層90亦可做為一蝕刻停止層。此外，蓋層90可避免非期望的金屬擴散。蓋層90具有一厚度100。在一些實施例中，厚度100約為10埃~50埃。
請參照第3圖，形成閘極結構120A-120B。閘極結構120A形成在基板40的一N型金屬氧化物半導體區上，閘極結構120B形成在基板40的一P型金屬氧化物半導體區上。因此，閘極結構120A為一N型金屬氧化物半導體閘極，且閘極結構120B為一P型金屬氧化物半導體閘極。閘極結構120A、120B分別包括閘極130A、130B、硬罩幕140A、140B、以及間隙壁(spacer)150A、150B。閘極結構120A、120B的形成方法包括沉積一閘電極層，之後，利用圖案化硬罩幕140A、140B來圖案化閘電極層以及閘電極層之下的膜層。
閘極130A、130B為閒置閘極。在一些實施例中，閘極130A、130B包括一多晶矽材料。硬罩幕140A、140B包括一介電材料，例如氧化矽、或是氮化矽。閘間隙壁150A、150B包括一介電材料。在一些實施例中，閘間隙壁150A、150B包括氮化矽。在另一實施例中，閘間隙壁150A、150B可包括氧化矽、碳化矽、氮氧化矽、或前述之組合。
之後，重摻雜源極區(heavily doped source)以及汲極區200A、200B(亦可稱為S/D區)可分別形成在基板40的N型金屬氧化物半導體與P型金屬氧化物半導體部分中。可以習知的離子植入製程(ion implantation process)或是擴散製程形成S/D區200A、200B。可用N型摻雜物(例如磷或砷)來形成N型金屬氧化物半導體的S/D區200A，以及可用P型摻雜物(例如硼)來形成P型金屬氧化物半導體的S/D區200B。如第3圖所示，S/D區200A、200B分別對齊閘間隙壁150A、150B的外邊界(outer boundary)。由於無需進行微影製程來定義S/D區200A、200B的邊界或是範圍，故可以說是以『自對準』的方式(self-aligning manner)形成S/D區200A、200B。可在半導體元件35上進行一或多個退火製程以活化S/D區200A、200B。可以了解的是，在一些實施例中，在閘間隙壁形成之前，可在基板的N型金屬氧化物半導體區與P型金屬氧化物半導體區中形成輕度摻雜的源極/汲極(lightly-doped source/drain，LDD)區。為簡化起見，在此不特別介紹輕度摻雜的源極/汲極區。
請參照第4圖，一層間介電層(inter-layer or inter-level dielectric layer，ILD layer)220係形成在基板40與閘極結構120A、120B上。層間介電層220的形成方法包括化學氣相沉積、高密度電漿化學氣相沉積、旋轉塗佈、濺鍍、或是其他適合的方法。在一實施例中，層間介電層220包括氧化矽。在另一實施例中，層間介電層220可包括氮氧化矽、氮化矽、或是低k材料。
請參照第5A圖，在層間介電層220上進行一化學機械研磨(chemical-mechanical-polishing，CMP)製程230以暴露出閘極結構120A、120B的閒置閘極的頂面。以化學機械研磨製程230移除硬罩幕140A、140B。在化學機械研磨製程230之後，閘極結構120A、120B的頂面大體上與層間介電層220的頂面共平面(co-planar)。
為更清楚且詳細地介紹製作方法，第5B圖係繪示半導體元件35在另一方向上的局部剖面圖，第5C圖係繪示半導體元件35的局部上視圖。具體而言，第5A圖係為沿上視圖第5C圖之虛線A-A’的剖面圖，第5B圖係為沿上視圖第5C圖之虛線B-B’的剖面圖。如第5A、5C圖所示，閘極130A、130B分別為N型金屬氧化物半導體與P型金屬氧化物半導體的閘電極，且閘極130A、130B彼此分離。如第5B、5C圖所示，閘極130A、130C分別為N型金屬氧化物半導體與P型金屬氧化物半導體的閘電極，且閘極130A、130C彼此鄰接。
第6A~9A、6B~9B圖為不同的剖面圖(相似於剖面圖第5A、5B圖)對應於後續的製程步驟。為簡化起見， 並未繪示這些製程步驟的上視圖。請參照第6A、6B圖，一圖案化光阻罩幕250形成在N型金屬氧化物半導體電晶體上，並暴露出P型金屬氧化物半導體電晶體。圖案化光阻罩幕250的形成方法包括一或多道旋轉塗佈、曝光、顯影、烘烤、以及清洗製程(無需按照前述順序)。之後，進行一乾式蝕刻製程260以移除P型金屬氧化物半導體閒置閘極130B、130C，以形成開口或溝槽270、271。於乾式蝕刻製程260中，蓋層90B、90C可作為蝕刻製程260的蝕刻停止層，以於蝕刻到達蓋層90B、90C時停止蝕刻，進而保護蓋層90A、90B之下的膜層(亦即，免於被蝕刻)。 之後，可以剝除製程(stripping process)或是灰化製程(ashing process)的方式移除光阻罩幕250。
請參照第7A、7B圖，對蓋層90B、90C(位於P型金屬氧化物半導體電晶體中)進行一處理製程(treatment process)280以使蓋層90B、90C(如第6A、6B圖所示)轉換成一功函數層290。在一些實施例中，處理製程280包括氧氣處理製程(oxygen treatment process)。因此，在多個實施例中，蓋層90B、90C含有氮化鈦，且處理製程280將蓋層90B、90C的氮化鈦轉換成功函數層290的氮氧化鈦。由於氮氧化鈦為一P型金屬，功函數層290可用以調整P型金屬氧化物半導體電晶體的閘極的功函數以達到一預期的臨界電壓(threshold voltage)。在後續的製程中，功函數層290亦可做為一蝕刻停止層。氧氣處理製程280的操作條件為：電源功率約為200瓦至1000瓦，壓力約為2毫托耳至5毫托耳，源氣體包括氧氣、臭氧、或水氣。
請參照第8A、8B圖，進行一濕式蝕刻製程300以移除N型金屬氧化物半導體電晶體的閒置閘極130A。移除閒置閘極130A可使開口271轉換成一較大的開口271A。換言之，開口271A橫跨N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體。在濕式蝕刻製程300中，蓋層90A與功函數層290可作為蝕刻停止層。換言之，相較於在濕式蝕刻製程300中被移除的閒置閘極130A的多晶矽材料，蓋層90A的氮化鈦材料以及功函數層290的氮氧化鈦材料具有高度的蝕刻選擇性(etching selectivity)。在一些實施例中，濕式蝕刻製程300係使用氫氧化四甲銨(Tetramethylammonium Hydroxide，TMAH)為蝕刻劑。濕式蝕刻製程300無需使用罩幕。
在製程的這個階段，已形成用於N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體的功函數層。對於N型金屬氧化物半導體電晶體而言，蓋層90A以及蓋層70A可聯合作為一功函數金屬層，以調整N型金屬氧化物半導體電晶體的功函數，進而達到對N型金屬氧化物半導體電晶體的預期臨界電壓。對於P型金屬氧化物半導體電晶體而言，功函數層290可調整P型金屬氧化物半導體電晶體的功函數，以達到對P型金屬氧化物半導體電晶體的預期臨界電壓。
請參照第9A、9B圖，於溝槽271A、270中填入一導電材料310。導電材料310可以已知的一或多個沉積製程形成，例如化學氣相沉積、物理氣相沉積、原子層沉積、或前述之組合。導電材料310可包括一阻障層(blocking layer)以及一填料金屬層(fill metal layer)。阻障層係用以阻障或是減少其下的膜層(例如功函數金屬層)以及其上的膜層(例如填料金屬層)之間的擴散。在一些實施例中，阻障層包括氮化鈦或氮化鉭(TaN)。填料金屬層係用以作為N型金屬氧化物半導體閘電極與P型金屬氧化物半導體閘電極的主要導電部分。在一些實施例中，填料金屬層含有鋁。填料金屬層可選擇性地包含其他的導電材料，例如鎢、銅、或前述之組合。在其他實施例中，一潤濕層(wetting layer，例如含有鈦)可形成於阻障層與填料金屬層之間。為簡化起見，在此不特別介紹阻障層、潤濕層、以及填料金屬層。
可以知道的是，N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體的功函數係依據蓋層90A-70A、290而設定初始值。這些蓋層的厚度會影響功函數值。在其他實施例中，需要進一步調整功函數值，在沉積導電材料310之前，可在蓋層90A、290上形成一額外的功函數金屬層。額外的功函數金屬層可為N型功函數金屬，其可例如包括鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、或氮矽化鉭(TaSiN)。額外的功函數金屬層可為P型功函數金屬，其可例如包括氮化鈦、鎢、氮化鎢(WN)、或鎢鋁(WAl)。
若是形成一N型功函數額外金屬層，則最終的效果(end effect)為N型金屬氧化物半導體電晶體的性質更偏向N型，P型金屬氧化物半導體電晶體的性質較不偏向P型(因為N型額外功函數金屬層『抵消掉』蓋層290的P 型特性)。相反地，若是形成一P型功函數額外金屬層，則最終的效果為P型金屬氧化物半導體電晶體的性質更偏向P型，N型金屬氧化物半導體電晶體的性質較不偏向N型(因為P型額外功函數金屬層『抵消掉』蓋層90A、70A的N型特性)。如此一來，可進一步調整N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體的功函數值。
之後，進行一研磨製程320，以平坦化導電材料310的外露表面。進行研磨製程320直到導電材料310的外露表面與層間介電層220的外露表面大體上共平面為止。在一些實施例中，研磨製程320包括一化學機械研磨製程。因為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體共用相同的填料金屬層，單一化學機械研磨製程已足以使填料金屬層的表面平坦化。
可以知道的是，可進行額外的製程以完成半導體元件35的製作。舉例來說，這些額外製程可包括沉積保護層、形成接點、以及形成互連結構，例如導線與導電通道、金屬層、以及層間介電層，其提供電性連接至元件，元件包括形成的金屬閘極)。為簡化起見，在此不描述這些額外的製程。可以了解的是，可依據設計需求或製程需求，結合前述多個實施例之製程。
由前述可知，相較於習知技術，本揭露貢獻了一些優點。然而，可以了解的是，其他實施例可提供另外的優點，且不必然所有的優點都已揭露於此，且不需要所有的實施例都具有特定的優點。
優點之一為可省略一額外的乾式蝕刻製程(亦即，不再需要額外的乾式蝕刻製程)。在習知的閘極取代製程(gate replacement fabrication processes)中，係分別移除N型金屬氧化物半導體與P型金屬氧化物半導體閒置閘極。換言之，一乾式蝕刻製程係用以移除P型金屬氧化物半導體電晶體的閒置閘極，另一乾式蝕刻製程係用以移除N型金屬氧化物半導體電晶體的閒置閘極。各個蝕刻製程可包含多個製程步驟以及可能需要使用昂貴的製作工具。因此，如果可以的話，會希望儘量能減少或是不使用乾式蝕刻製程。根據本揭露的多個實施例，只需使用單一道乾式蝕刻製程(以移除P型金屬氧化物半導體電晶體的閒置閘極)。一濕式蝕刻製程係用以移除N型金屬氧化物半導體電晶體的閒置閘極，而在現行的方法中，此步驟則是需要使用一乾式蝕刻製程。由於濕式蝕刻製程比乾式蝕刻製程更加簡單且便宜，因此，相較於習知的製作方法，本揭露的製作方法更為簡單且便宜。
另一個優點為本揭露的的實施例僅需要單一研磨製程以使金屬閘極的表面平坦化，而非如習知的製作方法需要兩個獨立的研磨製程。如上述，現行的金屬閘極的製作方法係分別形成多個金屬閘極。詳細而言，在移除P型金屬氧化物半導體閒置閘極之後，可進行多個沉積製程以形成一P型金屬氧化物半導體功函數金屬元件以及一填料金屬元件以作為P型金屬氧化物半導體金屬閘極，以代替P型金屬氧化物半導體閒置閘極。然後，進行一研磨製程(例如化學機械研磨製程)以平坦化P型金屬氧化物半導體金 屬閘極的表面。當前述步驟完成，進行相似的製程以形成一N型金屬氧化物半導體金屬閘極以取代N型金屬氧化物半導體閒置閘極，以及進行另一研磨製程以平坦化N型金屬氧化物半導體金屬閘極的表面。因此，現行的金屬閘極的製作方法需要兩個獨立的研磨製程：一個用以研磨P型金屬氧化物半導體金屬閘極，另一個用以研磨N型金屬氧化物半導體金屬閘極。
相較之下，在本揭露的多個實施例中，用於P型金屬氧化物半導體與N型金屬氧化物半導體電晶體的金屬閘極(填料金屬的部分)係於同一步驟中形成。進行單一研磨步驟以平坦化P型金屬氧化物半導體與N型金屬氧化物半導體金屬閘極的表面。因此，可無需進行一額外的研磨製程，進而減少製作成本與縮短製程時間。再者，由於N型金屬氧化物半導體與P型金屬氧化物半導體電晶體『共用』金屬閘極的相同部分(除功函數金屬層以外的部份)以及『共用』同一研磨製程，故可提昇製程的一致性。舉例來說，可顯著地減少或是消除P型金屬氧化物半導體與N型金屬氧化物半導體電晶體之間的閘極高度差(來自於不同的研磨製程)。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧半導體元件的製作方法
22、24、26、28、30、32、34‧‧‧步驟
35‧‧‧半導體元件
40‧‧‧基板
45‧‧‧淺溝槽隔離結構
50‧‧‧界面層
60‧‧‧閘介電層
70、70A、90、90A、90B、90C‧‧‧蓋層
80、100‧‧‧厚度
120A、120B、120C‧‧‧閘極結構
130A、130B、130C‧‧‧閘極、閒置閘極
140A、140B‧‧‧硬罩幕
150A、150B、150C‧‧‧閘間隙壁、間隙壁
200A、200B‧‧‧源極區以及汲極區
220‧‧‧層間介電層
230‧‧‧化學機械研磨製程
250‧‧‧圖案化光阻罩幕
260‧‧‧乾式蝕刻製程
270、271、271A‧‧‧開口或溝槽
280‧‧‧處理製程
290‧‧‧蓋層、功函數層
300‧‧‧濕式蝕刻製程
310‧‧‧導電材料
320‧‧‧研磨製程
第1圖繪示本發明一實施例之半導體元件的製作方法的流程圖。
第2至4圖、5A-5C、6A-9A、6B-9B圖繪示本發明一實施例之半導體元件的製作流程的剖面圖。
35‧‧‧半導體元件
40‧‧‧基板
45‧‧‧淺溝槽隔離結構
50‧‧‧界面層
60‧‧‧閘介電層
70A、90‧‧‧蓋層
120A、120C‧‧‧閘極結構
130A、130C‧‧‧閘極、閒置閘極
150A、150C‧‧‧閘間隙壁、間隙壁
220‧‧‧層間介電層
230‧‧‧化學機械研磨製程

Claims (10)

  1. 一種半導體元件，包括：一基板；一N型金屬氧化物半導體閘極，配置於該基板上，其中該N型金屬氧化物半導體閘極包括：一高介電常數閘介電層；一第一蓋層，配置於該N型金屬氧化物半導體閘極的該高介電常數閘介電層上；一第二蓋層，配置於該第一蓋層上，其中該第一蓋層與該第二蓋層係用以一同調整該N型金屬氧化物半導體閘極的一功函數；以及一P型金屬氧化物半導體閘極，配置於該基板上，其中該P型金屬氧化物半導體閘極包括：一高介電常數閘介電層；以及一第三蓋層，配置於該P型金屬氧化物半導體閘極的該高介電常數閘介電層上，其中該第三蓋層係用以調整該P型金屬氧化物半導體閘極的一功函數，其中該P型金屬氧化物半導體閘極不包括該第二蓋層，其中該P型金屬氧化物半導體閘極的該第三蓋層與該N型金屬氧化物半導體閘極的該第一蓋層的一整個側壁表面物理性接觸。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第三蓋層係為該第二蓋層的一氧化物層。
  3. 如申請專利範圍第2項所述之半導體元件，其中：該第二蓋層包括氮化鈦；以及 該第三蓋層包括氮氧化鈦，其中該第一蓋層包括氧化鑭。
  4. 如申請專利範圍第1項所述之半導體元件，其中該N型金屬氧化物半導體閘極與該P型金屬氧化物半導體閘極各包括一金屬閘極，其中該金屬閘極包括一功函數金屬層配置於該第二蓋層與該第三蓋層上。
  5. 一種半導體結構，包括：一n型場效電晶體與一p型場效電晶體，其中：該n型場效電晶體包括：一高介電常數閘介電層；以及一n型場效電晶體功函數層，形成在該n型場效電晶體的該高介電常數閘介電層上，該n型場效電晶體功函數層包括一金屬氧化物元件以及一金屬氮化物元件；以及該p型場效電晶體包括：一高介電常數閘介電層；以及一p型場效電晶體功函數層，形成在該p型場效電晶體的該高介電常數閘介電層上，該p型場效電晶體功函數層包括一金屬氮氧化物元件，其中該p型場效電晶體功函數層不包括該金屬氮化物元件，其中該p型場效電晶體功函數層的該金屬氮氧化物元件與該n型場效電晶體功函數層的該金屬氧化物元件的一整個側壁表面物理性接觸。
  6. 如申請專利範圍第5項所述之半導體結構，其中該金屬氧化物元件包括氧化鑭，其中該金屬氮化物元件包括氮化鈦，其中該金屬氮氧化物元件包括氮氧化鈦。
  7. 如申請專利範圍第5項所述之半導體結構，其中：該高介電常數閘介電層具有一介電常數大於二氧化矽的介電常數；以及該n型場效電晶體與該p型場效電晶體包括一金屬閘極分別形成在該n型場效電晶體功函數層與該p型場效電晶體功函數層上，其中該n型場效電晶體與該p型場效電晶體的該金屬閘極包括一額外的功函數金屬層形成於該n型場效電晶體功函數層與該p型場效電晶體功函數層上。
  8. 一種半導體元件的製作方法，包括：形成一高介電常數介電層於一基板上；形成一第一蓋層於該高介電常數介電層的一部分上；形成一第二蓋層於該第一蓋層與該高介電常數介電層上；形成一閒置閘極層於該第二蓋層上；圖案化該閒置閘極層、該第二蓋層、該第一蓋層、以及該高介電常數介電層，以形成一N型金屬氧化物半導體閘極與一P型金屬氧化物半導體閘極，其中該N型金屬氧化物半導體閘極包括該第一蓋層，該P型金屬氧化物半導體閘極不包括該第一蓋層；移除該P型金屬氧化物半導體閘極的該閒置閘極層，以暴露出該P型金屬氧化物半導體閘極的該第二蓋層；以及將該P型金屬氧化物半導體閘極的該第二蓋層轉換成一第三蓋層，其中該P型金屬氧化物半導體閘極不包括該第二蓋 層，其中該P型金屬氧化物半導體閘極的該第三蓋層與該N型金屬氧化物半導體閘極的該第一蓋層的一整個側壁表面物理性接觸。
  9. 如申請專利範圍第8項所述之半導體元件的製作方法，其中將該P型金屬氧化物半導體閘極的該第二蓋層轉換成該第三蓋層的步驟包括：對該P型金屬氧化物半導體閘極的該第二蓋層進行一氧氣處理製程。
  10. 如申請專利範圍第8項所述之半導體元件的製作方法，其中在將該P型金屬氧化物半導體閘極的該第二蓋層轉換成該第三蓋層之後，該半導體元件的製作方法更包括：移除該N型金屬氧化物半導體閘極的該閒置閘極層；形成一導電材料於該N型金屬氧化物半導體閘極的該第二蓋層以及該P型金屬氧化物半導體閘極的該第三蓋層上；以及對該導電材料進行一研磨製程。
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