KR101366484B1 - 고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정 - Google Patents

고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정 Download PDF

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Abstract

본 개시는 반도체 장치를 제조하는 방법을 제공한다. 고유전율 유전층은 기판 위에 형성된다. 제1 캡핑층은 고유전율 유전층의 일부 위에 형성된다. 제2 캡핑층은 고유전율 유전층 및 제1 캡핑층 위에 형성된다. 더미 게이트 전극층은 제2 캡핑층 위에 형성된다. 더미 게이트 전극층, 제2 캡핑층, 제1 캡핑층, 및 고유전율 유전층은 NMOS 게이트 및 PMOS 게이트를 형성하기 위해 패턴화된다. NMOS 게이트는 제1 캡핑층을 포함하고, PMOS 게이트는 제1 캡핑층을 포함하지 않는다. PMOS 게이트의 더미 게이트 전극층이 제거되어 PMOS 게이트의 제2 캡핑층을 노출한다. PMOS 게이트의 제2 캡핑층은 제3 캡핑층으로 변환된다.

Description

고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정{ENHANCED GATE REPLACEMENT PROCESS FOR HIGH-K METAL GATE TECHNOLOGY}
본 발명은 반도체 집적 회로에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. 그러나, 이러한 진보는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다. 집적 회로 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다.
IC의 성능을 향상시키기 위해, 금속 게이트 트랜지스터가 최근에 이용되었다. 그러나, 금속 게이트 트랜지스터를 형성하는 종래의 방법은 복잡하고 돈이 많이 든다. 예를 들어, NMOS 및 PMOS 게이트는 각각 자신의 형성 공정을 요구할 수 있고, 이것은 추가된 복잡성으로 인한 제조 비용을 증가시킬 뿐만 아니라, 잠재적 공정 결함 및 균일성 문제를 야기할 수도 있다.
그러므로, 금속 게이트 트랜지스터를 제조하는 기존의 방법이 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족시키지는 못한다.
본 발명의 목적은 고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정을 제공하는 것이다.
본 발명개시의 광범위한 형태 중 하나는 반도체 장치를 포함한다. 반도체 장치는, 기판, 기판 위에 배치된 NMOS 게이트, 및 기판 위에 배치된 PMOS 게이트를 포함하고, NMOS 게이트는 고유전율(high-k) 게이트 유전체, 고유전율 게이트 유전체 위에 배치된 제1 캡핑층(capping layer), 및 제1 캡핑층 위에 배치된 제2 캡핑층을 포함하고, 제1 캡핑층 및 제2 캡핑층은 NMOS 게이트의 일함수를 총괄하여 조정(tune)하도록 구성되고, PMOS 게이트는 고유전율 게이트 유전체와 고유전율 게이트 유전체 위에 배치된 제3 캡핑층을 포함하고, 제3 캡핑층은 PMOS 게이트의 일함수를 조정하도록 구성된다.
일부 실시예들에서, 제3 캡핑층은 제2 캡핑층의 산화 버전이다.
일부 실시예들에서, 제2 캡핑층은 질화 티탄을 포함하고, 제3 캡핑층은 산화 티탄 질화물을 포함한다.
일부 실시형태에서, 제1 캡핑층은 산화 란탄을 포함한다.
일부 실시예들에서, 고유전율 게이트 유전체는 이산화 규소보다 큰 유전 상수를 갖는다.
일부 실시예들에서, NMOS 게이트 및 PMOS 게이트 각각은 금속 게이트 전극을 포함한다.
일부 실시예들에서, 금속 게이트 전극은 제2 캡핑층 및 제3 캡핑층 위에 배치된 일함수 금속층을 포함한다.
본 발명개시의 광범위한 형태 중 다른 하나는 반도체 구조를 포함한다. 반도체 구조는, nFET 트랜지스터 및 pFET 트랜지스터를 포함하고, nFET 트랜지스터는 고유전율 게이트 유전층, 및 고유전율 게이트 유전층 위에 형성되고, 금속 산화물 성분 및 금속 질화물 성분을 포함하는 nFET 일함수층을 포함하고, pFET 트랜지스터는 고유전율 게이트 유전층, 및 고유전율 게이트 유전층 위에 형성되고, 금속 질산화물(metal oxynitride) 성분을 포함하는 pFET 일함수층을 포함한다.
일부 실시예에서, 금속 산화물 성분은 산화 란탄을 포함한다.
일부 실시예에서, 금속 질화물 성분은 질화 티탄을 포함한다.
일부 실시예에서, 금속 질산화물 성분은 산화 티탄 질화물을 포함한다.
일부 실시예들에서, 고유전율 게이트 유전층은 이산화 규소보다 큰 유전 상수를 갖고, nFET 트랜지스터 및 pFET 트랜지스터는 nFET 일함수층 및 pFET 일함수층 위에 형성된 금속 게이트 전극을 각각 포함한다.
일부 실시예들에서, nFET 트랜지스터 및 pFET 트랜지스터의 금속 게이트 전극은 nFET 일함수층 및 pFET 일함수층 위에 형성된 추가적인 일함수 금속층을 포함한다.
본 발명개시의 광범위한 형태 중 다른 하나는 반도체 장치를 제조하는 방법을 포함한다. 방법은, 기판 위에 고유전율 유전층을 형성하는 단계; 고유전율 유전층의 일부 위에 제1 캡핑층을 형성하는 단계; 제1 캡핑층 및 고유전율 유전층 위에 제2 캡핑층을 형성하는 단계; 제2 캡핑층 위에 더미 게이트 전극층을 형성하는 단계; NMOS 게이트 및 PMOS 게이트를 형성하기 위해 더미 게이트 전극층, 제2 캡핑층, 제1 캡핑층, 및 고유전율 유전층을 패턴화하는 단계(NMOS 게이트는 제1 캡핑층을 포함하고, PMOS 게이트는 제1 캡핑층을 포함하지 않음); PMOS 게이트의 더미 게이트 전극층을 제거하여 PMOS 게이트의 제2 캡핑층을 노출시키는 단계; 및 PMOS 게이트의 제2 캡핑층을 제3 캡핑층으로 변환하는 단계를 포함한다.
일부 실시예들에서, 제1 캡핑층은 산화 란탄을 포함한다.
일부 실시예들에서, 제2 캡핑층은 질화 티탄을 포함한다.
일부 실시예들에서, 제3 캡핑층은 산화 티탄 질화물을 포함한다.
일부 실시예들에서, 상기 변환 단계는, PMOS 게이트의 제2 캡핑층에 산소 처리 공정을 수행하는 단계를 포함한다.
일부 실시예들에서, 방법은 변환 단계 이후에, NMOS 게이트의 더미 게이트 전극층을 제거하는 단계; NMOS 게이트의 제2 캡핑층 및 PMOS 게이트의 제3 캡핑층 위에 도전 재료를 형성하는 단계; 및 도전 재료에 연마 공정을 수행하는 단계를 더 포함한다.
일부 실시예들에서, 고유전율 게이트 유전체는 이산화 규소보다 큰 유전 상수를 갖고, 더미 게이트 전극층은 폴리실리콘을 포함한다.
본 발명에 따르면, 고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태에 따라 반도체 장치를 제조하는 방법을 나타내는 흐름도이다.
도 2 내지 도 9는 도 1의 방법에 따라 여러 제조 단계에서 반도체 장치의 횡단면도를 나타낸다.
다음의 개시는 다양한 실시예들의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사의의 관계를 지시하지 않는다.
도 1은 반도체 장치를 제조하는 방법(20)의 흐름도를 나타낸다. 도 2 내지 도 9는 여러 제조 단계 동안에 반도체 장치의 개략적이고 단편적인 횡단면도이다. 반도체 장치는 집적 회로(IC) 칩, 시스템 온 칩(system on chip; SoC), 또는 이들의 일부를 포함할 수 있고, 저항, 커패시터, 인덕터, 다이오드, 금속 산화막 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistors; MOSFET), 상보형 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 수평 확산형 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고 전력 MOS 트랜지스터, 또는 다른 형태의 트랜지스터와 같은 다양한 수동 및 능동 마이크로 전자 장치를 포함할 수 있다. 도 2 내지 도 9는 본 발명개시의 발명 개념의 더욱 양호한 이해를 위해 간략화되었음을 이해한다. 따라서, 도 1의 방법(20) 이전에, 방법 동안에, 그리고 방법 이후에 추가의 공정들이 제공될 수 있고, 일부 다른 공정들이 본 명세서에 간단히 기술될 수 있음을 유념해야 한다.
도 1을 참조하면, 방법(20)은 블록(22)을 포함하고, 이 블록에서 고유전율 유전층이 기판 위에 형성된다. 방법(20)은 블록(24)을 포함하고, 이 블록에서 제1 캡핑층은 고유전율 유전층의 일부 위에 형성된다. 일부 실시예들에서, 제1 캡핑층은 산화 란탄을 포함한다. 방법(20)은 블록(26)을 포함하고, 이 블록에서 제2 캡핑층은 고유전율 유전층 및 제1 캡핑층 위에 형성된다. 일부 실시예들에서, 제2 캡핑층은 질화 티탄을 포함한다. 방법(20)은 블록(28)을 포함하고, 이 블록에서 더미 게이트 전극층은 제2 캡핑층 위에 형성된다. 일부 실시예들에서, 더미 게이트 전극층은 폴리실리콘을 포함한다. 방법(20)은 블록(30)을 포함하고, 이 블록에서 더미 게이트 전극층, 제2 캡핑층, 제1 캡핑층, 및 고유전율 유전층은 NMOS 게이트 및 PMOS 게이트를 형성하기 위해 패턴화된다. NMOS 게이트는 제1 캡핑층을 포함하고, PMOS 게이트는 제1 캡핑층을 포함하지 않는다. 방법(20)은 블록(32)을 포함하고, 이 블록에서 PMOS 게이트의 더미 게이트 전극층이 제거되어 PMOS 게이트의 제2 캡핑층을 노출한다. 방법(20)은 블록(34)을 포함하고, 이 블록에서 PMOS 게이트의 제2 캡핑층은 제3 캡핑층으로 변환된다. 일부 실시예들에서, 변환은 산소 공정을 포함하고, 제3 캡핑층은 산화 티탄 질화물을 포함한다.
도 2를 참조하면, 반도체 장치(35)는 도 1의 방법(20)에 따라 제조된다. 반도체 장치(35)는 기판(40)을 갖는다. 기판(40)은 붕소와 같은 P형 도펀트로 도핑된 실리콘 기판(예컨대 p형 기판)이다. 대안적으로, 기판(40)은 다른 적합한 반도체 물질일 수 있다. 예를 들어, 기판(40)은 인 또는 비소와 같은 N형 도펀트로 도핑된 실리콘 기판(예컨대 n형 기판)이다. 기판(40)은 대안적으로 게르마늄 및 다이아몬드와 같은 일부 다른 적합한 기본 반도체; 실리콘 카바이드, 인듐 비화물, 또는 인듐 인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 혼정 반도체로 만들어질 수 있다. 게다가, 기판(40)은 에피택셜 층(epi 층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있으며, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조를 포함할 수 있다.
다시 도 2를 참조하면, 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처(45)가 기판(40)에 형성된다. STI 피처(45)는 기판(40)에서 리세스(또는 트렌치)를 에칭하고, 유전체로 리세스를 충진함으로써 형성된다. 본 실시예에서, STI 피처(45)의 유전체는 실리콘 산화물을 포함한다. 대안적인 실시예들에서, STI 피처(45)의 유전체는 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate) 및/또는 당해 기술에 공지된 저유전율(low-k) 유전체를 포함할 수 있다. 다른 실시예들에서, 깊은 트렌치 분리(deep trench isolation; DTI) 피처가 STI 피처(45) 대신에, 또는 STI 피처(45)와 합동하여 형성될 수 있다.
그 이후에, 계면층(50)은 선택적으로 기판(40) 위에 형성된다. 계면층(50)은 원자층 증착(atomic layer deposition; ALD) 공정에 의해 형성되고, 실리콘 산화물(SiO2)을 포함한다.
그리고 나서, 게이트 유전층(60)은 계면층(50) 위에 형성된다. 게이트 유전층(60)은 ALD 공정에 의해 형성된다. 게이트 유전층(60)은 고유전율 유전체를 포함한다. 고유전율 유전체는 대략 4 정도인, SiO2의 유전 상수보다 큰 유전 상수를 갖는 물질이다. 실시예에서, 게이트 유전층(60)은 대략 18 내지 대략 40의 범위에 있는 유전 상수를 갖는 하프늄 산화물(hafnium oxide; HfO2)을 포함한다. 대안적인 실시예들에서, 게이트 유전층(60)은 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, 및 SrTiO 중 하나를 포함할 수 있다.
캡핑층(70)은 게이트 유전층(60)의 일부 위에 형성된다. 캡핑층(70)의 형성은 한번 이상의 증착 및 패턴화 공정을 포함한다. 일부 실시예들에서, 캡핑층(70)은 산화 란탄 물질(LaOx, 여기서 x는 정수)을 포함한다. 캡핑층(70)은 NMOS 트랜지스터의 형성을 위해 예약된, 기판(40)의 영역 위에 형성된다. 캡핑층의 LaOx 물질은 NMOS 트랜지스터에 대한 게이트의 일함수를 조정하는 것을 돕는다. 캡핑층(70)에 대한 적합한 물질은 LaOx, GdOx, DyOx, 또는 ErOx와 같은 희토 산화물(rare earth oxide)일 수 있다. 캡핑층(70)은 두께(80)를 갖는다. 일부 실시예들에서, 두께(80)는 대략 5 옹스트롬 내지 대략 20 옹스트롬의 범위에 있다.
캡핑층(90)은 캡핑층(70) 및 게이트 유전층(60) 위에 형성된다. 일부 실시예들에서, 캡핑층(90)은 질화 티탄 (TiN) 물질을 포함한다. 캡핑층(70) 위에 형성된 캡핑층(90)의 일부는 NMOS 트랜지스터에 대한 게이트의 일함수를 조정하기 위해서 캡핑층(70)과 함께 작동한다. 캡핑층(90)은 또한 이후의 공정을 위해 에칭 정지막 역할을 한다. 게다가, 캡핑층(90)은 원하지 않은 금속 확산을 방지할 수 있다. 캡핑층(90)은 두께(100)를 갖는다. 일부 실시예들에서, 두께(100)는 대략 10 옹스트롬 내지 대략 50 옹스트롬의 범위에 있다.
도 3을 참조하면, 게이트 구조(120A-120B)가 형성된다. 게이트 구조(120A)는 기판(40)의 NMOS 영역 위에 형성되고, 게이트 구조(120B)는 기판(40)의 PMOS 영역 위에 형성된다. 따라서, 게이트 구조(120A)는 NMOS 게이트이고, 게이트 구조(120B)는 PMOS 게이트이다. 게이트 구조(120A-120B)는 게이트 전극(130A 및 130B), 하드 마스크(140A 및 140B), 및 스페이서(150A 및 150B)를 각각 포함한다. 게이트 구조(120A-120B)의 형성은 게이트 전극층(130)을 증착하는 것, 그 이후에 게이트 전극층(130) 및 패턴화된 하드 마스크(140A 및 140B) 밑에 있는 층들을 패턴화하는 것을 포함할 수 있다.
게이트 전극(130A-130B)은 더미 게이트 전극이다. 일부 실시예들에서, 게이트 전극(130A-130B)은 폴리실리콘 물질을 포함한다. 하드 마스크(140A-140B)는 실리콘 산화물 또는 실리콘 질화물과 같은 유전체를 포함한다. 게이트 스페이서(150A-150A)는 유전체를 포함한다. 일부 실시예들에서, 게이트 스페이서(150A-150A)는 실리콘 질화물을 포함한다. 대안적인 실시예들에서, 게이트 스페이서(150A-150A)는 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합물을 포함할 수 있다.
그 이후에, 중도핑된 소스 및 드레인 영역(200A 및 200B)(S/D 영역으로도 불림)이 기판(40)의 NMOS 부분 및 PMOS 부분에 각각 형성된다. S/D 영역(200A-200B)은 당해 기술에 공지된 이온 주입 공정 또는 확산 공정에 의해 형성될 수 있다. 인 또는 비소와 같은 N형 도펀트는 NMOS S/D 영역(200A)을 형성하는데 이용되고, 붕소와 같은 P형 도펀트는 PMOS S/D 영역(200B)을 형성하는데 이용될 수 있다. 도 3에 도시된 바와 같이, S/D 영역(200A-200B)은 게이트 스페이서(150A-150B)의 바깥 경계에 맞춰 각각 정렬된다. 어떠한 포토리소그래피 공정도 S/D 영역(200A-200B)의 구역 또는 경계를 정의하는데 요구되지 않기 때문에, S/D 영역(200A-200B)은 "자기 정렬(self-aligning)" 방식으로 형성된 것으로 말할 수 있다. 한 번 이상의 어닐링 공정(annealing process)이 S/D 영역(200A-200B)을 활성화시키기 위해 반도체 장치(35) 상에 수행된다. 일부 실시예들에서, 경도핑된 소스/드레인(lightly-doped source/drain; LDD) 영역이, 게이트 스페이서가 형성되기 전에 기판의 NMOS 영역 및 PMOS 영역에서 모두 형성될 수 있음을 또한 이해한다. 간단함을 이유로, LDD 영역은 본 명세서에서 특별하게 예시하지 않는다.
이제, 도 4를 참조하면, 층간(또는 레벨간) 절연(inter-layer dielectric; ILD)층(220)이 기판(40) 및 게이트 구조(120) 위에 형성된다. ILD층(220)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD, 스핀온, 스퍼터링, 또는 다른 적합한 방법에 의해 형성될 수 있다. 일부 실시예들에서, ILD층(220)은 실리콘 산화물을 포함한다. 다른 실시예들에서, ILD층(220)은 실리콘 산화질화물, 실리콘 질화물, 또는 저유전율(high-k) 유전체를 포함할 수 있다.
도 5a를 참조하면, 화학적 기계적 연마(chemical-mechanical-polishing; CMP) 공정(230)이 ILD층(220) 상에 수행되어 게이트 구조(120A-120B)의 더미 게이트 전극의 탑 표면을 노출한다. 하드 마스크(140A-140B)는 CMP 공정(230)에 의해 제거된다. CMP 공정(230)에 의해, 게이트 구조(120A-120B)의 탑 표면은 실질적으로 게이트 구조(120A-120B)의 양측 상에서 ILD층(220)의 탑 표면과 같은 평면에 있다.
제조 공정의 세부 사항 및 명확성을 더욱 제공하기 위해서, 상이한 방향에서 취해진 반도체 장치(35)의 개략적인 단편적 횡단면도가 도 5b에 도시되었고, 반도체 장치(35)의 개략적 단편적 평면도가 도 5c에 도시되었다. 특히, 도 5a의 횡단면도는 도 5c의 평면도의 점선(A-A')을 따라 취해졌고, 도 5b의 횡단면도는 도 5c의 평면도의 점선(B-B')을 따라 취해졌다. 도 5a 및 도 5c에 도시된 바와 같이, 게이트 전극(130A 및 130B)은 각각 NMOS 게이트 전극 및 PMOS 게이트 전극이고, 이들은 서로 이격되어 있다. 도 5b 및 도 5c에 도시된 바와 같이, 게이트 전극(130A 및 130C)은 각각 NMOS 게이트 전극 및 PMOS 게이트 전극이고, 이들은 서로 경계 또는 인접하고 있다.
도 6a 내지 9a 그리고 도 6b 내지 9b는 또한 그 다음의 제조 단계에 대응하는 상이한 횡단면도(도 5a 및 5b의 횡단면도와 유사함)이다. 그러나, 이러한 제조 단계들의 평면도는 간단함을 위해서 예시되지 않았다. 이제, 도 6a 및 도 6b를 참조하면, 패턴화된 포토레지스트 마스크(250)는 NMOS 트랜지스터 위에 형성되므로, PMOS 트랜지스터가 노출된다. 패턴화된 포토레지스트 마스크(250)의 형성은 한번 이상의 스핀 코팅, 노출, 현상, 베이킹, 및 세정 공정(반드시 이 순서일 필요는 없음)을 포함할 수 있다. 그 이후에, 건식 에칭 공정(260)이 수행되어 PMOS 더미 게이트 전극(130B 및 130C)을 제거하여, 그로 인해 개구부 또는 트렌치(270 및 271)를 형성한다. 캡핑층(90B-90C)은 에칭 공정(260)에 대해 에칭 정지막의 역할을 하여, 캡핑층(90B-90C)에 도달할 때 에칭이 정지되도록 하고, 건식 에칭 공정(260) 동안에 캡핑층(90B-90C) 밑의 층들이 보호되도록(즉, 에칭되지 않음) 한다. 포토레지스트 마스크(250)는 스트립핑 공정 또는 애싱 공정을 이용하여 나중에 제거된다.
도 7a 및 7b를 참조하면, 처리 공정(280)이 캡핑층(90B)(PMOS 트랜지스터에 있음)에 수행되어 캡핑층(90B-90C)(도 6a 및 도 6b에 도시됨)을 일함수층(290)으로 변환한다. 일부 실시예들에서, 처리 공정(280)은 산소 처리 공정을 포함한다. 그러므로, 캡핑층(90B-90C)이 TiN을 포함하는 실시예에서, 처리 공정(280)은 TiN의 캡핑층(90B)을 TiON의 일함수층(290)으로 변환한다. TiON이 P형 금속이기 때문에, 일함수층(290)은 원하는 문턱값 전압을 달성하기 위해서 PMOS 트랜지스터의 게이트의 일함수를 조정하도록 동작 가능하다. 일함수층(290)은 또한 이후의 공정에 대해 에칭 정지막 역할을 한다. 이러한 산소 처리 공정(280)은 O2, O3, 또는 H2O를 포함하는 소스 기체를 이용하여, 대략 200 내지 1000 W의 소스 전력 및 대략 2 내지 5 mTorr의 압력 하에서 수행된다.
도 8a 및 8b를 참조하면, 습식 에칭 공정(300)이 수행되어 NMOS 트랜지스터의 더미 게이트 전극(130A)을 제거한다. 더미 게이트 전극(130A)의 제거는 개구부(271)를 이전보다 더 큰 개구부(271A)로 변환한다. 다시 말해서, 개구부(271A)는 이제 NMOS 트랜지스터 및 PMOS 트랜지스터 모두에 걸쳐있다. 캡핑층(90A) 및 일함수층(290)은 습식 에칭 공정(300)에서 에칭 정지막의 역할을 한다. 다시 말해서, 캡핑층(90A)의 TiN 금속 및 일함수층(290)의 TiON 금속 각각은 습식 에칭 공정(300)에서 제거된 더미 게이트 전극(130A)의 폴리실리콘 물질과 함께 높은 에칭 선택성(etching selectivity)을 갖는다. 일부 실시예들에서, 습식 에칭 공정(300)은 에천트로서 TMAH(Tetramethylammonium Hydroxide)를 이용한다. 어떠한 마스크도 습식 에칭 공정(300)을 위해 필요하지 않다.
이 제조 단계에서, NMOS 트랜지스터 및 PMOS 트랜지스터 모두를 위한 일함수층이 형성되었다. NMOS 트랜지스터의 경우, 캡핑층(90A) 및 캡핑층(70A)은 협력하여 작동되어 NMOS 트랜지스터의 일함수층을 조정하기 위해 일함수 금속층의 역할을 하여, 원하는 문턱값 전압이 NMOS 트랜지스터에 대해 달성될 수 있도록 한다. PMOS 트랜지스터의 경우, 일함수층(290)은 PMOS 트랜지스터의 일함수를 조정하여, 원하는 문턱값 전압이 PMOS 트랜지스터에 대해 달성될 수 있도록 한다.
이제, 도 9a 및 도 9b를 참조하면, 트렌치들(271A 및 270) 각각은 도전 재료(310)에 의해 충진된다. 도전 재료(310)는 예를 들어 CVD, PVD, ALD, 또는 이들의 조합과 같은 당해 기술에 공지된 한 번 이상의 증착 공정에 의해 형성될 수 있다. 도전 재료(310)는 차단층 및 충진 금속층을 포함할 수 있다. 차단층은 밑에있는 층들(예컨대, 일함수 금속층)과 위에 있는 층들(예컨대, 충진 금속층) 간에 확산을 차단하거나 줄이도록 구성된다. 일부 실시예들에서, 차단층은 TiN 또는 TaN을 포함한다. 충진 금속층은 NMOS 게이트 전극 및 PMOS 게이트 전극 각각의 주요 도전 부분의 역할을 하도록 구성된다. 일부 실시예들에서, 충진 금속층은 알루미늄(Al)을 포함한다. 충진 금속층은 대안적으로 텅스텐(W), 구리(Cu), 또는 이들의 조합과 같은 다른 도전 재료를 포함할 수 있다. 다른 실시예들에서, 습식층(예컨대, Ti 함유)은 차단층과 충진 금속층 사이에 형성될 수 있다. 단순함을 위해, 차단층, 습식층, 및 충진 금속층은 본 명세서에서 특별하게 예시하지 않는다.
NMOS 트랜지스터 및 PMOS 트랜지스터의 일함수는 각각 캡핑층(90A-70A 및 290)에 기초하여 초기 값으로 구성된다는 것을 이해한다. 이러한 캡핑층들의 두께는 일함수 값을 나타낼 수 있다. 그러나, 일함수 값의 추가 조정이 요구되는 실시예에서, 추가 일함수 금속층이 도전 재료(310)의 증착 전에 캡핑층(90A 및 290) 위에 형성될 수 있다. 추가 일함수 금속층은 예로서 TiAl, TiAlN, TaC, TaCN, 또는 TaSiN을 포함할 수 있는 N형 일함수 금속일 수 있다. 추가 일함수 금속층은 예로서 TiN, W, WN, 또는 WAl을 포함할 수 있는 P형 일함수 금속일 수 있다.
N형 추가 일함수 금속층이 형성되면, 끝부분 효과(end effect)는 NMOS 트랜지스터가 더욱 N형이되고 PMOS 트랜지스터는 덜 P형이 된다는 것이다(왜냐하면, N형 추가 일함수 금속층은 캡핑층(290)의 P형 속성을 "상쇄"하기 때문이다). 반대로, P형 추가 일함수 금속층이 형성되면, 끝부분 효과는 PMOS 트랜지스터가 더욱 P형이되고 NMOS 트랜지스터는 덜 N형이 된다는 것이다(왜냐하면, P형 추가 일함수 금속층은 캡핑층(90A 및 70A)의 N형 속성을 "상쇄"하기 때문이다). 이런 식으로, NMOS 트랜지스터 및 PMOS 트랜지스터의 일함수 값이 추가 조정될 수 있다.
그 다음에, 연마 공정(320)이 수행되어 도전 재료(310)의 노출된 표면을 평탄화한다. 연마 공정(320)은 도전 재료(310)의 노출된 표면이 실질적으로 ILD층(220)의 노출된 표면과 동일 평면이 될때까지 수행된다. 일부 실시예들에서, 연마 공정(320)는 CMP 공정을 포함한다. NMOS 트랜지스터 및 PMOS 트랜지스터가 동일한 충진 금속층을 "공유"하기 때문에, 단일 CMP 공정은 충진 금속층의 표면을 평탄화하기에 충분하다.
추가의 공정들이 반도체 장치(35)의 제조를 완료하기 위해서 수행될 수 있음을 이해한다. 예를 들어, 이러한 추가 공정들은 보호층의 증착, 콘택(contact)의 형성, 및 상호접속 구조물들(예컨대, 형성된 금속 게이트를 포함하는 장치에 전기적 상호접속을 제공하는 라인 및 비아, 금속층, 및 층간 유전체)의 형성을 포함할 수 있다. 단순함을 위해, 이러한 추가 공정들은 본 명세서에 기술되지 않는다. 앞서 기술된 다양한 실시예들에 대한 제조 공정들 중 일부 공정은 설계 필요성 및 제조 요건에 따라 조합될 수 있음을 또한 이해한다.
상기 설명에 기초하여, 본 발명개시는 종래의 방법에 비해 이점들을 제공하는 것으로 여겨질 수 있다. 그러나, 다른 실시예들은 추가 이점들을 제공할 수 있고, 모든 이점들이 본 명세서에 반드시 개시될 필요는 없으며, 어떠한 특별한 이점도 모든 실시예들에 대해 요구되지 않음을 이해한다.
한가지 이점은 추가의 건식 에칭 공정이 절약될 수 있다는 것이다(즉, 더이상 필요하지 않음). 종래의 게이트 교체 제조 공정에서, NMOS 더미 게이트 전극 및 PMOS 더미 게이트 전극은 따로따로 제거되었다. 다시 말해서, 한 건식 에칭 공정이 PMOS 트랜지스터에 대한 더미 게이트 전극을 제거하기 위해 이용되고, 다른 건식 에칭 공정이 NMOS 트랜지스터에 대한 더미 게이트 전극을 제거하기 위해 이용된다. 각각의 건식 에칭 공정은 복수의 공정 단계들을 포함하고, 비싼 제조 툴의 이용을 요구할 수 있다. 그러므로, 가능하다면 건식 에칭 공정의 이용을 줄이거나 제한하는 것이 바람직하다. 본 발명개시의 실시예들에 따라, 오직 하나의 건식 에칭 공정이 이용된다(PMOS 트랜지스터에 대한 더미 게이트 전극을 제거하기 위함). 습식 에칭 공정이 NMOS 트랜지스터에 대한 더미 게이트 전극을 제거하기 위해 이용되고, 이 단계는 기존의 방법에서 건식 에칭 공정을 요구하였다. 습식 에칭 공정은 건식 에칭 공정 보다 간단하고 저렴하므로, 본 발명개시는 종래의 제조 방법에 비해 간단하고 저렴한 제조를 허용한다.
다른 이점은, 본 발명개시의 실시예들이 종래의 제조에서 두 개의 별도의 연마 공정 대신에, 단일 연마 공정을 수반하여 금속 게이트 전극 표면을 평탄화한다는 것이다. 앞서 논의된 바와 같이, 기존의 금속 게이트 제조 방법은 금속 게이트들을 개별적으로 형성한다. 더욱 상세하게, PMOS 더미 게이트 전극이 제거된 이후에, 복수의 증착 공정들이 수행되어 PMOS 더미 게이트 전극 대신에 PMOS 금속 게이트 전극으로서 PMOS 일함수 금속 컴포넌트 및 충진 금속 컴포넌트를 형성한다. 그 다음에, CMP 공정과 같은 연마 공정이 수행되어 PMOS 금속 게이트 전극 표면을 평턴화한다. 이것이 완료되면, 유사한 절차들이 수행되어 NMOS 더미 게이트 전극 대신에 NMOS 금속 게이트 전극을 형성하고, 그 다음에 다른 연마 공정이 수행되어 NMOS 금속 게이트 전극 표면을 평탄화한다. 그러므로, 두 개의 별도의 연마 공정들이 기존의 금속 게이트 제조 방법에 필요하였다(PMOS 금속 게이트를 연마하기 위해 하나, 그리고 NMOS 금속 게이트를 연마하기 위해서 다른 하나).
비교하면, 본 발명개시의 실시예들에 따라, PMOS 트랜지스터 및 NMOS 트랜지스터에 대한 금속 게이트 전극(충진 금속 부분)이 동일한 공정으로 형성된다. 단일 연마 공정이 수행되어 NMOS 금속 게이트 전극과 PMOS 금속 게이트 전극 모두의 표면을 평탄화한다. 그 결과, 추가의 연마 공정이 제거될 수 있고, 제조 비용을 더욱 줄일 수 있으며, 공정 시간도 단축할 수 있다. 더욱이, NMOS 트랜지스터와 PMOS 트랜지스터가 (일함수 금속층 이외의) 금속 게이트 전극의 동일한 부분을 "공유"하고 동일한 연마 공정을 "공유"하기 때문에, 공정 균일성이 향상된다. 예를 들어, (상이한 연마 공정으로 인한) PMOS 트랜지트서와 NMOS 트랜지스터 간의 게이트 높이 차이는 충분히 감소되거나 제거될 것이다.
당업자가 이어지는 상세한 설명을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
35: 반도체 장치 40: 기판
45: STI 피처 50: 계면층
60: 게이트 유전층 70, 90: 캡핑층
80, 100: 두께 120A, 120B: 게이트 구조
130A, 130B: 게이트 전극 140A, 140B: 하드 마스크
150A, 150B: 스페이서 200A, 200B: S/D 영역
220: ILD층 250: 포토레지스트 마스크
270, 271, 271A: 개구부 290: 일함수층

Claims (10)

  1. 반도체 장치에 있어서,
    기판;
    상기 기판 위에 배치된 NMOS 게이트; 및
    상기 기판 위에 배치된 PMOS 게이트
    를 포함하고,
    상기 NMOS 게이트는 고유전율(high-k) 게이트 유전체, 이 고유전율 게이트 유전체 위에 배치된 제1 캡핑층(capping layer), 및 상기 제1 캡핑층 위에 배치된 제2 캡핑층을 포함하고, 상기 제1 캡핑층 및 제2 캡핑층은 상기 NMOS 게이트의 일함수(work function)를 총괄하여 조정(tune)하도록 구성되고,
    상기 PMOS 게이트는 고유전율 게이트 유전체와 이 고유전율 게이트 유전체 위에 배치된 제3 캡핑층을 포함하고, 상기 제3 캡핑층은 상기 제2 캡핑층의 변환된 버전이고 상기 PMOS 게이트의 일함수를 조정하도록 구성되며,
    상기 NMOS 게이트 및 상기 PMOS 게이트는 상기 제2 캡핑층 및 상기 제3 캡핑층 위에 형성되는 금속 게이트 전극을 각각 포함하는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 제3 캡핑층은 상기 제2 캡핑층의 산화 버전인 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 캡핑층은 산화 란탄을 포함하는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 고유전율 게이트 유전체는 이산화 규소보다 큰 유전 상수를 갖는 것인, 반도체 장치.
  5. 삭제
  6. 반도체 구조에 있어서,
    nFET 트랜지스터 및 pFET 트랜지스터를 포함하고,
    상기 nFET 트랜지스터는,
    고유전율 게이트 유전층; 및 이 고유전율 게이트 유전층 위에 형성되고, 금속 산화물 성분 및 금속 질화물 성분을 포함하는 nFET 일함수층을 포함하고,
    상기 pFET 트랜지스터는,
    고유전율 게이트 유전층; 및 이 고유전율 게이트 유전층 위에 형성되고, 금속 질산화물(metal oxynitride) 성분을 포함하는 pFET 일함수층을 포함하며,
    상기 nFET 트랜지스터 및 상기 pFET 트랜지스터는 상기 nFET 일함수층 및 상기 pFET 일함수층 위에 형성되는 금속 게이트 전극을 각각 포함하는 것인, 반도체 구조.
  7. 제6항에 있어서,
    상기 고유전율 게이트 유전층은 이산화 규소보다 큰 유전 상수를 갖는 것인, 반도체 구조.
  8. 반도체 장치를 제조하는 방법에 있어서,
    기판 위에 고유전율 유전층을 형성하는 단계;
    상기 고유전율 유전층의 일부 위에 제1 캡핑층을 형성하는 단계;
    상기 제1 캡핑층 및 상기 고유전율 유전층 위에 제2 캡핑층을 형성하는 단계;
    상기 제2 캡핑층 위에 더미 게이트 전극층을 형성하는 단계;
    NMOS 게이트 및 PMOS 게이트를 형성하기 위해 상기 더미 게이트 전극층, 상기 제2 캡핑층, 상기 제1 캡핑층, 및 상기 고유전율 유전층을 패터닝하는 단계 - 상기 NMOS 게이트는 상기 제1 캡핑층을 포함하고, 상기 PMOS 게이트는 상기 제1 캡핑층을 포함하지 않음 - ;
    상기 PMOS 게이트의 더미 게이트 전극층을 제거하여 상기 PMOS 게이트의 제2 캡핑층을 노출시키는 단계; 및
    상기 PMOS 게이트의 제2 캡핑층을 상기 PMOS 게이트의 미리 결정된 일함수를 갖는 제3 캡핑층으로 변환하는 단계
    를 포함하는 반도체 장치를 제조하는 방법.
  9. 제8항에 있어서, 상기 변환 단계는 상기 PMOS 게이트의 제2 캡핑층에 산소 처리 공정을 수행하는 단계를 포함하는 것인, 반도체 장치를 제조하는 방법.
  10. 제8항에 있어서, 상기 변환 단계 이후에,
    상기 NMOS 게이트의 더미 게이트 전극층을 제거하는 단계;
    상기 NMOS 게이트의 제2 캡핑층 및 상기 PMOS 게이트의 제3 캡핑층 위에 도전 재료를 형성하는 단계; 및
    상기 도전 재료에 연마 공정을 수행하는 단계
    를 더 포함하는 반도체 장치를 제조하는 방법.
KR1020120034465A 2011-12-16 2012-04-03 고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정 KR101366484B1 (ko)

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