KR101630084B1 - 반도체 디바이스 구조물 및 제조 방법 - Google Patents

반도체 디바이스 구조물 및 제조 방법 Download PDF

Info

Publication number
KR101630084B1
KR101630084B1 KR1020140174950A KR20140174950A KR101630084B1 KR 101630084 B1 KR101630084 B1 KR 101630084B1 KR 1020140174950 A KR1020140174950 A KR 1020140174950A KR 20140174950 A KR20140174950 A KR 20140174950A KR 101630084 B1 KR101630084 B1 KR 101630084B1
Authority
KR
South Korea
Prior art keywords
spacer
height
semiconductor device
metal gate
opening
Prior art date
Application number
KR1020140174950A
Other languages
English (en)
Other versions
KR20150091970A (ko
Inventor
첸리앙 리아오
치시아오 첸
이리 후앙
야오유 리
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150091970A publication Critical patent/KR20150091970A/ko
Application granted granted Critical
Publication of KR101630084B1 publication Critical patent/KR101630084B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명개시의 실시예들은 반도체 디바이스 구조물 및 이의 형성 방법을 제공한다. 반도체 디바이스 구조물은 기판 위의 금속 게이트를 포함한다. 제 1 스페이서가 금속 게이트의 측벽들 위에 형성되고 제 1 높이를 갖는다. 제 2 스페이서가 금속 게이트의 측벽들 위에 형성되고 제 2 높이를 갖는다. 제 1 높이는 제 2 높이보다 높다. 제 1 스페이서는 제 2 스페이서보다 금속 게이트의 측벽들에서 더 멀리 있다. 게다가, 반도체 디바이스 구조물은 제 1 스페이서 및 금속 게이트를 둘러싸도록 기판 위에 형성된 유전체층을 포함한다.

Description

반도체 디바이스 구조물 및 제조 방법{SEMICONDUCTOR DEVICE STRUCTURE AND MANUFACTURING METHOD}
본 발명은 반도체 디바이스 구조물에 관한 것이다.
반도체 집적 회로(IC) 산업은 최소 피처 크기(feature size)의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. IC 재료 및 설계에서 기술적 발전은 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. 그러나, 이러한 발전은 IC 처리 및 제조의 복잡성을 증가시켰다.
IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스들의 수)는 일반적으로 증가하였다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 축소 경향 중에, 상보성 금속 산화막 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스와 같은 반도체 디바이스들의 게이트 전극 및 게이트 유전체에 대해 다양한 물질들이 구현되었다. 그러나, IC 처리 및 제조에 관련된 많은 문제점들이 존재한다.
본 발명의 목적은 금속 게이트의 구멍 결함 및/또는 공동 결함을 개선한 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
일부 실시예들에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위에 있고 개구부를 갖는 유전체층을 포함한다. 반도체 디바이스 구조물은 또한 개구부의 측벽 위에 있고 제 1 높이를 갖는 제 1 스페이서를 포함한다. 반도체 디바이스 구조물은 제 1 스페이서의 측벽 위에 있고 제 2 높이를 갖는 제 2 스페이서를 더 포함한다. 제 1 스페이서는 제 2 스페이서보다 개구부의 센터에서 더 멀리 있다. 제 2 높이는 제 1 높이보다 낮다. 게다가, 반도체 디바이스 구조물은 개구부에 충전되는 전도성 물질을 포함한다.
일부 실시예들에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위의 금속 게이트를 포함한다. 반도체 디바이스 구조물은 또한 금속 게이트의 측벽 위에 있고 제 1 높이를 갖는 제 1 스페이서를 포함한다. 반도체 디바이스 구조물은 금속 게이트의 측벽 위에 있고 제 2 높이를 갖는 제 2 스페이서를 더 포함한다. 제 1 스페이서는 제 2 스페이서보다 금속 게이트의 측벽들에서 더 멀리 있다. 제 1 높이는 제 2 높이보다 높다. 게다가, 반도체 디바이스 구조물은 금속 게이트의 2개의 대향 측면들 상에 형성된 소스/드레인 영역들을 포함한다. 반도체 디바이스 구조물은 또한 제 1 스페이서 및 금속 게이트를 둘러싸도록 기판 위에 형성된 유전체층을 포함한다.
일부 실시예들에서, 반도체 디바이스 구조물을 형성하기 위한 방법이 제공된다. 방법은 기판 위의 유전체층에 개구부를 형성하는 단계를 포함한다. 방법은 또한 개구부를 둘러싸고 제 1 높이를 갖는 제 1 스페이서를 형성하는 단계를 포함한다. 방법은 개구부를 둘러싸고 제 2 높이를 갖는 제 2 스페이서를 형성하는 단계를 더 포함한다. 제 1 스페이서는 제 2 스페이서보다 개구부에서 더 멀리 있다. 제 2 높이는 제 1 높이보다 낮다. 게다가, 방법은 개구부에 금속 게이트를 형성하는 단계를 포함한다.
본 발명에 따르면, 금속 게이트의 구멍 결함 및/또는 공동 결함을 개선한 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법을 제공하는 것이 가능하다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1d는 일부 실시예들에 따라, 반도체 디바이스를 형성하기 위한 공정의 다양한 단계들의 횡단면도를 도시한다.
도 1e는 일부 실시예들에 따라, 반도체 디바이스의 횡단면도를 도시한다.
도 2는 일부 실시예들에 따라, 반도체 디바이스의 횡단면도를 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 이어지는 설명에서 제 2 공정 이전에 제 1 공정의 수행은, 제 2 공정이 제 1 공정 이후에 즉시 수행되는 실시예들을 포함할 수 있고, 또한 추가적인 공정들이 제 1 공정과 제 2 공정 사이에 수행될 수 있는 실시예들을 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
또한, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
금속 게이트를 형성하기 위한 기술들은 게이트 퍼스트 공정(gate-first process) 및 게이트 라스트 공정(gate-last process)으로 분류될 수 있다. 게이트 퍼스트 공정의 경우, 금속 게이트는 트랜지스터의 소스/게이트 영역의 형성 전에 형성된다. 게이트 라스트 공정은 기판 내에 소스/드레인 영역을 형성하고, 층간 유전체(interlayer dielectric; ILD) 내에 더미 게이트를 형성한다. 더미 게이트는 제거되어 ILD 내에 개구부를 형성한다. 그 뒤에, 금속 게이트는 개구부 내에 충전된다. 게이트 퍼스트 공정 및 게이트 라스트 공정은 P형 트랜지스터, N형 트랜지스터, 또는 상보성 금속 산화막 반도체(CMOS) 트랜지스터의 금속 게이트를 형성하는데 이용될 수 있다.
게이트 라스트 공정에서, 금속 게이트를 위한 물질층이 ILD 위에 퇴적되고, 더미 게이트를 제거함으로써 형성된 개구부를 충전할 것이다. 게이트 길이가 대략 32 nm 이하로 감소되고, 게이트 높이가 대략 45 nm 이상으로 증가되면, 개구부는 높은 종횡비(aspect ratio)를 갖는다. 일부 실시예들에서, 높은 종횡비를 갖는 개구부를 금속 게이트의 물질로 충전하는 것은 어렵다. 그 결과, 구멍 결함(pit defect) 및/또는 공동 결함(void defect)이 금속 게이트 전극에 생성될 것이다.
일부 실시예들에서, 게이트 라스트 공정이 금속 게이트의 구멍 결함 및/또는 공동 결함을 극복하기 위해 제공된다. 금속 게이트의 물질층은 ILD 위에 퇴적되고 그리고, 예를 들어, T자형 프로파일 개구부인 개구부 내에 퇴적된다. T자형 프로파일 개구부는 원하는 폭 및 낮은 종횡비를 갖고, 구멍 결함 및/또는 공동 결함 없이 금속 게이트의 물질로 용이하게 충전된다. 더욱이, 더미 게이트를 제거함으로써 형성된 개구부의 깊이 및 폭은 변경되지 않는다. T자형 프로파일 개구부는 ILD의 높이보다 낮도록 금속 게이트의 측벽 위에 형성된 스페이서의 높이를 줄임으로써 획득된다. T자형 프로파일 개구부로 인해, 금속 게이트를 형성하기 위해 개구부를 충전하는 능력은 게이트 라스트 공정에서 더미 게이트의 치수에 의해 제한되지 않을 것이다. 그러므로, 금속 게이트 충전 공정 윈도우는 개선된다. 반도체 디바이스의 성능도 역시 향상된다.
도 1a 내지 도 1d는 본 발명개시의 일부 실시예들에 따라, 반도체 디바이스(200)를 형성하기 위한 공정의 다양한 단계들의 횡단면도를 도시한다.
도 1a를 참조하면, 일부 실시예들에 따라, 더미 게이트(130)를 갖는 트랜지스터(100a)를 포함하는 반도체 디바이스(100)의 횡단면도가 도시된다. 일부 실시예들에서, 트랜지스터(100a)는 기판(101) 위에 형성된 P형 트랜지스터이다. P형 트랜지스터는 기판(101) 내에 형성된 웰 영역(103)을 포함한다. 웰 영역(103)은 N웰 영역이다. N웰 영역은 P형 트랜지스터의 채널 영역을 제공하도록 구성된다. 일부 실시예들에서, 트랜지스터(100a)는 기판(101) 위에 형성된 N형 트랜지스터이다. N형 트랜지스터는 기판(101) 내에 형성된 웰 영역(103)을 포함한다. 웰 영역(103)은 P웰 영역이다. P웰 영역은 N형 트랜지스터의 채널 영역을 제공하도록 구성된다. 일부 실시예들에서, 트랜지스터(100a)는 CMOS 트랜지스터의 N형 트랜지스터 또는 P형 트랜지스터이다.
일부 실시예들에서, 기판(101)은 결정질, 다결정질, 또는 비결정질 구조물의 실리콘 또는 게르마늄을 포함하는 기본 반도체를 포함한다. 일부 다른 실시예들에서, 기판(101)은 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 또는 인듐 안티몬화물을 포함하는 화합물 반도체를 포함한다. 일부 실시예들에서, 기판(101)은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP, 다른 적합한 물질, 또는 이들의 조합을 포함하는 혼정 반도체를 포함한다.
일부 실시예들에서, 혼정 반도체 기판은 경사진 실리콘 게르마늄(SiGe) 피처를 갖고, 여기서, Si 및 Ge 조성은 경사진 SiGe 피처의 한 위치에서의 비율과 다른 위치에서의 다른 비율이 다르다. 일부 실시예들에서, 혼정 SiGe는 실리콘 기판 위에 형성된다. 일부 다른 실시예들에서, SiGe 기판이 변형된다.
일부 실시예들에서, 기판(101)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판과 같은, 반도체 온 인슐레이터이다. 일부 예들에서, 기판(101)은 도핑된 epi 층 및 매립층을 포함한다. 일부 다른 예에서, 기판(101)은 다층 화합물 반도체 구조물을 포함한다.
일부 실시예들에서, 반도체 디바이스(100)는 트랜지스터(100a)와 다른 인접한 트랜지스터들 사이에 형성된 분리 구조물(108)을 포함한다. 분리 구조물(108)은 인접한 트랜지스터로부터 트랜지스터(100a)를 절연시킨다. 일부 실시예들에서, 분리 구조물(108)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 구조물, 실리콘의 부분 산화(local oxidation of silicon; LOCOS) 구조물, 다른 적합한 분리 구조물, 또는 이들의 조합이다.
일부 실시예들에서, 반도체 디바이스(100)는 소스/드레인 영역(107a 및 107b)에 인접하게 각각 형성된 스트레서(stressor) 구조물(105a 및 105b)를 포함한다. 스트레서 구조물(105a 및 105b)은, 예를 들어, SiGe 구조물이다. 소스/드레인 영역(107a 및 107b)은 트랜지스터(100a)의 채널 영역에 인접하게 형성된다. 일부 실시예들에서, 트랜지스터(100a)는 P형 트랜지스터이고, 소스/드레인 영역(107a 및 107b)은 p형 소스/드레인 영역이다. 일부 다른 실시예들에서, 트랜지스터(100a)는 N형 트랜지스터이고, 소스/드레인 영역(107a 및 107b)은 n형 소스/드레인 영역이다. p형 소스/드레인 영역(107a 및 107b)은 붕소(B) 또는 다른 III족 원소와 같은 도펀트를 갖는다. n형 소스/드레인 영역(107a 및 107b)은 비소(As), 인(P), 다른 V족 원소, 또는 이들의 조합과 같은 도펀트를 갖는다. 본 발명개시의 실시예들은 많은 변형을 갖는다. 일부 실시예들에서, 스트레서 구조물(105a 및 105b)은 형성되지 않는다.
도 1a를 참조하면, 일부 실시예들에 따라, 더미 게이트(130)가 기판(101) 위에 형성된다. 더미 게이트(130)는 게이트 유전체 구조물(120), 및 게이트 유전체 구조물(120) 위에 형성된 더미 게이트 전극(121)을 포함한다. 일부 다른 실시예들에서, 더미 게이트(130)는 오직 더미 게이트 전극(121)만을 포함한다. 게이트 유전체 구조물(120)은 더미 게이트 전극(121)이 제거된 이후에 기판(101) 위에 형성된다. 더미 기에트 전극(121)은 폭(W0) 및 높이(D0)를 갖는다. 일부 실시예들에서, 제 1 스페이서(111), 제 2 스페이서(113) 및 제 3 스페이서(115)가 더미 게이트(130)의 측벽들 상에 형성된다. 제 1 스페이서(111)는 제 2 스페이서(113)보다 더미 게이트(130)에서 더 멀리 있다. 제 1 스페이서(111)는 또한 외부 측벽 스페이서로 언급된다. 제 2 스페이서(113)는 또한 내부 실링 막으로 언급된다. 제 3 스페이서(115)는 제 1 스페이서(111)와 제 2 스페이서(113) 사이에 형성된다. 제 3 스페이서(115)는 또한 버퍼 실링 막으로 언급된다. 제 1 스페이서(111), 제 2 스페이서(113) 및 제 3 스페이서(115)는 조합하여 게이트 스페이서로 언급된다.
일부 실시예들에서, 게이트 스페이서는 스페이서(111)와 같은 단일 스페이서만을 갖는다. 일부 다른 실시예들에서, 게이트 스페이서는 스페이서들(111 및 113)과 같은 2개의 스페이서들을 갖는다. 일부 실시예들에서, 게이트 스페이서는 하나 이상의 다른 스페이서들을 더 포함한다.
도 1a에 도시된 바와 같이, 일부 실시예들에 따라, 제 1 스페이서(111)의 원래의 높이(H0)는 제 2 스페이서(113)의 원래의 높이(H0)와 같다. 제 1 스페이서(111)는 제 1 두께(T1)를 갖는다. 제 2 스페이서(113)는 제 2 두께(T2)를 갖는다. 제 3 스페이서(115)는 제 3 두께(T3)를 갖는다. 일부 실시예들에서, 제 1 두께(T1)는 제 2 두께(T2)보다 크고, 제 2 두께(T2)는 제 3 두께(T3)보다 크다. 일부 예에서, 더미 게이트 전극(121)의 폭(W0)은 대략 26 nm 내지 대략 32 nm 범위에 있다. 이러한 예들의 경우, 제 1 두께(T1)는 대략 10 nm 내지 대략 15 nm의 범위에 있다. 제 2 두께(T2)는 대략 4.5 nm 내지 대략 5 nm의 범위에 있다. 제 3 두께(T3)는 대략 1.5 nm 내지 대략 2.0 nm의 범위에 있다. 그러나, 두께들(T1, T2, 및 T3) 및 폭(W0)은 상기 범위로 제한되지 않는다.
일부 실시예들에서, 제 1 스페이서(111), 제 2 스페이서(113) 및 제 3 스페이서(115)는 산화물, 질화물, 산화질화물과 같은 물질들, 및/또는 다른 유전체 물질을 포함한다. 일부 실시예들에서, 제 1 스페이서(111) 및 제 2 스페이서(113)는 실리콘 질화물로 구성된다. 제 3 스페이서(115)는 실리콘 산화물로 구성된다. 제 1 스페이서(111), 제 2 스페이서(113) 및 제 3 스페이서(115)는 퇴적 공정, 포토리소그래피 패턴화 공정, 에칭 공정 또는 이들의 조합으로 형성된다. 퇴적 공정은 예컨대 원자층 증착(atomic layer deposition; ALD), CVD, 물리적 기상 증착(physical vapor deposition; PVD), 저압 CVD(low pressure CVD; LPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 스퍼터링, 다른 적합한 공정 및/또는 이들의 조합이다. 일부 실시예들에서, 제 1 스페이서(111) 및 제 2 스페이서(113)는 LPCVD 용광로 공정에 의해 퇴적된다. 제 3 스페이서(115)는 ALD 용광로 공정에 의해 퇴적된다.
포토리소그래피 패턴화 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적합한 공정, 또는 이들의 조합을 포함한다. 포토리소그래피 노출 공정은 또한 마스크 없는 포토리소그래피, 전자 빔 기록, 이온 빔 기록, 또는 분자압인(molecular imprint)과 같은, 다른 적절한 방법에 의해 구현되거나 교체될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 다른 에칭 방법(예컨대, 반응성 이온 에칭)을 포함할 수 있다. 에칭 공정은 또한 순수한 화학적 에칭(플라즈마 에칭), 순수한 물리적 에칭(이온 에칭), 또는 이들의 조합 중 하나일 수 있다.
게이트 유전체 구조물(120)은 단일층 또는 다층 구조물일 수 있다. 일부 실시예들에서, 게이트 유전체 구조물(120)은 2개의 게이트 유전체층들(117 및 119)을 포함한다. 하위 게이트 유전체층(117)은 예를 들어, 실리콘 산화물층이고, 상위 게이트 유전체층(119)은 하이-k(high-k) 유전체층이다. 게이트 유전체층들(117 및 119)은 퇴적 공정, 포토리소그래피 패턴화 공정, 에칭 공정 또는 이들의 조합으로 형성된다.
일부 실시예들에서, 하이-k 유전체층(119)의 하이-k 물질은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프뉴 실리콘 산화질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 다른 적합한 하이-k 유전체 물질, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 하이-k 물질은 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산화질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화 알루미나(HfO2-Al2O3) 합금, 다른 적합한 물질 및/또는 이들의 조합으로 선택된다.
일부 실시예들에서, 더미 게이트 전극(121)은 실리콘, 폴리실리콘, 비결정 실리콘과 같은 물질, 또는 게이트 유전체층들(117 및 119) 및 스페이서들(111, 113 및 115)에 대하여 원하는 에칭 선택성을 갖는 다른 물질을 포함한다. 더미 게이트 전극(121)은 퇴적 공정, 포토리소그래피 패턴화 공정, 에칭 공정 또는 이들의 조합으로 형성된다. 퇴적 공정은 CVD, ALD, 다른 적합한 방법, 또는 이들의 조합을 포함한다.
도 1a를 참조하면, 일부 실시예들에 따라, 유전체층(109)이 제 1 스페이서(111)를 둘러싸도록 기판(101) 위에 형성된다. 일부 실시예들에서, 유전체층(109)은 산화물, 질화물, 산화질화물, 저유전율(로우-k)(low-k) 유전체 물질, 울트라 로우-k 유전체 물질, 익스트림 로우-k 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 조합을 포함한다. 유전체층(109)은, 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD) 공정, 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD) 공정, 스핀 코팅 공정, 다른 적용 가능한 퇴적 공정, 또는 이들의 조합에 의해 퇴적된다. 일부 실시예들에서, 유전체층(109)은 층간 유전체(ILD)로 언급된다. 일부 다른 실시예들에서, 추가적인 유전체층(도시되지 않음)이 유전체층(109) 밑에 또는 위에 형성된다. 일부 실시예들에서, 콘택 에칭 정지층(도시되지 않음)이 유전체층(109)과 기판(101) 사이에 형성된다.
일부 실시예들에서, 유전체층(109)의 유전체 물질은, 더미 게이트(130) 및 스페이서들(111, 113 및 115)이 형성된 이후에, 기판(101) 위에 퇴적된다. 그 후에, 실질적으로 평면의 상부 표면을 유전체층(109)에 제공하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정에 의해 유전체 물질의 일부가 제거된다. 일부 실시예들에서, 유전체층(109)의 상부 표면은 더미 게이트(130)의 상부 표면 및 스페이서들(111, 113 및 115)의 상부 표면들과 실질적으로 대등하다. 다시 말해서, 더미 게이트(130) 및 스페이서들(111, 113 및 115)은 유전체층(109)의 개구부 내에 배치된다. 스페이서들(111, 113 및 115)은 더미 게이트(130)를 둘러싸기 위해 유전체층(109)의 개구부의 측벽 위에 배치된다. 스페이서들(111, 113 및 115)은 또한 라이너(liner)로 언급된다.
도 1b를 참조하면, 일부 실시예들에 따라, 제거 공정(210)이 개구부(140)를 형성하기 위해 더미 게이트 전극(121)을 제거한다. 개구부(140)는 더미 게이트 전극(121)의 폭(W0) 및 높이(D0)와 실질적으로 같은 폭(W0') 및 높이(D0')를 갖는다. 일부 실시예들에서, 제거 공정(210)은 습식 에칭 공정, 건식 에칭 공정, 다른 적용 가능한 제거 공정, 또는 이들의 조합이다. 일부 다른 실시예들에서, 게이트 유전체 구조물(120)은 하이-k 유전체층(119) 위에 형성된 캡층(도시되지 않음)을 더 포함한다. 캡층은 하이-k 유전체층(119)이 제거 공정(210)에 의해 손상되는 것으로부터 보호할 수 있다. 일부 실시예들에서, 캡층은 TiN, TaN과 같은 물질, 제거 공정을 저항할 수 있는 다른 적합한 물질, 또는 이들의 조합을 포함한다.
도 1c를 참조하면, 일부 실시예들에 따라, 제거 공정(220)이 제 1 리세스(112)를 형성하기 위해 제 1 스페이서(111)의 일부를 제거한다. 일부 실시예들에 따라, 도 1c에 도시된 바와 같이, 제거 공정(220)은 또한 제 2 리세스(114)를 형성하기 위해 제 2 스페이서(113)의 일부를 제거한다. 제거 공정(220) 이후에, 제 1 스페이서(111)의 원래의 높이(H0)(도 1a에 도시됨)는 제 1 높이(H1)로 감소된다. 제 2 스페이서(113)의 원래의 높이(H0)(도 1a에 도시됨)는 제 2 높이(H2)로 감소된다. 일부 실시예들에서, 제 2 스페이서(113)의 제 2 높이(H2)는 제 1 스페이서(111)의 제 1 높이(H1)보다 낮다. 일부 실시예들에서, 제 3 스페이서(115)는 원래의 높이(H0)를 유지하기 위해 실질적으로 제거되지 않는다.
일부 실시예들에서, 제 1 스페이서(111)의 물질은 제 2 스페이서(113)의 물질과 같다. 제 3 스페이서(115)의 물질은 제 1 스페이서(111) 및 제 2 스페이서(113)의 물질과 상이하다. 그러므로, 제 1 스페이서(111)의 일부 및 제 2 스페이서(113)의 일부가 제거 공정(220)에 의해 함께 제거되지만, 제 3 스페이서(115)는 제거 공정(220)에 의해 실질적으로 제거되지 않는다. 일부 실시예들에서, 제 1 스페이서(111)의 제 1 두께(T1)(도 1a에 도시됨)는 제 2 스페이서(113)의 제 2 두께(T2)(도 1a에 도시됨)보다 크다. 그러므로, 제 2 스페이서(113)는 제 1 스페이서(111)보다 빠른 속도로 제거된다. 그 결과, 제 1 리세스(112)의 깊이(D1)는 제 2 리세스(114)의 깊이(D2)보다 작다. 일부 실시예들에서, 깊이(D1)는 대략 10 nm 내지 대략 25 nm의 범위에 있다. 깊이(D2)는 대략 25 nm 내지 대략 40 nm의 범위에 있다. 그러나, 깊이(D1) 및 깊이(D2)는 상기 범위로 제한되지 않는다. 깊이(D1) 및 깊이(D2)의 범위는 외부 스페이서(111)보다 낮은 내부 스페이서(113)를 만들기 위해 다양한 반도체 디바이스들의 기하학적인 크기에 의해 조정된다.
일부 실시예들에서, 제 1 스페이서(111) 및 제 2 스페이서(113)는 실리콘 질화물과 같은 물질로 구성된다. 제 3 스페이서(115)는 실리콘 산화물로 구성된다. 제 1 스페이서(111)의 일부 및 제 2 스페이서(113)의 일부가 같은 공정 동작으로 함께 제거되어 제 1 리세스(112) 및 제 2 리세스(114)를 각각 형성한다. 제 1 스페이서(111) 및 제 2 스페이서(113)의 제거 공정은 건식 에칭 공정 또는 습식 에칭 공정에 의해 수행된다. 일부 실시예들에서, 건식 에칭 공정은, 예를 들어, O2/Cl2/HBr의 여러 가스의 혼합물을 이용하는 플라즈마 건식 에칭 공정이다. 일부 다른 실시예들에서, 습식 에칭 공정은 H3PO4를 이용하여 수행된다. 제 1 스페이서(111) 및 제 2 스페이서(113)의 에칭 공정 동안에, 제 3 스페이서(115)는 실질적으로 제거되지 않는다.
도 1c에 도시된 바와 같이, 일부 실시예들에 따라, 개구부(140) 및 리세스들(112 및 114)은 조합되어, 횡단면도에서 T자형 프로파일 개구부(150)를 형성한다. 일부 다른 실시예들에서, 개구부(140) 및 리세스들(112 및 114)은 조합되어 T자형 프로파일이 아닌 다른 프로파일을 갖는 개구부를 형성한다. 제 3 스페이서(115)의 두께(T3)는 제 1 스페이서(111)의 두께(T1) 및 제 2 스페이서(113)의 두께(T2)보다 실질적으로 얇다. 그러므로, 제 3 스페이서(115)의 영향은 생략될 수 있다. 일부 다른 실시예들에서, 제 3 스페이서(115)는 부분적으로 제거된다. 일부 다른 실시예들에서, 제 3 스페이서(115)는 형성되지 않는다. 도 1c에 도시된 바와 같이, 개구부(140)는 기판(101) 위의 유전체층(109)에 형성된다. 개구부(140)는 제 1 스페이서(111) 및 제 2 스페이서(113)과 같은 게이트 스페이서에 의해 둘러싸인다. 일부 실시예들에 따라, 도 1c에 도시된 바와 같이, 제 1 스페이서(111)는 제 2 스페이서(113)보다 개구부(140)의 센터에서 더 멀리 있다.
도 1d에 도시된 바와 같이, 일부 실시예들에 따라, 금속 게이트를 형성하기 위한 물질층(122)이 유전체층(109) 위에 그리고 T자형 프로파일 개구부(150) 내에 퇴적된다. 개구부(140)(도 1b에 도시됨)의 종횡비와 비교하면, T자형 프로파일 개구부(150)(도 1c에 도시됨)는 개구부(140)의 종횡비보다 낮은 종횡비를 갖는다. 낮은 종횡비는 T자형 프로파일 개구부(150)에서 물질층(122)의 충전 능력을 개선시킨다. 그러므로, 이것은 구멍 결함 및 공극 결함이 T자형 프로파일 개구부(150) 내의 물질층(122)에 생성되는 것을 실질적으로 방지한다.
일부 실시예들에서, 도 1b를 참조하면, 개구부(140)의 폭(W0')은 대략 26 nm 내지 대략 32 nm의 범위에 있다. 개구부(140)의 깊이(D0')는 대략 45 nm 내지 대략 65 nm의 범위에 있다. 상기 범위의 예에서, 개구부(140)는 대략 1.95의 종횡비를 갖는다.
그러나, 일부 실시예들에서, 도 1c를 참조하면, 제 1 스페이서(111)의 제 1 두께(T1)는 대략 10 nm 내지 대략 15 nm의 범위에 있다. 제 1 리세스(112)의 깊이(D1)는 대략 10 nm 내지 대략 25 nm의 범위에 있다. 제 2 스페이서(113)의 제 2 두께(T2)는 대략 4.5 nm 내지 대략 5.5 nm의 범위에 있다. 제 2 리세스(114)의 깊이(D2)는 대략 25 nm 내지 대략 40 nm의 범위에 있다. 개구부(140)의 폭(W0')은 대략 26 nm 내지 대략 32 nm의 범위에 있다. 개구부(140)의 깊이(D0')는 대략 45 nm 내지 대략 65 nm의 범위에 있다. 상기 범위의 예에서, T자형 프로파일 개구부(150)는 대략 1.14의 종횡비를 갖는다.
그 결과, T자형 프로파일 개구부(150)는 1.95에서 1.14로 종횡비를 줄인다. 1.95의 종횡비를 갖는 개구부(140)와 비교하면, T자형 프로파일 개구부(150)는 물질층(122)으로 1.14의 종횡비를 갖는 것이 더욱 용이해진다.
일부 실시예들에서, 물질층(122)은 단일층 또는 다층 구조물일 수 있다. 물질층(122)은 금속 게이트 전극을 형성하기 위해 T자형 프로파일 개구부(150)에 퇴적된다. 물질층(122)은 P형 트랜지스터를 위한 p형 일함수 금속화층 및 N형 트랜지스터를 위한 n형 일함수 금속화층을 포함한다. p형 일함수 금속화층은 P형 트랜지스터의 금속 게이트 전극의 일함수 값을 조정할 수 있다. n형 일함수 금속화층은 N형 트랜지스터의 금속 게이트 전극의 일함수 값을 조정할 수 있다.
일부 실시예들에서, p형 일함수 금속화층 및 n형 일함수 금속화층은 금속, 금속 탄화물, 금속 질화물과 같은 물질들, 또는 트랜지스터에 원하는 일함수를 제공할 수 있는 다른 적합한 물질을 포함한다. 일부 실시예들에서, p형 일함수 금속화층은 루테늄, 팔라듐, 백금, 코발트, 니켈, 또는 전도성 금속 산화물(예를 들어, 류테늄 산화물), P형 트랜지스터의 금속 게이트 전극의 일함수 값을 변조할 수 있는 다른 p형 금속화 물질, 또는 이들의 조합과 같은 물질을 포함한다. 일부 다른 실시예들에서, p형 일함수 금속화층은 TiN을 포함한다. 일부 실시예들에서, n형 일함수 금속화층은 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 금속 탄화물, N형 트랜지스터의 금속 게이트 전극의 일함수 값을 변조할 수 있는 다른 n형 금속화 물질, 또는 이들의 조합과 같은 물질을 포함한다. 일부 다른 실시예들에서, n형 일함수 금속화층은 TiAl을 포함한다.
일부 실시예들에서, p형 일함수 금속화층 및 n형 일함수 금속화층은 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원격 플라즈마 CVD (remote plasma CVD; RPCVD), 플라즈마 강화 CVD (PECVD), 유기 금속 CVD (metal organic CVD; MOCVD), 스퍼터링, 도금, 다른 적합한 공정, 또는 이들의 조합과 같은 적합한 공정에 의해 퇴적된다.
일부 실시예들에서, 물질층(122)은 확산 장벽의 물질 및 금속 게이트 전극의 물질을 더 포함한다. 일부 실시예들에서, 확산 장벽의 물질은 TiN 및 Ti를 포함한다. 금속 게이트 전극의 물질은, 예를 들어, Al이다.
일부 실시예들에서, 확산 장벽 및 금속 게이트 전극은, 스퍼터링 및 증발과 같은 PVD, 도금, PECVD, 대기압 CVD(atmospheric pressure CVD; APCVD), 저압 CVD(low pressure CVD; LPCVD), 고밀도 플라즈마(high density plasma CVD; HDPCVD) 및 원자층 CVD(atomic layer CVD; ALCVD)와 같은 CVD, 다른 적합한 퇴적 공정, 또는 이들의 조합을 이용하여 퇴적된다.
일부 실시예들에서, 일함수 물질, 확산 장벽 물질 및 금속 게이트 전극 물질은 T자형 프로파일 개구부(150) 내에 순차적으로 퇴적된다. 일함수 물질 및 확산 장벽 물질은 개구부(150)의 측벽은 물론 개구부(150)의 바닥에도 퇴적된다. 측벽 상에 퇴적된 일함수 물질 및 확산 장벽 물질은 개구부(150)의 개구 폭을 줄인다. 그러나, 본 발명개시의 일부 실시예들에 따라, T자형 프로파일 개구부(150)는 1.14 이하의 종횡비를 갖는다. 그러므로, 금속 게이트 전극 물질로 T자형 프로파일 개구부(150)를 충전하는 것이 더욱 용이하다. T자형 프로파일 개구부(150)는 구멍 결함 및/또는 공동 결함이 금속 게이트 전극에서 발생하는 것을 방지 또는 줄일 수 있다.
도 1d를 참조하면, 일부 실시예들에 따라, 제거 공정(230)이 물질층(122)의 일부를 제거한다. 일부 실시예들에 따라, 도 1e에 도시된 바와 같이, 제거 공정(230)은 유전체층(109)의 상부 표면에서 정지되고, 금속 게이트 전극(123)이 T자형 프로파일 개구부(150)에 형성된다. 금속 게이트 전극(123)은 유전체층(109)의 상부 표면과 같은 레벨의 상부 표면을 갖는다. 제거 공정(230)은 화학적 물리적 연마(CMP) 공정, 건식 에칭 공정, 습식 에칭 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 포함한다. 금속 게이트 전극(123) 및 게이트 유전체층들(117 및 119)은 조합되어 기판(101) 위에 금속 게이트(160)를 형성한다. 일부 실시예들에서, 금속 게이트 전극(123)은 대략 45 nm 내지 대략 65 nm의 범위에 있는 게이트 높이(D0'')를 갖는다. 금속 게이트 전극(123)의 게이트 높이(D0'')는 더미 게이트 전극(121)의 게이트 높이(D0)(도 1a에 도시됨)와 같다. 금속 게이트 전극(123)의 게이트 높이(D0'')는 또한 개구부(140)의 깊이(D0')(도 1b에 도시됨)와 같다. 일부 실시예들에서, 금속 게이트(160)는 횡단면도에서 T자형 프로파일을 갖고, 제 1 스페이서(111) 및 제 2 스페이서(113)를 커버한다. 일부 실시예들에 따라, 도 1e에 도시된 바와 같이, 반도체 디바이스(200)는 완료된다.
도 1e에 도시된 바와 같이, 반도체 디바이스(200)는 금속 게이트(160)의 측벽들 상에 형성되고 제 1 높이(H1)를 갖는 제 1 스페이서(111)를 포함한다. 일부 실시예들에서, 반도체 디바이스(200)는 금속 게이트(160)의 측벽들 상에 형성되고 제 2 높이(H2)를 갖는 제 2 스페이서(113)를 더 포함한다. 제 1 스페이서(111)는 제 2 스페이서(113)보다 금속 게이트(160)의 측벽들에서 더 멀리 있다. 제 1 높이(H1)는 제 2 높이(H2)보다 높다. 일부 실시예들에서, 반도체 디바이스(200)는 제 1 스페이서(111)와 제 2 스페이서(113) 사이에 형성된 제 3 스페이서(115)를 포함한다. 제 3 스페이서는 제 1 높이(H1) 및 제 2 높이(H2)보다 높은 제 3 높이(H3)를 갖는다. 제 1 스페이서(111)는 제 1 두께(T1)를 갖는다. 제 2 스페이서(113)는 제 2 두께(T2)를 갖는다. 제 3 스페이서(115)는 제 3 두께(T3)를 갖는다. 일부 실시예들에서, 제 1 두께(T1)는 제 2 두께(T2)보다 크다. 일부 실시예들에서, 제 2 두께(T2)는 제 3 두께(T3)보다 크다.
일부 실시예들에서, 반도체 디바이스(200)는 금속 게이트(160)의 2개의 대향 측면들 상에 형성된 소스/드레인 영역들(107a 및 107b)을 포함한다. 반도체 디바이스(200)는 금속 게이트(160)의 금속 게이트 전극(123) 및 제 1 스페이서(111)를 둘러싸도록 시판(101) 위에 형성된 유전체층(109)을 더 포함한다. 금속 게이트(160)는 기판(101) 근처의 바닥 부분 및 바닥 부분 위의 상부 부분을 갖는다. 일부 실시예들에서, 상부 부분은 바닥 부분의 폭(W0'')보다 큰 폭(W1)을 갖는다. 일부 실시예들에서, 금속 게이트(160)는 유전체층(109)의 상부 표면과 같은 레벨의 상부 표면을 갖는다.
일부 다른 실시예들에서, 도 1e에 도시된 바와 같이, 반도체 디바이스(200)는 기판(101) 위에 형성된 유전체층(109)을 포함한다. 유전체층(109)은 개구부(110)를 갖는다. 제 1 스페이서(111)는 개구부(110)의 측벽들 상에 형성된다. 제 2 스페이서(113)는 제 1 스페이서(111)의 측벽들 상에 형성된다. 제 1 스페이서(111)는 제 2 스페이서(113)보다 개구부(110)의 센터에서 더 멀리 있다. 제 2 스페이서(113)는 제 1 스페이서(111)의 제 1 높이(H1)보다 낮은 제 2 높이(H2)를 갖는다. 반도체 디바이스(200)는 개구부(110)에 충전되고, 제 1 스페이서(111), 제 2 스페이서(113) 및 유전체층(109)에 의해 둘러싸인 전도성 물질(123)을 더 포함한다. 일부 실시예들에서, 전도성 물질(123)은 횡단면도에서 T자형 프로파일을 갖고, 제 1 스페이서(111) 및 제 2 스페이서(113)를 커버한다. 일부 실시예들에서, 전도성 물질(123)은 유전체층(109)의 상부 표면과 같은 레벨의 상부 표면을 갖는다. 일부 실시예들에서, 개구부(110)의 전도성 물질(123)은 바닥 폭(W0'') 및 상부 폭(W1)을 갖는다. 상부 폭(W1)은 바닥 폭(W0'')보다 크다. 반도체 디바이스(200)는 또한 제 1 스페이서(111)와 제 2 스페이서(113) 사이의 제 3 스페이서(115)를 포함한다. 제 3 스페이서(115)는 제 1 스페이서(111) 및 제 2 스페이서(113)의 것보다 높은 상부 표면을 갖는다. 일부 실시예들에서, 제 1 스페이서(111)는 제 1 두께(T1)를 갖는다. 제 2 스페이서(113)는 제 2 두께(T2)를 갖는다. 제 1 두께(T1)는 제 2 두께(T2)보다 크다. 일부 실시예들에서, 제 3 스페이서(115)는 제 3 두께(T3)를 갖는다. 제3 두께(T3)는 제 2 두께(T2)보다 작다.
도 1d 및 도 2를 참조하면, 일부 실시예들에 따라, 제거 공정(230)은 물질층(122)의 일부, 제 1 스페이서(111)의 일부 및 제 3 스페이서(115)의 일부를 제거한다. 도 2에 도시된 바와 같이, 제거 공정(230)은 제 2 스페이서(113)의 상부 표면에서 정지되고, 반도체 디바이스(300) 금속 게이트 전극(125)이 형성된다. 일부 실시예들에서, 금속 게이트 전극(125)은 제 2 스페이서(113)의 상부 표면과 같은 레벨의 상부 표면을 갖는다. 금속 게이트 전극(125) 및 게이트 유전체층들(117 및 119)은 조합되어 금속 게이트(160)를 형성한다. 일부 실시예들에서, 금속 게이트 전극(125)은 대략 25 nm 내지 대략 45 nm의 범위에 있는 게이트 높이(D3)를 갖는다. 금속 게이트 전극(125)의 게이트 높이(D3)는 반도체 디바이스(200)의 금속 게이트 전극(123)의 게이트 높이(D0'')보다 낮다. 반도체 디바이스(300)의 금속 게이트 전극(125)은 T자형 프로파일을 갖지 않는다. 그러나, 제조 공정에서 T자형 프로파일 개구부(150)에서 충전되는 금속 게이트 전극(125)의 물질층(122)으로 인해, 금속 게이트 전극(125)에서 발생하는 구멍 결함 및/또는 공동 결함을 방지하거나 줄일 수 있다.
일부 다른 실시예들에서, 반도체 디바이스들의 다양한 피처들의 치수는 상기 기술된 범위들로 제한되지 않는다. 상기 기술된 범위들은 대략 26 nm 내지 대략 32 nm의 범위에 있는 게이트 길이에 대한 예로서 제공된다. 다양한 피처들의 치수는, 예를 들어, 25 nm 이하의 기술의 IC들의 생성에 바람직하게 적용되는 반도체 디바이스들에 대해 조정될 수 있다.
주목한 바와 ?이, 반도체 디바이스(200)의 금속 게이트 전극(123) 또는 반도체 디바이스(300)의 금속 게이트 전극(125)을 형성하기 위한 물질층(122)은 T자형 프로파일 개구부(150)에 충전되도록 퇴적된다. 일부 실시예들에서, T자형 프로파일 개구부(150)는 제 1 리세스(112), 제 2 리세스(114) 및 개구부(140)로 구성된다. 그러므로, T자형 프로파일 개구부(150)는 물질층(122)이 그 안에 충전되는 개구부(140)보다 더욱 넓은 폭을 갖는다. 그 결과, 반도체 디바이스들(200 및 300)의 금속 게이트 전극들(123 및 125)에 구멍 및 공동이 생성되는 것을 각각 방지할 수 있다.
본 발명개시의 실시예들에 따라, 금속 게이트 전극의 물질로 충전하기 하기 위한 개구부의 종횡비는 감소되기 때문에, 금속 게이트 충전 공정 윈도우는 확대된다. 일부 실시예들에서, 더미 게이트의 폭이 작을수록 금속 게이트 전극에서의 구멍 결함 및/또는 공동 결함은 더욱 나빠진다. 일부 실시예들에서, 더미 게이트의 큰 폭은 금속 게이트 충전 능력을 개선시키지만, 반도체 디바이스의 성능을 저하시킬 수 있다. 그러나, 본 발명개시의 일부 실시예들에 따르면, 금속 게이트 충전 능력은 게이트 라스트 공정의 더미 게이트의 폭에 의해 제한되지 않는다. 일부 실시예들에서, 더미 게이트의 폭, 즉, 게이트 길이는 대략 26 nm 내지 대략 32 nm 범위에 있다. 그러므로, 본 발명개시의 반도체 디바이스의 성능은 저하되지 않는다. 더욱이, 본 발명개시의 금속 게이트 전극의 구멍 결함 및/또는 공동 결함이 또한 감소된다. 이에 의해, 본 발명개시의 반도체 디바이스의 생산 수율은 향상된다.
일부 실시예들에 따라, 금속 게이트의 구멍 결함 및/또는 공동 결함을 개선한 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법이 제공된다.
일부 실시예들에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위에 있고 개구부를 갖는 유전체층을 포함한다. 반도체 디바이스 구조물은 또한 개구부의 측벽 위에 있고 제 1 높이를 갖는 제 1 스페이서를 포함한다. 반도체 디바이스 구조물은 제 1 스페이서의 측벽 위에 있고 제 2 높이를 갖는 제 2 스페이서를 더 포함한다. 제 1 스페이서는 제 2 스페이서보다 개구부의 센터에서 더 멀리 있다. 제 2 높이는 제 1 높이보다 낮다. 게다가, 반도체 디바이스 구조물은 개구부에 충전되는 전도성 물질을 포함한다.
일부 실시예들에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 기판 위의 금속 게이트를 포함한다. 반도체 디바이스 구조물은 또한 금속 게이트의 측벽 위에 있고 제 1 높이를 갖는 제 1 스페이서를 포함한다. 반도체 디바이스 구조물은 금속 게이트의 측벽 위에 있고 제 2 높이를 갖는 제 2 스페이서를 더 포함한다. 제 1 스페이서는 제 2 스페이서보다 금속 게이트의 측벽들에서 더 멀리 있다. 제 1 높이는 제 2 높이보다 높다. 게다가, 반도체 디바이스 구조물은 금속 게이트의 2개의 대향 측면들 상에 형성된 소스/드레인 영역들을 포함한다. 반도체 디바이스 구조물은 또한 제 1 스페이서 및 금속 게이트를 둘러싸도록 기판 위에 형성된 유전체층을 포함한다.
일부 실시예들에서, 반도체 디바이스 구조물을 형성하기 위한 방법이 제공된다. 방법은 기판 위의 유전체층에 개구부를 형성하는 단계를 포함한다. 방법은 또한 개구부를 둘러싸고 제 1 높이를 갖는 제 1 스페이서를 형성하는 단계를 포함한다. 방법은 개구부를 둘러싸고 제 2 높이를 갖는 제 2 스페이서를 형성하는 단계를 더 포함한다. 제 1 스페이서는 제 2 스페이서보다 개구부에서 더 멀리 있다. 제 2 높이는 제 1 높이보다 낮다. 게다가, 방법은 개구부에 금속 게이트를 형성하는 단계를 포함한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스 구조물에 있어서,
    기판 위에 있고 개구부를 갖는 유전체층;
    상기 개구부의 측벽 위에 있고 제 1 높이를 갖는 제 1 스페이서;
    상기 제 1 스페이서의 측벽 위에 있고 제 2 높이를 갖는 제 2 스페이서 - 상기 제 1 스페이서는 상기 제 2 스페이서보다 상기 개구부의 센터에서 더 멀리 있고, 상기 제 2 높이는 상기 제 1 높이보다 낮음 - ;
    상기 제 1 스페이서와 상기 제 2 스페이서 사이에 있고, 상기 제 1 스페이서 및 상기 제 2 스페이서의 상부 표면보다 높은 상부 표면을 갖는 제 3 스페이서; 및
    상기 개구부에 충전되는 전도성 물질을 포함하고,
    상기 제 1 스페이서는 상기 유전체층과 접촉하고, 상기 제 1 높이는 상기 유전체층의 높이보다 낮은 것인, 반도체 디바이스 구조물.
  2. 제 1 항에 있어서, 상기 전도성 물질은 횡단면도에서 T자형 프로파일을 갖고, 상기 제 1 스페이서 및 상기 제 2 스페이서를 커버하는 것인, 반도체 디바이스 구조물.
  3. 제 2 항에 있어서, 상기 전도성 물질은 상기 유전체층의 상부 표면과 동일한 높이의 상부 표면을 갖는 것인, 반도체 디바이스 구조물.
  4. 제 1 항에 있어서, 상기 개구부의 전도성 물질은 바닥 폭보다 큰 상부 폭을 갖는 것인, 반도체 디바이스 구조물.
  5. 제 1 항에 있어서, 상기 제 1 스페이서는 상기 제 2 스페이서의 제 2 두께보다 큰 제 1 두께를 갖는 것인, 반도체 디바이스 구조물.
  6. 제 1 항에 있어서,
    상기 제 3 스페이서는 상기 제 2 스페이서의 제 2 두께보다 작은 제 3 두께를 갖는 것인, 반도체 디바이스 구조물.
  7. 제 1 항에 있어서, 상기 제 1 스페이서의 물질은 상기 제 2 스페이서의 물질과 같은 것인, 반도체 디바이스 구조물.
  8. 반도체 디바이스 구조물에 있어서,
    기판 위의 금속 게이트;
    상기 금속 게이트의 측벽 위에 있고 제 1 높이를 갖는 제 1 스페이서;
    상기 금속 게이트의 측벽 위에 있고 제 2 높이를 갖는 제 2 스페이서 - 상기 제 1 스페이서는 상기 제 2 스페이서보다 상기 금속 게이트의 측벽에서 더 멀리 있고, 상기 제 1 높이는 상기 제 2 높이보다 높음 - ;
    상기 제 1 스페이서와 상기 제 2 스페이서 사이에 있고, 상기 제 1 스페이서 및 상기 제 2 스페이서의 상부 표면보다 높은 상부 표면을 갖는 제 3 스페이서;
    상기 금속 게이트의 2개의 대향 측면들 상의 소스/드레인 영역; 및
    상기 제 1 스페이서 및 상기 금속 게이트를 둘러싸도록 상기 기판 위에 있는 유전체층을 포함하고,
    상기 제 1 스페이서는 상기 유전체층과 접촉하고, 상기 제 1 높이는 상기 유전체층의 높이보다 낮은 것인, 반도체 디바이스 구조물.
  9. 제 8 항에 있어서, 상기 제 3 스페이서는 상기 제 2 스페이서의 제 2 두께보다 작은 제 3 두께를 갖는 것인, 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조물을 형성하기 위한 방법에 있어서,
    기판 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트의 측벽 위에 제 1 높이를 갖는 제 1 스페이서를 형성하는 단계;
    상기 더미 게이트의 측벽 위에 제 2 높이를 갖는 제 2 스페이서를 형성하는 단계 - 상기 제 1 스페이서는 상기 제 2 스페이서보다 상기 더미 게이트의 측벽에서 더 멀리 있고, 상기 제 2 높이는 상기 제 1 높이보다 낮음 - ;
    상기 제 1 스페이서와 상기 제 2 스페이서 사이에 있고, 상기 제 1 스페이서 및 상기 제 2 스페이서의 상부 표면보다 높은 상부 표면을 갖는 제 3 스페이서를 형성하는 단계;
    개구부를 형성하기 위해 더미 게이트 전극을 제거하는 단계; 및
    상기 개구부에 충전되고 상기 제 1 스페이서 및 상기 제 2 스페이서를 커버하기 위한 금속 게이트를 형성하는 단계를 포함하고,
    상기 제 1 스페이서는, 상기 기판 위에 있고 상기 제 1 스페이서 및 상기 금속 게이트를 둘러싸는 유전체층과 접촉하고, 상기 제 1 높이는 상기 유전체층의 높이보다 낮은 것인, 반도체 디바이스 구조물을 형성하기 위한 방법.
KR1020140174950A 2014-02-03 2014-12-08 반도체 디바이스 구조물 및 제조 방법 KR101630084B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/170,959 US9349817B2 (en) 2014-02-03 2014-02-03 Semiconductor device including spacers having different dimensions
US14/170,959 2014-02-03

Publications (2)

Publication Number Publication Date
KR20150091970A KR20150091970A (ko) 2015-08-12
KR101630084B1 true KR101630084B1 (ko) 2016-06-13

Family

ID=53731577

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140174950A KR101630084B1 (ko) 2014-02-03 2014-12-08 반도체 디바이스 구조물 및 제조 방법

Country Status (4)

Country Link
US (3) US9349817B2 (ko)
KR (1) KR101630084B1 (ko)
CN (1) CN104821332B (ko)
TW (1) TWI549303B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379197B1 (en) * 2015-10-07 2016-06-28 Inotera Memories, Inc. Recess array device
US9859389B1 (en) * 2016-06-27 2018-01-02 International Business Machines Corporation Sidewall protective layer for contact formation
CN107958927B (zh) * 2017-11-22 2020-01-21 上海华力微电子有限公司 一种金属栅填充的改善方法
CN108389836A (zh) * 2018-01-23 2018-08-10 上海华力微电子有限公司 具有hkmg的nmos和pmos的集成制造方法
US20230009745A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, and method for protecting low-k dielectric feature of semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030103A1 (en) 2001-08-04 2003-02-13 Samsung Electronics Co., Ltd. Structure of semiconductor device and method for manufacturing the same
US20090166766A1 (en) 2007-04-24 2009-07-02 Chin-Hsiang Lin Metal oxide semiconductor transistor with y shape metal gate
US20110127589A1 (en) * 2009-12-02 2011-06-02 Yi-Wei Chen Semiconductor structure haivng a metal gate and method of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2757312B1 (fr) * 1996-12-16 1999-01-08 Commissariat Energie Atomique Transistor mis a grille metallique auto-alignee et son procede de fabrication
FR2810157B1 (fr) * 2000-06-09 2002-08-16 Commissariat Energie Atomique Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene
US8330227B2 (en) 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
TW201242018A (en) 2011-04-07 2012-10-16 United Microelectronics Corp Metal gate structure and manufacturing method thereof
KR101909091B1 (ko) 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030103A1 (en) 2001-08-04 2003-02-13 Samsung Electronics Co., Ltd. Structure of semiconductor device and method for manufacturing the same
US20090166766A1 (en) 2007-04-24 2009-07-02 Chin-Hsiang Lin Metal oxide semiconductor transistor with y shape metal gate
US20110127589A1 (en) * 2009-12-02 2011-06-02 Yi-Wei Chen Semiconductor structure haivng a metal gate and method of forming the same

Also Published As

Publication number Publication date
US20160203984A1 (en) 2016-07-14
CN104821332B (zh) 2018-02-16
US9349817B2 (en) 2016-05-24
US20150221737A1 (en) 2015-08-06
TWI549303B (zh) 2016-09-11
CN104821332A (zh) 2015-08-05
US9425274B2 (en) 2016-08-23
KR20150091970A (ko) 2015-08-12
US9691867B2 (en) 2017-06-27
US20160359010A1 (en) 2016-12-08
TW201539759A (zh) 2015-10-16

Similar Documents

Publication Publication Date Title
US11721746B2 (en) Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US9947766B2 (en) Semiconductor device and fabricating method thereof
KR102279419B1 (ko) 상부는 넓고 바닥은 좁은 더미 게이트 전극을 형성함으로써 금속 게이트 돌출부를 감소시키는 방법
KR101366484B1 (ko) 고유전율 금속 게이트 기술을 위한 향상된 게이트 교체 공정
US8236658B2 (en) Methods for forming a transistor with a strained channel
US9882022B2 (en) Method for manufacturing transistor with SiCN/SiOCN multilayer spacer
US8349680B2 (en) High-k metal gate CMOS patterning method
TW202002280A (zh) 半導體裝置及其形成方法
US9691867B2 (en) Semiconductor device including spacers having different dimensions
US11488874B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US11996481B2 (en) Liner for a bi-layer gate helmet and the fabrication thereof
US20230389252A1 (en) Semiconductor structure and method for forming the same
CN113270364A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 4