TW201539759A - 半導體元件結構及製造方法 - Google Patents

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Abstract

本揭示的實施例提供半導體元件結構及其形成方法。半導體元件結構包含金屬閘極位於基板上，第一間隙壁形成於金屬閘極的側壁上且具有第一高度，第二間隙壁形成於金屬閘極的側壁上且具有第二高度，第一高度高於第二高度，第一間隙壁比第二間隙壁遠離金屬閘極的側壁，此外，半導體元件結構包含介電層形成於基板上以圍繞第一間隙壁及金屬閘極。

Description

半導體元件結構及製造方法
半導體積體電路(IC)工業藉由不斷減少最小特徵尺寸而持續改善各種電子元件(例如，電晶體、二極體、電阻、電容等等)的整合密度，使特定面積內能整合更多元件。在IC材料及設計上技術的進步使每一世代製造出來的IC比起之前的世代具有更小及更複雜的電路。然而，這些進步使IC製程及製造日益複雜。
IC演變過程中，功能密度(即，晶片面積內互相連接的元件數目)逐漸增加而幾何尺寸(即，用一製造製程能產生的最小的元件(或線))逐漸減小。此尺寸縮減的製程藉由增加生產效率及降低相關的成本以提供利益。
在尺寸縮減趨勢中，各種材料已用於半導體元件，例如互補式金屬氧化物半導體(CMOS)元件的閘極電極及閘極介電質元件。然而，關於IC製程及製造仍然存在相當多的挑戰。
在以下說明書的細節中，閱讀時搭配圖示最能理解本揭示的樣態。值得注意的是，以工業上實施的標準而視，各種特徵部件並未依其比例繪示。事實上，為了討論的清晰簡 潔，各種特徵部件的大小可以任意增加或減少。
第1A-1D圖顯示根據某些實施例，形成半導體元件之各種階段製程的剖面示意圖。
第1E圖顯示根據某些實施例，半導體元件的剖面示意圖。
第2圖顯示根據某些實施例，半導體元件的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭示。當然，這些特定的範例並非用以限定本發明。例如，以下的揭露內容敘述了將第一特徵部件形成於第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。以下的揭露內容敘述了在第二製程前實施第一製程，即表示其包含了在第一製程後立即實施第二製程的實施例，亦包含了尚可將附加的製程實施於上述第一製程與上述第二製程之間。另外，本揭示中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的 用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的元件的不同方位。元件(原文中沒有的不要額外增加)所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
形成金屬閘極的技術可被歸類為閘極先製(gate-first)製程及閘極後製(gate-last)製程。閘極先製製程中，金屬閘極形成於電晶體的源極/汲極區的構成之前。閘極後製製程形成源極/汲極區於基板內及形成虛置閘極於層間介電層內(ILD)。移除虛置閘極以在ILD內形成開口。然後，填入金屬閘極於開口內。閘極先製及閘極後製製程可用於形成P型電晶體、N型電晶體或互補式金屬氧化物半導體(CMOS)電晶體的金屬閘極。
在閘極後製製程中，用於金屬閘極層的材料層沉積於ILD上且填入由移除虛置閘極而形成的開口。如果閘極長度減至約32nm或更小且閘極高度增至約45nm或更多，開口將具有高深寬比(aspect ratio)。在某些實施例中，將金屬閘極的材料填入具有高深寬比的開口是困難的。結果，金屬閘極電極內將製造出凹洞及/或孔洞缺陷。
在某些實施例中，提供閘極後製製程以克服金屬閘極的凹洞及/或孔洞缺陷。金屬閘極的材料層沉積於ILD上及開口，例如，T型輪廓開口內。T型輪廓開口具有所需的寬度及易於填入金屬閘極的材料而沒有凹洞及/或孔洞缺陷的低深寬比。再者，藉由移除虛置閘極而形成的開口的深度及寬度並未改變。藉由減低形成於金屬閘極側壁上的間隙壁之高度，使其 低於ILD的高度而得到T型輪廓開口。在閘極後製製程中，由於T型輪廓開口使得填充開口形成金屬閘極的能力不侷限於虛置閘極的尺寸。因此，改善了金屬閘極填充製程的製程容許範圍，也提高了半導體元件的效能。
第1A-1D圖顯示根據本揭示的一些實施例，在不同階段製程中，形成半導體元件200的剖面示意圖。
參照第1A圖，其顯示根據本揭示的一些實施例中，半導體元件100包括電晶體100a帶有虛置閘極130的剖面示意圖。在某些實施例中，電晶體100a為形成在基板101上的P型電晶體。P型電晶體包含形成在基板101內的井區103。井區103為N型井區。N型井區被配置成提供P型電晶體的通道區。在某些實施例中，電晶體100a為形成在基板101上的N型電晶體。N型電晶體包含形成在基板101內的井區103。井區103為P型井區。P型井區被配置成提供N型電晶體的通道區。在某些實施例中，電晶體100a為CMOS電晶體的P型電晶體或N型電晶體。
在某些實施例中，基板101包含元素半導體，其包含矽或鍺的晶體、多晶或非結晶結構。在其他某些實施例中，基板101包含化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦或銻化銦。在某些實施例中，基板101包含合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP、其他適合的材料，或其組合。
在某些實施例中，合金半導體基板具有梯度鍺化矽(SiGe)特徵部件，其矽及鍺的組成由某處的比例，在另一處改變成另一比例。在某些實施例中，合金鍺化矽形成於矽基板 上。在其他某些實施例中，鍺化矽基板是應變的。
在某些實施例中，基板101為絕緣體上的半導體，例如絕緣上覆矽(SOI)基板。在某些範例中，基板101包含摻雜磊晶層或埋入層。在其它某些範例中，基板101包含多層化合物半導體結構。
在某些實施例中，半導體元件100包含形成於電晶體100a與相鄰電晶體間的隔離結構108，隔離結構108將電晶體100a隔絕於相鄰的電晶體。在某些實施例中，隔離結構108為淺溝槽隔離(STI)結構、矽局部氧化(LOCOS)結構、其他適合的隔離結構，或其組合。
在某些實施例中，半導體元件100包含各別相鄰於源極/汲極區107a及107b形成的應變結構105a及105b。例如，應變結構105a及105b為SiGe結構。源極/汲極區107a及107b相鄰於電晶體100a的通道區形成。在某些實施例中，電晶體100a為P型電晶體且源極/汲極區107a及107b為p型源極/汲極區。在其他某些實施例中，電晶體100a為N型電晶體且源極/汲極區107a及107b為n型源極/汲極區。p型源極/汲極區107a及107b具有例如為硼(B)或其他第III族元素的摻雜質。n型源極/汲極區107a及107b具有例如砷(As)、磷(P)、其他第V族元素或其組合的摻雜質。本揭示的實施例有許多樣態。在某些實施例中，未形成應變結構105a及105b。
參照第1A圖，根據某些實施例中，虛置閘極(dummy gate)130形成於基板101上。虛置閘極130包含閘極介電結構120及形成於閘極介電結構120上的虛置閘極電極121。在 其他某些實施例中，虛置閘極130只包含虛置閘極電極121。於移除虛置閘極電極121後，閘極介電結構120形成於基板101上。虛置閘極電極121具有寬度W0及高度D0。在某些實施例中，第一間隙壁111、第二間隙壁113及第三間隙壁115形成於虛置閘極130的側壁上。第一間隙壁111比第二間隙壁113遠離於虛置閘極130。第一間隙壁111也被稱為外部側壁間隙壁，而第二間隙壁111也被稱為內側密封膜。第三間隙壁115形成於第一間隙壁111與第二間隙壁113間，第三間隙壁115也被稱為緩衝密封膜。結合第一、第二及第三間隙壁111、113及115稱之為閘極間隙壁。
在某些實施例中，閘極間隙壁只有單一個間隙壁，例如間隙壁111。在其他某些實施例中，閘極間隙壁具有兩個間隙壁，例如間隙壁111及113。在某些實施例中，閘極間隙壁更包含一或多個其他間隙壁。
如第1A圖所示，根據某些實施例，第一間隙壁111的初始高度H0等於第二間隙壁113的初始高度H0。第一間隙壁111具有第一厚度T1。第二間隙壁113具有第一厚度T2。第三間隙壁115具有第三厚度T3。在某些實施例中，第一厚度T1大於第二厚度T2且第二厚度T2大於第三厚度T3。在某些範例中，虛置閘極電極121的寬度W0介於約26nm至32nm的範圍。在這些範例中，第一厚度T1介於約10nm至15nm的範圍。第二厚度T2介於約4.5nm至5.5nm的範圍。第三厚度T3介於約1.5nm至2.0nm的範圍。然而，厚度T1、T2及T3及寬度W0並不侷限於上述的範圍。
在某些實施例中，第一、第二及第三間隙壁111、 113及115的材料包含例如氧化物、矽化物、氮氧化物及/或其他介電材料。在某些實施例中，第一間隙壁111及第二間隙壁113由氮化矽組成，第三間隙壁115由氧化矽組成。第一、第二及第三間隙壁111、113及115藉由沉積、微影圖案化、蝕刻製程，或其組合形成。沉積製程例如為原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍、其他適合的製程，及/或其組合。在某些實施例中，第一間隙壁111及第二間隙壁113藉由LPCVD爐管製程沉積。第三間隙壁115藉由ALD爐管製程沉積。
微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗、乾燥(例如，硬烤)、其他適合製程，或其組合。微影曝光製程也實施或由其他適合的方法例如為無遮罩微影、電子束寫入、離子束寫入或分子壓印(molecular imprint)替代。蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法(例如，反應式離子蝕刻)。蝕刻製程也可以是純化學蝕刻(電漿蝕刻)、純物理蝕刻(離子研磨)之一或其組合。
閘極介電結構120可為單一層或多層結構。在某些實施例中，閘極介電結構120包含兩個閘極介電層117及119。例如，下方的閘極介電層117為氧化矽層而上方的閘極介電層119為高介電常數介電層。閘極介電層117及119藉由沉積、微影圖案化、蝕刻製程或其組合形成。
在某些實施例中，高介電常數介電層119的高介電常數材料包含二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧矽鉿 (HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)，其他適合的高介電常數材料，或其組合。在某些實施例中，高介電常數材料選自於金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁化物、矽化鋯、鋁化鋯、氧化矽、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁合金(HfO2-Al2O3)、其他適合的材料，或其組合。
在某些實施例中，虛置閘極電極121包含材料例如為矽、多晶矽、非晶矽，或其他相對於閘極介電層117、119及間隙壁111、113、115具有所需的蝕刻選擇比的材料。虛置閘極電極121藉由沉積、微影圖案化、蝕刻製程，或其組合形成。沉積製程包含CVD、ALD、其他適合的方法，或其組合。
參照第1A圖，根據某些實施例，介電層109形成於基板101上以圍繞第一間隙壁111。在某些實施例中，介電層109包括材料例如為氧化物、氮化物、氮氧化物、低介電常數介電(low-k)材料、超低介電常數(ultra low-k)介電材料、極低介電常數(extreme low-k)介電材料、其他適合的介電材料，或其組合。介電層109藉由例如為化學氣相沉積(CVD)製程、高密度電漿CVD(HDPCVD)製程、自旋塗佈製程、其他可實行的沉積製程、或其組合沉積。在某些實施例中，介電層109稱之為層間介電層(ILD)。在其他某些實施例中，一額外的介電層(未繪示)形成於介電層109之下或之上。在某些實施例中，接觸蝕刻停止層(未繪示)形成於介電層109與基板101之間。
在某些實施例中，在虛置閘極130及間隙壁111、 113、115形成後，介電層109的介電材料沉積於基板101上。然後，藉由例如為化學機械研磨(CMP)製程的平坦化製程移除一部分的介電材料，以提供大抵上具有平坦的頂端表面的介電層109。在某些實施例中，介電層109的頂端表面大抵上與虛置閘極130的頂端表面及間隙壁111、113、115的頂端表面切齊。換句話說，虛置閘極130及間隙壁111、113、115位於介電層109的開口內。間隙壁111、113、115位於介電層109的開口的側壁上而圍繞虛置閘極130。間隙壁111、113、115也被稱為襯層。
參照第1B圖，根據某些實施例，移除製程210移除虛置閘極電極121以形成開口140。開口140具有大抵上與虛置閘極電極121的寬度W0及高度D0相同的寬度W0’及深度D0’。在某些實施例中，移除製程210為濕蝕刻製程、乾蝕刻製程、其他可實行的移除製程，或其組合。在其他某些實施例中，閘極介電結構120更包含覆蓋層(未繪示)形成於高介電常數介電層119上。覆蓋層能保護高介電常數介電層119免於由移除製程210造成的傷害。在某些實施例中，覆蓋層包含材料例如為TiN、TaN、其他能抵抗移除製程的適合材料，或其組合。
參照第1C圖，根據某些實施例，移除製程220移除一部份的第一間隙壁111以形成第一凹口112。根據某些實施例，如第1C圖所繪示，移除製程220也移除一部份的第二間隙壁113以形成第二凹口114。移除製程220後，第一間隙壁111的初始高度H0(如第1A圖所示)減至第一高度H1。第二間隙壁113的初始高度H0(如第1A圖所示)減至第二高度H2。在某些實施例中，第二間隙壁113的第二高度H2低於第一間隙壁111的第一 高度H1。在某些實施例中，第三間隙壁115大抵上沒被移除而維持初始高度H0。
在某些實施例中，第一間隙壁111的材料與第二間隙壁113相同。第三間隙壁115的材料與第一間隙壁111及第二間隙壁113不同。因此，部份的第一間隙壁111及第二間隙壁113藉由移除製程220一起移除，但第三間隙壁115大抵上並未由移除製程220移除。在某些實施例中，第一間隙壁111的第一厚度T1(如第1A圖所示)大於第二間隙壁113的第二厚度T2(如第1A圖所示)。因此，第二間隙壁113以快於第一間隙壁111的速度移除。結果，第一凹口112的深度D1小於第二凹口114的深度D2。在某些實施例中，深度D1介於約10nm-25nm的範圍間。深度D2介於約25nm-40nm的範圍間。然而，深度D1及D2並不侷限於上述的範圍。深度D1及D2的範圍係根據不同的半導體元件的幾何大小調整而使得內側間隙壁113低於外側間隙壁111。
在某些實施例中，第一間隙壁111及第二間隙壁113由相同的氮化矽材料組成。第三間隙壁115由氧化矽組成。在相同的製程操作中，一起移除部份的第一間隙壁111及部份的第二間隙壁113而各別形成第一凹口112及第二凹口114。第一間隙壁111及第二間隙壁113的移除製程藉由乾蝕刻或濕蝕刻製程實行。在某些實施例中，乾蝕刻製程為使用數種氣體混合物，例如，O2/Cl2/HBr的電漿乾蝕刻製程。在其他某些實施例中，濕蝕刻製程使用H3PO4實行。在第一間隙壁111及第二間隙壁113的蝕刻製程中，第三間隙壁115大抵上不被移除。
如第1C圖所示，根據某些實施例，從剖面觀之， 開口140及凹口112、114結合而成T型輪廓開口150。在其他某些實施例中，開口140及凹口112、114結合成具有T型以外輪廓的開口。第三間隙壁115的厚度T3遠薄於第一及第二間隙壁111、113的厚度T1、T2。因此，第三間隙壁115的影響可以忽略。在其他某些實施例中，第三間隙壁115被移除了部份。在其他某些實施例中，並未形成第三間隙壁115。如第1C圖所示，開口140形成於基板101上的介電層109裡。開口140被閘極間隙壁例如，第一間隙壁111及第二間隙壁113所圍繞。如第1C圖所示，根據某些實施例，第一間隙壁111比第二間隙壁113遠離開口140的中心。
參照第1D圖，根據某些實施例，用來形成金屬閘極的材料層122沉積於介電層109上且沉積在T型輪廓開口150內。與開口140的深寬比相比(如第1B圖所示)，T型輪廓開口150(如第1C圖所示)相較於開口140有較小的深寬比。較小的深寬比增進材料層122填入T型輪廓開口150的能力，因此大幅地避免在T型輪廓開口150內的材料層122形成凹洞及孔洞缺陷。
參照第1B圖，在某些實施例中，開口140的寬度W0’介於約26nm-32nm的範圍間。開口140的深度D0’介於約45nm-65nm的範圍間。在上述範圍的範例中，開口140具有的深寬比約1.95。
參照第1C圖，然而，在某些實施例中，第一間隙壁111的第一厚度T1介於約10nm-15nm的範圍間。第一凹口112的深度D1介於約10nm-25nm的範圍間。第二間隙壁113的第二厚度T2介於約4.5nm-5.5nm的範圍間。第二凹口114的深度D2介 於約25nm-40nm的範圍間。開口140的寬度W0’介於約26nm-32nm的範圍間。開口140的深度D0’介於約45nm-65nm的範圍間。在上述範圍的範例中，T型輪廓開口150具有的深寬比約1.14。
結果，T型輪廓開口150的深寬比從1.95減至1.14。與開口140具有的深寬比1.95相比，填入材料層122於具有深寬比1.14的T型輪廓開口150較為容易。
在某些實施例中，材料層122可以為單層或多層結構。材料層122沉積於T型輪廓開口150內而形成金屬閘極電極。材料層122包含用於P型電晶體的p型功函數金屬層或用於N型電晶體的n型功函數金屬層。p型功函數金屬層可調整P型電晶體的金屬閘極電極的功函數值，n型功函數金屬層可調整N型電晶體的金屬閘極電極的功函數值。
在某些實施例中，p型及n型功函數金屬層包含材料例如為金屬、金屬碳化物、金屬氮化物，或其他適合能提供電晶體所需功函數的材料。在某些實施例中，p型功函數金屬層包含材料例如為釕、鈀、鉑、鈷、鎳或導電金屬氧化物，例如為氧化釕、其他能調整P型電晶體的金屬閘極電極的功函數值的p型金屬材料，或其組合。在其他某些實施例中，p型功函數金屬層包含TiN。在某些實施例中，n型功函數金屬層包含材料例如為鉿、鋯、鈦、鉭、鋁、金屬碳化物、其他能調整N型電晶體的金屬閘極電極的功函數值的n型金屬材料，或其組合。在其他某些實施例中，n型功函數金屬層包含TiAl。
在某些實施例中，p型及n型功函數金屬層藉由適 合的製程沉積，例如為原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠程電漿(remote plasma)CVD(RPCVD)、電漿輔助CVD(PECVD)、有機金屬CVD(MOCVD)、濺鍍、電鍍、其他適合的製程，或其組合。
在某些實施例中，材料層122更包含擴散阻障層及金屬閘極電極的材料。在某些實施例中，擴散阻障層材料包括TiN及Ti。金屬閘極電極的材料例如為Al。
在某些實施例中，擴散阻障層及金屬閘極電極藉由物理氣相沉積例如為濺鍍及蒸鍍；電鍍；化學氣象沉積例如為PECVD、常壓CVD(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)及原子層CVD(ALCVD)；其他適合的沉積製程，或其組合沉積。
在某些實施例中，功函數材料、擴散阻障層材料及金屬閘極電極材料依序沉積在T型輪廓開口150內。功函數材料及擴散阻障層材料沉積於開口150的側壁上及開口150的底部。功函數材料及擴散阻障層材料沉積於側壁上減少開口150的開口寬度。然而，根據本揭示的某些實施例，T型輪廓開口150具有1.14或更低的深寬比。因此，填入金屬閘極電極材料於T型輪廓開口150較為容易，T型輪廓開口150能防止或減少金屬閘極電極內產生凹洞及/或孔洞缺陷。
參閱第1D圖，根據某些實施例，移除製程230移除一部分的材料層122。如第1E圖所示，根據某些實施例，當移除製程230停止於介電層109的頂端表面，金屬閘極電極123形成於T型輪廓開口150內。金屬閘極電極123具有頂端表面與介 電層109的頂端表面切齊。移除製程230包含化學機械研磨(CMP)製程、乾蝕刻製程、濕蝕刻製程、其他可實行的製程，或其組合。金屬閘極電極123及閘極介電層117、119結合而形成基板101上的金屬閘極160。在某些實施例中，金屬閘極電極123具有閘極高度D0”介於約45nm-65nm的範圍間，金屬閘極電極123的閘極高度D0”與虛置閘極電極121的閘極高度D0(如第1A圖所示)相同。金屬閘極電極123的閘極高度D0”也與開口140的深度D0’(如第1B圖所示)相同。在某些實施例中，金屬閘極160從剖面觀之具有T型輪廓且覆蓋第一間隙壁111及第二間隙壁113。如第1E圖所示，根據某些實施例，半導體元件200已完成。
如第1E圖所示，半導體元件200包含第一間隙壁111形成於金屬閘極160的側壁上且具有第一高度H1。在某些實施例中，半導體元件200更包含第二間隙壁113形成於金屬閘極160的側壁上且具有第二高度H2。第一間隙壁111比第二間隙壁113遠離金屬閘極160的側壁。第一高度H1高於第二高度H2。在某些實施例中，半導體元件200包含第三間隙壁115形成於第一間隙壁111與第二間隙壁113之間。第三間隙壁具有第三高度H3高於第一高度H1及第二高度H2。第一間隙壁111具有第一厚度T1，第二間隙壁113具有第二厚度T2，第三間隙壁115具有第三厚度T3。在某些實施例中，第一厚度T1大於第二厚度T2。在某些實施例中，第二厚度T2大於第三厚度T3。
在某些實施例中，半導體元件200包含源極/汲極區107a、107b形成於金屬閘極160相對的兩側上。半導體元件200 更包含介電層109形成於基板101上而圍繞第一間隙壁111及金屬閘極160的金屬閘極電極123上。金屬閘極160具有靠近基板101的底部及位於其上的頂部。在某些實施例中，頂部具有寬度W1大於底部的寬度W0”。在某些實施例中，金屬閘極160具有頂端表面與介電層109的頂端表面切齊。
在其他某些實施例中，如第1E圖所示，半導體元件200包含介電層109形成於基板101上。介電層109具有開口110。第一間隙壁111形成於開口110的側壁上。第二間隙壁113形成於第一間隙壁111的側壁上。第一間隙壁111比第二間隙壁113遠離開口110的中心。第二間隙壁113具有第二高度H2低於第一間隙壁111的第一高度H1。半導體元件200更包含導電材料123，其填入開口110且被第一間隙壁111、第二間隙壁113與介電層109環繞。在某些實施例中，導電材料123從剖面觀之具有T型輪廓且覆蓋第一間隙壁111及第二間隙壁113。在某些實施例中，導電材料123具有頂端表面與介電層109的頂端表面切齊。在某些實施例中，開口110內的導電材料123具有底端寬度W0”及頂端寬度W1。頂端寬度W1大於底端寬度W0”。半導體元件200也包含第三間隙壁115介於第一間隙壁111與第二間隙壁113之間。第三間隙壁115具有頂端表面高於第一間隙壁111及第二間隙壁113的頂端表面。在某些實施例中，第一間隙壁111具有第一厚度T1，第二間隙壁113具有第二厚度T2，第一厚度T1大於第二厚度T2。在某些實施例中，第三間隙壁115具有第三厚度T3，第三厚度T3小於第二厚度T2。
參照第1D圖及第2圖，根據某些實施例，移除製程 230移除一部份的材料層122、一部份的第一間隙壁111及一部份的第三間隙壁115。如第2圖所示，當移除製程230停止於第二間隙壁113的頂端表面時，形成了半導體元件300的金屬閘極電極125。在某些實施例中，金屬閘極電極125具有頂端表面與第二間隙壁113的頂端表面切齊。金屬閘極電極125及閘極介電層117、119結合而形成金屬閘極160。在某些實施例中，金屬閘極電極125具有閘極高度D3介於約25nm-45nm的範圍間。金屬閘極電極125的閘極高度D3低於半導體元件200的金屬閘極電極123的閘極高度D0”。半導體元件300的金屬閘極電極125並非T型輪廓。然而，由於製造過程中金屬閘極電極125的材料層122也填入T型輪廓開口150，因此能避免或減低凹洞及/或孔洞缺陷發生於金屬閘極電極125。
在其他某些實施例中，各種半導體元件之特徵部件的尺寸並非侷限於上述範圍。上述範圍係提供閘極長度介於約26nm-32nm範圍間的範例。半導體元件之特徵部件的尺寸可依任何世代的積體電路的需求調整，例如25nm或更小的尺寸的技術。
如同上述，用於形成半導體元件200的金屬閘極電極123或半導體元件300的金屬閘極電極125的材料層122沉積填充於T型輪廓開口150內。在某些實施例中，T型輪廓開口150由第一凹口112、第二凹口114及開口140組成。因此，T型輪廓開口150具有比開口140大的寬度用於讓材料層122填入其中。結果，可避免凹洞及孔洞缺陷在半導體元件200、300各自的金屬閘極電極123、125內產生。
根據本揭示的某些實施利，因為用於填充金屬閘極電極的材料之開口的深寬比減少，故增加了金屬閘極填充製程的製程容許範圍。在某些實施例中，較小寬度的虛置閘極使金屬閘極電極內的凹洞及/或孔洞缺陷變的更嚴重。在某些實施例中，較大寬度的虛置閘極增進金屬閘極的填充能力，但會劣化半導體元件的效能。然而，根據本揭示的某些實施利，在閘極後製製程中，金屬閘極填充能力並不侷限於虛置閘極的寬度。在某些實施例中，虛置閘極的寬度，即閘極長度介於約26nm-32nm的範圍間。因此，本揭示的半導體元件的效能並未劣化。再者，本揭示的金屬閘極電極的凹洞及/或孔洞缺陷也有所減少，藉此提升本揭示之半導體元件的製造良率。
根據某些實施例，提供在金屬閘極的凹洞及/或孔洞缺陷有改善的半導體元件及半導體元件的製造方法。
在某些實施例中，提供半導體元件結構，半導體元件結構包含介電層位於基板上且具有開口。半導體元件結構也包含第一間隙壁位於開口的側壁上且具有第一高度。半導體元件結構更包含第二間隙壁位於第一間隙壁的側壁上且具有第二高度，第一間隙壁比第二間隙壁遠離開口的中心，第二高度低於第一高度。此外，半導體元件結構包含導電材料填充於開口中。
在某些實施例中，提供半導體元件結構，半導體元件結構包含金屬閘極位於基板上。半導體元件結構也包含第一間隙壁位於金屬閘極的側壁上且具有第一高度。半導體元件結構更包含第二間隙壁位於金屬閘極的側壁上且具有第二高 度，第一間隙壁比第二間隙壁遠離金屬閘極的側壁，第一高度高於第二高度。此外，半導體元件結構包含源極/汲極區形成於金屬閘極的相對兩側上。半導體元件結構也包含介電層形成於基板上以圍繞第一間隙壁及金屬閘極。
在某些實施例中，提供半導體元件結構的製造方法，此方法包含在基板上的介電層內形成開口。此方法也包含形成第一間隙壁圍繞開口且具有第一高度。此方法更包含形成第二間隙壁圍繞開口且具有第二高度，第一間隙壁比第二間隙壁遠離開口，第二高度低於第一高度。此外，此方法包含形成金屬閘極於開口內。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本揭示的概念。所屬技術領域中具有通常知識者能夠理解其可利用本揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本揭示之精神和範圍的等效構造，可在不脫離本揭示之精神和範圍內作任意之更動、替代與潤飾。

Claims (20)

  1. 一種半導體元件結構，包括：一介電層，位於一基板上且具有一開口；一第一間隙壁，位於該開口的側壁上且具有一第一高度；一第二間隙壁，位於該第一間隙壁的側壁上且具有一第二高度，其中該第一間隙壁比該第二間隙壁遠離該開口的一中心，且該第二高度低於該第一高度；及一導電材料，填充於該開口中。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中從一剖面觀之該導電材料具有一T型輪廓且覆蓋該第一間隙壁及該第二間隙壁。
  3. 如申請專利範圍第2項所述之半導體元件結構，其中該導電材料具有一頂端表面與該介電層的一頂端表面切齊。
  4. 如申請專利範圍第1項所述之半導體元件結構，其中該開口內的該導電材料具有一頂端寬度大於一底端寬度。
  5. 如申請專利範圍第1項所述之半導體元件結構，其中該第一間隙壁具有一第一厚度大於該第二間隙壁的一第二厚度。
  6. 如申請專利範圍第1項所述之半導體元件結構，更包括：一第三間隙壁，介於該第一間隙壁與該第二間隙壁之間，其中該第三間隙壁具有一第三厚度小於該第二間隙壁的該第二厚度，且該第三間隙壁具有一頂端表面高於該第一間隙壁及該第二間隙壁的頂端表面。
  7. 如申請專利範圍第1項所述之半導體元件結構，其中該第 一間隙壁的材料與該第二間隙壁相同。
  8. 一種半導體元件結構，包括：一金屬閘極，位於一基板上；一第一間隙壁，位於該金屬閘極的側壁上且具有一第一高度；一第二間隙壁，位於該金屬閘極的側壁上且具有一第二高度，其中該第一間隙壁比該第二間隙壁遠離該金屬閘極的側壁，且該第一高度高於該第二高度；一源極/汲極區，位於該金屬閘極的相對兩側上；及一介電層，位於該基板上以圍繞該第一間隙壁及該金屬閘極。
  9. 如申請專利範圍第8項所述之半導體元件結構，其中該金屬閘極包括一閘極介電質及位於該閘極介電質上的一金屬閘極電極，從一剖面觀之該金屬閘極具有一T型輪廓且覆蓋該第一間隙壁及該第二間隙壁。
  10. 如申請專利範圍第9項所述之半導體元件結構，其中該金屬閘極包括靠近該基板的一底端部分及位於該底端部分上方的一頂端部分，且該頂端部分具有一寬度大於該底端部分的一寬度。
  11. 如申請專利範圍第8項所述之半導體元件結構，其中該第一間隙壁具有一第一厚度大於該第二間隙壁的一第二厚度。
  12. 如申請專利範圍第8項所述之半導體元件結構，更包括：一第三間隙壁，介於該第一間隙壁與該第二間隙壁之間。
  13. 如申請專利範圍第12項所述之半導體元件結構，其中該第一間隙壁的材料與該第二間隙壁相同，且該第三間隙壁的材料與該第一間隙壁及該第二間隙壁不同。
  14. 一種半導體元件結構的製造方法，包括：形成一虛置閘極於一基板上；形成一第一間隙壁於該虛置閘極的側壁上且具有一第一高度；形成一第二間隙壁於該虛置閘極的側壁上且具有一第二高度，其中該第一間隙壁比該第二間隙壁遠離該虛置閘極的側壁，且該第二高度低於該第一高度；移除該虛置閘極電極以形成一開口；及形成一金屬閘極填充於該開口且覆蓋該第一間隙壁及該第二間隙壁。
  15. 如申請專利範圍第14項所述之半導體元件結構的製造方法，其中形成該金屬閘極的步驟包括：沉積該金屬閘極的一材料層於該介電層、該第一間隙壁及該第二間隙壁上及在該開口內；及移除一部分的該材料層，以形成該金屬閘極。
  16. 如申請專利範圍第15項所述之半導體元件結構的製造方法，其中該金屬閘極具有一頂端表面與該介電層的一頂端表面切齊，且從一剖面觀之該金屬閘極具有一T型輪廓而覆蓋該第一間隙壁及該第二間隙壁。
  17. 如申請專利範圍第15項所述之半導體元件結構的製造方法，其中移除一部分的該材料層的步驟包括移除一部分的 該介電層及一部分的該第一間隙壁，直到該金屬閘極的一頂端表面切齊於該第二間隙壁的一頂端表面。
  18. 如申請專利範圍第14項所述之半導體元件結構的製造方法，其中形成該第一間隙壁及該第二間隙壁包括：降低該第一間隙壁的一初始高度至該第一高度；及降低該第二間隙壁的一初始高度至該第二高度，其中該第一間隙壁的該初始高度等於該第二間隙壁的該初始高度。
  19. 如申請專利範圍第18項所述之半導體元件結構的製造方法，其中該第一間隙壁具有一第一厚度大於該第二間隙壁的一第二厚度，該第一間隙壁的材料與該第二間隙壁相同，且降低該第一間隙壁及該第二間隙壁的步驟同時實施。
  20. 如申請專利範圍第19項所述之半導體元件結構的製造方法，更包括：形成一第三間隙壁介於該第一間隙壁與該第二間隙壁之間，其中該第三間隙壁具有一第三厚度小於該第一間隙壁的該第一厚度及該第二間隙壁的該第二厚度。
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