TWI818292B - 半導體元件及其形成方法 - Google Patents

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Abstract

一種結構，具有於基底上的半導體層的堆疊，半導體層的堆疊鄰近介電部件。形成閘極介電質包繞每個半導體層和介電部件。於閘極介電質上和介電部件上沉積第一閘極電極材料的第一層。凹蝕於介電部件上的第一層至低於介電部件的頂面的第一高度。於第一層上沉積第一閘極電極材料的第二層。移除在基底的第一區中的第一閘極電極材料以露出閘極介電質在第一區中的部分，而保留在基底的第二區中的第一閘極電極材料。於閘極介電質的露出部分上和第一閘極電極材料的剩餘部分上沉積第二閘極電極材料。

Description

半導體元件及其形成方法
本發明實施例是關於半導體元件及其形成方法，特別是關於奈米片元件及其形成方法。
電子業界歷經了對於更小和更快速的電子元件的需求持續增加，其可同時能夠支援更大數量越來越複雜和精密的功能。為了達到這些需求，在積體電路(integrated circuit,IC)業界中有製造低成本、高性能、低功率積體電路的持續趨勢。目前為止，很大的程度上藉由縮小積體電路尺寸(例如最小積體電路特徵尺寸)，這些目標已經達成，從而改善量產效率和降低相關成本。然而，這樣的尺寸調整也增加了積體電路製程的複雜度。因此，需要在積體電路製程和技術的相似進展以實現積體電路元件和性能的持續進展。
奈米片基(nanosheet-based)元件(有時也被稱為全繞式閘極(gate-all-around,GAA)元件、多重橋接通道(multi-bridge channel,MBC)元件等)，由於其較佳閘極控制能力、較低漏電流、以及與鰭式場效電晶體(fin field-effect transistor,FinFET)元件電路佈局的完整相容性，可作為帶領互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)至藍圖中 下一階段的有望候選對象。奈米片基元件的製造需要多次的蝕刻和沉積。隨著相反導電類型的電晶體之間的空間變得更小，要實施這樣重複的蝕刻步驟卻不傷及鄰近的部件變得越來越有挑戰性。這樣的挑戰可導致性能或可靠度的退化。因此，儘管現有的半導體元件(特別是，多重閘極元件)及其製造方法大致是足夠的，這些演進並非在每個方面皆令人滿足。
一種半導體元件的形成方法，包括：提供結構，具有基底和於基底的表面上的半導體層的堆疊，半導體層的堆疊鄰近介電部件，半導體層的每一個於個別的堆疊內彼此縱向地分隔開；形成閘極介電層包繞每個半導體層和介電部件；沉積第一閘極電極材料的第一層於閘極介電層上和介電部件上；凹蝕於介電部件上的第一閘極電極材料的第一層至低於介電部件的頂面的一高度；沉積第一閘極電極材料的第二層於第一閘極電極材料的第一層上；移除在基底的第一區中的第一閘極電極材料以露出閘極介電層在第一區中的部分，而不移除在基底的第二區中的第一閘極電極材料；以及沉積第二閘極電極材料於閘極介電層的露出部分上和第一閘極電極材料的剩餘部分上。
一種半導體元件的形成方法，包括：形成第一奈米結構於第一區中的基底上，介於第一對介電部件之間；形成第二奈米結構於第二區中的基底上，介於第二對介電部件之間；形成閘極介電層包繞第一奈米結構和第二奈米結構；形成第一閘極電極材料的第一層包繞閘極介電層，且於第一對介電部件和第二對介電部件上；凹蝕第一層以露出第一對介電部件和第二對介電部件的頂部；形成第一閘極電極材料的第二層於第一對介電部件和第二對介電部件的 露出頂部上，且於該第一層上；移除介於第一對介電部件之間的第一閘極電極材料以露出一部分的閘極介電層；以及沉積第二閘極電極材料於第一對介電部件之間的閘極介電層的露出部分上，且於第二對介電部件之間的第一閘極電極材料的剩餘部分上。
一種半導體元件，包括：半導體基底，具有基底表面；半導體層，於半導體基底上，並沿著第一方向與半導體基底分開，第一方向垂直於基底表面；介電部件，鄰近半導體層，由基底表面沿著第一方向延伸，介電部件具有面向半導體層的第一側面和相對於第一側面的第二側面；閘極介電層，具有第一部分包繞半導體層和第二部分於介電部件的第一側面上；第一閘極電極層，其中第一閘極電極層包括第一區段包繞閘極介電層的第一部分，以及第二區段由第一區段延伸至閘極介電層的第二部分的側壁表面，第一閘極電極層的第二區段的頂面高於第一區段的頂面，且低於介電部件的頂面；以及第二閘極電極層，於第一閘極電極層的第一區段的頂面上、於第一閘極電極層的第二區段的頂面和側面上、以及於介電部件的第一側面上。
100:方法
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
200:半導體元件
200A:區域
200B:區域
202:基底
204A:主動區
204B:主動區
206A:閘極區
206B:閘極區
215:通道層
230:隔離部件
231:介電鰭片
232:介電襯物
233:介電填充層
234:介電頭罩
247:閘極間隔物
255:內間隔物
260:源極/汲極部件
268:接觸蝕刻停止層
270:層間介電層
275:閘極溝槽
277A:間隙
277B:間隙
280:介面層
282:高介電常數介電層
284:電極層
285:電極層
286:硬遮罩層
286a:頂區段
286b:中區段
286c:底區段
287:電極層
288A:介電層
288B:介電層
288C:介電層
289:蓋層
290:部分
302:高度水平
304:高度水平
350:塊體金屬層
2845:電極層
2845a:頂區段
2845b:中區段
2845c:底區段
A1-A1:線段
A2-A2:線段
B1-B1:線段
B2-B2:線段
d0:距離
d1:橫向尺寸
d3:距離
h0:垂直間距
h1:尺寸
H1:距離
h2:尺寸
H2:距離
H2’:垂直尺寸
H3:距離
t0:寬度尺寸
t1:厚度尺寸
t2:橫向尺寸
t3:橫向尺寸
t4:厚度
t5:厚度
t6:厚度
w0:橫向寬度
w1:尺寸
w2:尺寸
Δ1:差值
Δ2:差值
以下將配合所附圖式詳述本發明實施例。應強調的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本揭露實施例的特徵。
第1圖是根據本揭露實施例的各個面向，半導體元件的製造方法的流程圖。
第2A圖是根據本揭露實施例的各個面向，部分半導體元件的圖解俯視圖。第2B和2C圖是根據本揭露的一實施例，第2A圖中的部分半導體元件的圖解剖面 示意圖。
第3~14圖是根據本揭露實施例的各個面向，第2A圖中的部分半導體元件在各個階段(如與第1圖的製造方法相關)的圖解剖面示意圖。
以下揭露提供了許多的實施例或範例，用於實施本揭露的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複元件符號及/或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及/或配置之間的關係。
再者，此處可使用空間上相關的用語，如「在...之下」、「下方的」、「低於」、「在...上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位(旋轉90°或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。再者，除非另外敘明，當以「大約」、「約」、和其他用語描述數字的數量和範圍，其用語企圖涵蓋所述數字根據本技術領域中具有通常知識者依照此處所揭露的特定技術所理解的特定變量內(如±10%或其他變量)。舉例來說，「大約5nm」的用語可涵蓋從4.5nm至5.5nm、從4.0nm至5.0nm等的尺寸範圍。
本揭露大致是關於如積體電路(integrated circuit,IC)的半導體元件，特別是關於具有奈米片基(nanosheet-based)元件(或奈米片基電晶體)的積體電路元件。奈米片基元件指的是具有垂直地堆疊的水平方向的多重通道的電晶體。「奈米片基元件」的用語廣泛地涵蓋具有任何合適形狀的通道的元件，如奈米線(nanowire)、奈米片、奈米條(nanobar)等。奈米片基元件有時可與全繞式閘極(gate-all-around,GAA)元件或多重橋接通道(multi-bridge channel,MBC)元件相互替換。由於具有較佳閘極控制能力、較低漏電流、以及與鰭式場效電晶體(fin field-effect transistor,FinFET)元件電路佈局的完整相容性，奈米片基元件可作為帶領互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)至藍圖中下一階段的有望候選對象。然而，奈米片基元件具有複雜的元件結構和奈米片基元件的部件之間有限的空間，有時存在更多製程的挑戰。舉例來說，一些奈米片基元件施用介電鰭片將相鄰的P型電晶體和N型電晶體分隔開。在多重圖案化閘極(multi-patterning gate,MPG)製程形成不同材料的閘極電極期間，藉由蝕刻製程從垂直地相鄰的通道層之間的區域和從通道層的側壁表面和介電鰭片的側壁表面之間的區域移除一些閘極材料。隨著尺寸持續縮小，在這些區域中的縮減的空間有時使得實施蝕刻製程卻不損傷閘極邊界更加困難。因此，改良的多重圖案化閘極製程對於奈米片基元件是有必要的。
第1圖是根據本揭露實施例的各個面向，用來製造半導體元件的方法100的流程圖。在一些實施例中，方法100製造包括奈米片基電晶體的半導體元件。本揭露亦思及額外的製程。可在方法100之前、之中、以及之後提供額外步驟，且可針對方法100的額外實施例移動、取代、或消除下述的一些步驟。 方法100將結合第2A~2C和3~14圖於下所述。第2A圖是根據本揭露實施例的各個面向，部分半導體元件200在與第1圖的方法100相關的製造階段的圖解俯視圖。第2B、2C、和3~14圖是根據本揭露實施例的各個面向，部分半導體元件200在與方法100相關的各種製造階段的圖解剖面示意圖。
在本實施例中，半導體元件200為多重閘極元件，且可包含在微處理器、記憶體、及/或其他積體電路元件中。在一些實施例中，半導體元件200為積體電路晶片的一部分、系統單晶片(system-on-chip,SoC)、或其部分，其包括各種被動和主動微電子元件，如電阻、電容、電感、二極體、P型場效電晶體(p-type field effect transistor,PFET)、N型場效電晶體(n-type field effect transistor,NFET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor,MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、雙載子接面電晶體(bipolar junction transistor,BJT)、側向擴散金屬氧化物半導體(laterally diffused metal-oxide semiconductor,LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件、或其組合。在一些實施例中，半導體元件200(或多重閘極元件)可包含在非揮發性記憶體中，如非揮發性隨機存取記憶體(non-volatile random-access memory,NVRAM)、快閃記憶體(flash memory)、電子抹除式可複寫唯讀記憶體(electrically erasable programmable read only memory,EEPROM)、電子可複寫唯讀記憶體(electrically programmable read only memory,EPROM)、其他合適的記憶體類型、或其組合。為了清楚起見，第2A~2C和3~14圖已被簡化以更佳地理解本揭露實施例的發明觀點。可在半導體元件200中增加額外的部件，且可在半導體元件200的其他實施例中替換、修改、或消除於下所述的一些部件。半導體元件200的製造將結合 方法100的實施例於下詳述。
在操作102，方法100(第1圖)提供或被提供半導體元件200的初始結構(或工作件)，根據一實施例，一部分繪示於第2A~2C圖中。特別的是，第2A圖繪示半導體元件200包括兩個元件區(或區域)200A和200B。區域200A包括主動區204A和總體而言與主動區204A垂直的閘極區206A。主動區204A包括一對源極/汲極(source/drain,S/D)區和介於其源極/汲極區之間的通道區。閘極區206A接合(engage)通道區。區域200A更包括介電鰭片231，沿著長度方向大致與主動區204A平行，且在主動區204A的兩側上。閘極區206A沿著Y方向在兩個介電鰭片231之間延伸。類似地，區域200B包括主動區204B和總體而言與主動區204B垂直的閘極區206B。主動區204B包括一對源極/汲極區和介於其源極/汲極區之間的通道區。閘極區206B連接通道區。區域200B更包括介電鰭片231，沿著長度方向總體而言與主動區204B平行，且在主動區204B的兩側上。閘極區206B沿著Y方向在兩個介電鰭片231之間延伸。
第2B圖是根據一實施例，繪示半導體元件200的剖面示意圖，其為區域200A和區域200B分別沿著第2A圖的線段A1-A1和線段B1-B1的剖面示意圖。第2C圖是根據一實施例，繪示半導體元件200的剖面示意圖，其為區域200A和區域200B分別沿著第2A圖的線段A2-A2和線段B2-B2的剖面示意圖。第2B和2C圖所示的實施例為奈米片基元件，其中通道層215為奈米尺寸的片狀。為了清楚起見，區域200A和區域200B被繪示為具有相同配置以更加地理解本揭露實施例的發明觀點。在各種實施例中，區域200A和區域200B可具有不同的配置。舉例來說，區域200A和區域200B可具有不同數量的通道層，及/或通道層215可為不同的形狀和尺寸。在另一個範例中，區域200A和區域200B的任一個可為奈米 線場效電晶體(例如，通道層215為奈米線或奈米條的形狀)或奈米片場效電晶體。
參照第2B和2C圖，半導體元件200包括基底(如晶圓)202。在所示的實施例中，基底202包括矽。替代地或額外地，基底202包括另一個元素半導體(如鍺)、化合物半導體(如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb))、合金半導體(如矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、及/或砷磷化鎵銦(GaInAsP))、或其組合。替代地，基底202為絕緣層上半導體基底，如絕緣層上矽(silicon-on-insulator,SOI)基底、絕緣層上矽鍺(silicon germanium-on-insulator,SGOI)基底、或絕緣層上鍺(germanium-on-insulator,GOI)基底。
區域200A和區域200B的每一個更包括一對源極/汲極部件260。針對N型電晶體，源極/汲極部件260為N型。針對P型電晶體，源極/汲極部件260為P型。源極/汲極部件260的形成可藉由磊晶成長半導體材料(例如矽或矽鍺)以填入半導體元件200中的溝槽，其使用例如化學氣相沉積(chemical vapor deposition,CVD)(例如氣相磊晶(vapor phase epitaxy,VPE))、分子束磊晶(molecular beam epitaxy,MBE)、其他合適的磊晶成長製程、或其組合。因此，源極/汲極部件260也可與磊晶源極/汲極部件260或磊晶部件260相互替換。以適當的N型摻質及/或P型摻質摻雜源極/汲極部件260。舉例來說，針對N型電晶體，源極/汲極部件260可包括矽，且可以碳、磷、砷、其他N型摻質、或其組合摻雜；針對P型電晶體，源極/汲極部件260可包括矽鍺或鍺，且可以硼、其他P型摻質、或其組合摻雜。
區域200A和區域200B的每一個更包括半導體層的堆疊，懸置於基底202上並連接源極/汲極部件260。半導體層的堆疊可作為個別電晶體的通道層215。因此，半導體層也被稱為通道層215。通道層215在閘極溝槽275中露出，其閘極溝槽275係由個別的閘極區206A和閘極區206B(第2A圖)內移除虛置閘極所得。通道層215可包括單晶矽。替代地，通道層215可包括鍺、矽鍺、或其他合適的半導體材料。首先，形成通道層215作為半導體層堆疊的一部分，其包括通道層215和不同材料的其他半導體層。使用一或多個光微影製程(包括雙重圖案化或多重圖案化製程)圖案化半導體層堆疊成凸出於基底202之上的鰭狀。在形成閘極溝槽275之後，選擇性地蝕刻半導體層堆疊以移除其他半導體層，使得通道層215懸置於基底202上並介於個別的源極/汲極部件260之間。通道層215藉由間隙277A彼此分隔開，且與基底202分隔開。
在一些實施例中，每個通道層215具有奈米尺寸，因而可被稱為奈米結構。舉例來說，在一些實施例中，每個通道層215可具有約10nm至300nm的長度(沿著X方向，與Y方向和Z方向所定義的平面垂直)、約10nm至80nm的寬度(沿著Y方向)、以及約4nm至8nm的高度(沿著Z方向)。在一些實施例中，通道層215之間的間隙277A的垂直間距h0(沿著Z方向)可約6nm至15nm。因此，取決於相對的尺寸，通道層215可被稱為「奈米片」或「奈米線」，其一般來說表示通道層懸置的方式，允許高介電常數(high-k)金屬閘極實體上包繞通道層。在一些實施例中，通道層215可為圓柱狀(例如奈米線)、矩形狀(例如奈米條)、片狀(例如奈米片)、或具有其他合適的形狀。
半導體元件200更包括隔離部件230以隔離各個區域，如各種主動區204A和204B。隔離部件230包括氧化矽(SiO)、氮化矽(SiN)、氧氮化矽 (SiON)、其他合適的隔離材料(舉例來說，包括矽、氧、氮、碳、或其他合適的隔離組成)、或其組合。隔離部件230可包括不同的結構，如淺溝槽隔離(shallow trench isolation,STI)結構、深溝槽隔離(deep trench isolation,DTI)結構、及/或局部矽氧化(local oxidation of silicon,LOCOS)結構。隔離部件230可包括多膜層的絕緣材料。
半導體元件200更包括閘極間隔物247鄰近源極/汲極部件260。閘極間隔物247可包括矽、氧、碳、氮、其他合適材料、或其組合(例如氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮化矽(SiCN)、氧碳化矽(SiOC)、氧碳氮化矽(SiOCN))。在一些實施例中，閘極間隔物247包括多膜層結構，如包括氮化矽的第一介電層和包括氧化矽的第二介電層。半導體元件200更包括內間隔物255垂直地介於相鄰的通道層215之間，且鄰近源極/汲極部件260。內間隔物255可包括介電材料，其包括矽、氧、碳、氮、其他合適材料、或其組合(例如氧化矽、氮化矽、氧氮化矽、碳化矽、或氧碳氮化矽)。在一些實施例中，內間隔物255包括低介電常數(low-k)介電材料。藉由沉積(例如化學氣相沉積、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)等)和蝕刻(例如乾蝕刻)製程形成閘極間隔物247和內間隔物255。提供閘極溝槽275沿著X方向介於相對兩側的閘極間隔物247之間和相對兩側的內間隔物255之間。再者，閘極溝槽275介於相對兩側的閘極間隔物247之間的距離具有距離d3，其定義閘極長度。在一些實施例中，距離d3大於約10nm，例如約19nm至50nm。若距離d3太小(如小於約10nm)，在後續形成的膜層(如於下所述的犧牲層)會很難移除，而其殘留物可能會干擾預期的性能。換言之，較大的距離d3增加製程餘裕，允許材料較容易進入通道層215之間和周圍較裡面和較 深的區域。
半導體元件200更包括接觸蝕刻停止層(contact etch stop layer,CESL)268，設置於隔離部件230、源極/汲極部件260、以及閘極間隔物247上。接觸蝕刻停止層268包括矽和氮，如氮化矽或氧氮化矽。可藉由沉積製程(如化學氣相沉積或其他合適方法)形成接觸蝕刻停止層268。半導體元件200更包括層間介電(inter-level dielectric,ILD)層270於接觸蝕刻停止層268上。層間介電層270包括介電材料，其包括例如氧化矽、氮化矽、氧氮化矽、四乙氧基矽烷(tetraethylorthosilicate,TEOS)形成的氧化物、磷矽酸玻璃(phospho-silicate glass,PSG)、硼摻雜磷矽酸玻璃(boron-doped phospho-silicate glass,BPSG)、低介電常數介電材料、其他合適的介電材料、或其組合。可藉由沉積製程(如化學氣相沉積、流動性化學氣相沉積(flowable chemical vapor deposition,FCVD)、或其他合適方法)形成層間介電層270。
介電鰭片231(有時與混合鰭片相互替換)係設置在隔離部件230上。在第2C圖所示的實施例中，介電鰭片231包括介電襯物232、在介電襯物232上的介電填充層233、以及在介電襯物232和介電填充層233上的介電頭罩234。在一實施例中，介電襯物232包括低介電常數介電材料，如包括矽、氧、氮、以及碳的介電材料。低介電常數介電材料的範例包括氟摻雜矽酸玻璃(fluorine-doped silicate glass,FSG)、碳摻雜氧化矽、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(Parylene)、苯並環丁烯(benzocyclobutene,BCB)、聚醯亞胺(polyimide)、或其組合。低介電常數介電材料一般來說表示具有低介電常數的介電材料，舉例來說，低於氧化矽的介電常數(k
Figure 110126944-A0305-02-0014-1
3.9)。可使用化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積 (high-density plasma chemical vapor deposition,HDPCVD)、金屬有機化學氣相沉積(metal organic chemical vapor deposition,MOCVD)、減壓化學氣相沉積(reduced pressure chemical vapor deposition,RPCVD)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、原子層化學氣相沉積(atomic layer chemical vapor deposition,ALCVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition,APCVD)、其他合適方法、或其組合沉積介電襯物232。在一實施例中，介電填充層233包括氧化矽、氮化矽、氧氮化矽、四乙氧基矽烷形成的氧化物、磷矽酸玻璃、硼摻雜磷矽酸玻璃、低介電常數介電材料、其他合適的介電材料、或其組合。可使用流動性化學氣相沉積製程沉積介電填充層233，其製程包括例如在半導體元件200上沉積流動性材料(如液態化合物)，並藉由合適的技術(如熱退火及/或紫外輻射處理)將流動性材料轉換成固態材料。可使用其他類型的方法沉積介電填充層233。在一實施例中，介電頭罩234包括高介電常數介電材料，如氧化鉿(HfO2)、矽氧化鉿(HfSiO或HfSiO4)、矽氧氮化鉿(HfSiON)、氧化鉿鑭(HfLaO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鉿鋁(HfAlOx)、氧化鋯(ZrO或ZrO2)、矽氧化鋯(ZrSiO2)、氧化鋁(AlO或Al2O3)、矽氧化鋁(AlSiO)、氧化鈦(TiO或TiO2)、氧化鑭(LaO)、矽氧化鑭(LaSiO)、氧化鉭(Ta2O3或Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、鋯酸鋇(BaZrO)、鈦酸鋇(BaTiO3,BTO)、鈦酸鍶鋇((Ba,Sr)TiO3,BST)、氮化矽(Si3N4)、氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料、或其組合。高介電常數介電材料一般來說表示具有高介電常數的介電材料，舉例來說，高於氧化矽的介電常數 (k
Figure 110126944-A0305-02-0016-2
3.9)。可藉由任何於此所述的製程形成介電頭罩234，如原子層沉積、化學氣相沉積、物理氣相沉積、氧化基沉積製程、其他合適製程、或其組合。
每個介電鰭片231具有寬度尺寸t0。在一些實施例中，寬度尺寸t0為約5nm至30nm。介電鰭片231將閘極結構具有不同閘極材料的部分剖開，且隔離鄰近的元件區。若寬度尺寸t0太小(如小於約5nm)，介電鰭片231可能太脆弱無法承受後續製程步驟並危及其保護的元件完整性。相反地，若寬度尺寸t0太大(如大於約30nm)，介電鰭片231佔據的珍貴晶片空間帶來的相關成本則高出可能的額外利益。在一些實施例中，介電鰭片231(例如介電頭罩234)延伸於通道層215的頂面至例如距離H1。在一些實施例中，距離H1為約5nm至50nm。若距離H1太小(如小於約5nm)，可能沒有足夠的錯誤餘裕以確保鄰近閘極部分之間的適當隔離。相反地，若距離H1太大，額外高度帶來材料和製程成本之上的利益不足。提供閘極溝槽275沿著Y方向介於相對兩側的介電鰭片231之間。在一些實施例中，鄰近的介電鰭片231以距離d0分隔開。因此，閘極溝槽275具有橫向寬度等於距離d0。在一些實施例中，距離d0為約20nm至100nm。閘極溝槽275包括介於通道層215的側壁表面和介電鰭片231的側壁表面之間的間隙277B。間隙277B具有橫向寬度w0。在一些實施例中，橫向寬度w0為約8nm至17nm。再者，閘極溝槽275更包括間隙277A垂直地介於相鄰的通道層215之間。間隙277A具有垂直間距h0。在一些實施例中，垂直間距h0為約6nm至15nm。若橫向寬度w0太小(如小於約8nm)或垂直間距h0太小(如小於約6nm)，用來形成後續膜層的空間可能不足，其後續膜層係用來形成適當的高介電常數金屬閘極結構。相反地，若橫向寬度w0太大(如大於約17nm)或垂直間距h0太大(如大於約15nm)，額外的體積可能無法帶來足夠的利益以彌補晶片空間及/或材料 和製程的相關成本。在一些實施例中，橫向寬度w0和垂直間距h0之間的差值Δ1為至少約1nm至3nm。若差值Δ1太小(如小於約1nm至3nm)，後續形成的膜層可能在間隙277A中合併之前就先在間隙277B中合併。這樣有時截斷進出間隙277A的材料擴散路徑。因此，後續形成的電極層可能無法完全地填入間隙277A，且無法完全地圍繞通道層215。結果是，通道層215的閘極控制可能受到影響。在一些實施例中，距離d3和垂直間距h0之間的差值Δ2為至少約3nm至5nm。若差值Δ2太小(如小於約3nm至5nm)，後續形成的膜層可類似地合併橫越內間隔物255所定義的尺寸，且阻止間隙277A被完全填充。
在操作104，方法100(第1圖)在閘極溝槽275中露出的通道層215的表面上形成介面閘極介電層，或簡稱介面層280，如第3圖所示。第3至14圖繪示區域200A和區域200B分別沿著第2A圖的線段A2-A2和線段B2-B2在不同製程階段的剖面示意圖。轉向第3圖，在所示的實施例中，介面層280包繞每個通道層215，且部分地填入間隙277A。在本實施例中，介面層280係設置在閘極溝槽275中露出的半導體表面上，如通道層215和基底202的表面，但不在閘極溝槽275中露出的介電質表面上(如隔離部件230、閘極間隔物247、以及介電鰭片231的表面)。舉例來說，可藉由氧化製程(如熱氧化或化學氧化)形成介面層280，其中半導體表面與氧反應以形成如介面層280的半導體氧化物。在這樣的氧化製程中，介電質表面不會與氧反應，因而不會在介電質表面上形成介面層280。在替代實施例中，介面層280不僅設置在通道層215和基底202上，也藉由使用例如原子層沉積或其他合適的沉積方法設置在隔離部件230、閘極間隔物247、以及介電鰭片231上。介面層280包括介電材料，如氧化矽、矽氧化鉿、氧氮化矽、其他含矽介電材料、其他合適的介電材料、或其組合。在一些實施例中，介面 層280具有約5Å至15Å的厚度。若介面層280太薄(如小於約5Å)，在一些狀況下其可靠度可能會很差。若介面層280太厚(如大於約15Å)，間隙277A的剩餘部分可能太小而在一些狀況下無法讓高介電常數介電層和金屬閘極層填入其內。
繼續在操作104，方法100(第1圖)進一步在介面層280上和在閘極溝槽275中露出的其他結構上形成高介電常數閘極介電層，或簡稱高介電常數介電層282，如第3圖所示。繼續參照第3圖，高介電常數介電層282係設置在介面層280上，並包繞每個通道層215。高介電常數介電層282和介面層280可被統稱為半導體元件200的閘極介電層。閘極介電層部分地填入間隙277A。在本實施例中，高介電常數介電層282也設置在隔離部件230、閘極間隔物247、以及介電鰭片231上。舉例來說，在一實施例中，高介電常數介電層282係直接設置在隔離部件230、閘極間隔物247、以及介電鰭片231上。高介電常數介電層282包括高介電常數介電材料，如氧化鉿、矽氧化鉿、矽氧氮化鉿、氧化鉿鑭、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鉿鋁、氧化鋯、矽氧化鋯、氧化鋅(ZnO)、氧化鋁、矽氧化鋁、氧化鈦、氧化鑭、矽氧化鑭、氧化鉭、氧化釔、鈦酸鍶、鋯酸鋇、鈦酸鋇、鈦酸鍶鋇、氧化鉿-氧化鋁合金、其他合適的高介電常數介電材料、或其組合。可藉由任何於此所述的製程(如原子層沉積、化學氣相沉積、物理氣相沉積、氧化基沉積製程、其他合適製程、或其組合)形成高介電常數介電層282。在一些實施例中，高介電常數介電層282具有約1nm至2nm的厚度。若高介電常數介電層282具有太小的厚度(如小於約1nm)，高介電常數介電層282的完整性可能無法在所有情況下確保；若高介電常數介電層282具有太大的厚度(如大於約2nm)，通道層215之間的間距可能會不必要地被縮減，使得後 續形成電極層會遇到挑戰。
在形成介面層280和高介電常數介電層282之後，間隙277A和277B被部分地填入。在垂直地相鄰的通道層215之間有空間剩下，如介於垂直地相鄰的高介電常數介電層282的表面之間。空間具有沿著Z方向的尺寸h1。尺寸h1受限於垂直間距h0和高介電常數介電層282的厚度。在一些實施例中，尺寸h1為約1nm至10nm。再者，高介電常數介電層282的側壁表面和介電鰭片231的側壁表面之間有空間剩下(沿著Y方向具有尺寸w1)。尺寸w1受限於橫向寬度w0和高介電常數介電層282的厚度。在一些實施例中，尺寸w1為約4nm至13nm。
在操作106，方法100(第1圖)在高介電常數介電層282上形成電極層284。參照第4圖，在區域200A和區域200B兩者中，電極層284係沉積在高介電常數介電層282上，且圍繞每個通道層215。電極層284也設置在介電鰭片231和隔離部件230上。在一些實施例中，針對N型電晶體，電極層284包括N型功函數金屬，如鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、碳化鈦(TiC)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、矽碳化鈦鋁(TiAlSiC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、矽碳化鉭鋁(TaAlSiC)、氮化鉭鋁(TaAlN)、其他N型功函數材料、或其組合。在一些實施例中，針對P型電晶體，電極層284包括P型功函數金屬，如氮化鈦(TiN)、氮化鉭(TaN)、矽氮化鉭、矽氮化鈦(TiSiN)、釕(Ru)、鉬(Mo)、鋁、氮化鎢(WN)、碳氮化鎢(WCN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他P型功函數材料、或其組合。電極層284具有厚度尺寸t1。在一些實施例中，厚度尺寸t1為約1nm至4nm。若厚度尺寸t1太小(如小於約1nm)，在一些情況下，電極層284厚度的 均勻度可能受到影響；相反地，若厚度尺寸t1太大(如大於約4nm)，從閘極溝槽275的每個區域移除電極層284而不留下殘留物(於下所述)可能具有挑戰性。可使用原子層沉積、化學氣相沉積、物理氣相沉積、或其他合適製程沉積電極層284。在一些實施例中，電極層284更包括塊體(bulk)金屬層。
在形成電極層284之後，間隙277A和277B進一步的被部分地填入(相較於第3圖)。在一些實施例中，可能沿著Z方向在垂直地相鄰的通道層215之間剩下尺寸h2的空間，如在垂直地相鄰的電極層284的表面之間。尺寸h2受限於尺寸h1和電極層284的厚度。在一些實施例中，尺寸h2小於約8nm。再者，也可能沿著Y方向在電極層284的側壁表面和介電鰭片231的側壁表面之間剩下尺寸w2的空間。尺寸w2受限於尺寸w1和電極層284的厚度。在一些實施例中，尺寸w2為約1nm至12nm。
在一些方法中，在這製程階段型成遮罩部件以覆蓋區域200A和200B的其中一個，例如覆蓋區域200B。後續地，由露出的區域，例如由區域200A，移除電極層284以準備在其上形成另一個電極層，其具有不同的電極材料。當尺寸w2非常小時，這樣的方法可能遇到挑戰。在一般的蝕刻操作中，在部件之間有足夠的空間讓蝕刻化學品擴散穿透。因此，蝕刻化學品可能相對快速地擴散至部件之間的空間，其時間表(timescale)遠超過蝕刻化學品與目標材料的反應時間表。在這樣一般的蝕刻操作中，蝕刻反應在大約相同時間開始於圍繞目標部件的全部露出表面，且也在大約相同時間完成。舉例來說，在閘極溝槽275的頂部中(如最頂端的通道層215的頂面之上)和在閘極溝槽275的底部中(如間隙277B的底部中或間隙277A中)蝕刻電極層284在大約相同的時間開始和完成。換言之，化學反應步驟是整體蝕刻操作的唯一速率限制步驟。隨著尺 寸持續縮小，且部件空間持續緊縮，然而擴散路徑的尺寸(例如尺寸w2)可能變得更小，使得這樣的情境無法成真。舉例來說，蝕刻化學品可能由其擴散穿過的窄通道(如間隙277B)經歷顯著增加的阻力。結果是，蝕刻化學品的擴散速率實質上減少，有時減少至無法被接受的低速率。再者，蝕刻化學品緩慢進入部件之間的較裡面或較深區域造成對其內的目標材料的蝕刻反應開始的延遲。舉例來說，僅在蝕刻化學品移除在閘極溝槽275的頂部中的一些電極層284之後，從而放寬擴散路徑並提供通路至較裡面或較深的區域，才開始在間隙277B的底部中或在間隙277A中蝕刻部分的電極層284。換言之，對目標材料的蝕刻反應變成是依序的，而不是同時的，取決於其位置與環境。這樣有時導致殘留材料無法及時在蝕刻步驟終止時被移除，其嚴重地影響臨界電壓(threshold voltage)和其他關鍵元件性能。用來解決這樣的挑戰的一個方法為施用能更快速地通過擴散路徑的化學品。不幸地，這樣的化學品有時也會損傷硬遮罩層(其作為將不同極性的電晶體分隔開的邊界)，從而導致性能退化及/或失效。如於下詳述，本揭露實施例使用不同的方法解決這樣的挑戰。
轉向第5圖，本揭露提供介電層288A，沉積在閘極溝槽275中，包括在間隙277A和間隙277B內(參照第4圖)。因此，在垂直地相鄰的通道層215之間和在通道層215的側壁表面和介電鰭片231的側壁表面之間的所有空間係以介電層288A填入。在一些實施例中，介電層288A包括底部抗反射塗佈(bottom anti-reflective coating,BARC)材料。介電層288A是用來保護通道層215，以及形成在通道層上的各種膜層不受到後續的蝕刻反應影響。在一實施例中，藉由旋轉塗佈底部抗反射塗佈材料於半導體元件200上，且填入閘極溝槽275。在一些實施例中，烘烤底部抗反射塗佈材料(例如在約100℃至200℃範圍的溫度下) 以造成底部抗反射塗佈材料內的交聯。在一些實施例中，介電層288A具有頂面，其延伸於介電鰭片231(包括形成於其上的膜層)的頂面上。
轉向第6圖，在方法100(第1圖)的操作108，部分地蝕刻(或拉回)介電層288A的頂部至高度水平302，於介電頭罩234的頂面之下，以及包繞最頂端的通道層215的電極層284的頂面之上。在一些實施例中，部分蝕刻步驟同時地移除高度水平302之上的電極層284。換言之，蝕刻後的電極層284具有與高度水平302齊平的頂面。結果是，露出圍繞介電鰭片231的頂部的高介電常數介電層282於高度水平302之上和蝕刻後的介電層288A的頂面之上。最頂端的通道層215的頂面和高度水平302(也是蝕刻後的介電層288A的頂面和蝕刻後的電極層284的頂面)之間的距離為距離H2。距離H2小於距離H1。在一些實施例中，距離H2為約4nm至50nm。從介電鰭片231的頂段移除電極層284對於在後續的蝕刻步驟中維持最大的製程餘裕是有利的。
轉向第7圖，在完成部分蝕刻步驟之後，移除蝕刻後的介電層288A的全部，從而改造包括間隙277A和間隙277B的閘極溝槽275。因此，高介電常數介電層282具有露出頂部於介電鰭片231的頂面和側壁表面上，而具有覆蓋部於介電鰭片231的側壁上和圍繞通道層215。於此同時，電極層284具有在介電鰭片231的側壁上的高介電常數介電層282的側壁表面上的第一部分，以及圍繞高介電常數介電層282(其圍繞通道層215)的第二部分。閘極溝槽275具有原始的橫向尺寸d1的頂部，以及小於橫向尺寸d1的底部，例如其尺寸等於原始橫向尺寸d1減去兩倍厚度尺寸t1。
轉向第8圖，在方法100(第1圖)的操作110，另一個電極層285係沉積在區域200A和200B上，使其至少部分地填入閘極溝槽275。如上所述，在 閘極溝槽275中露出包繞介電鰭片231的頂部(於高度水平302之上)的高介電常數介電層282。形成電極層285於高介電常數介電層282的露出部分之上並對其包繞。換言之，電極層285直接與在介電鰭片231的頂面上和介電鰭片231的側壁表面的頂段上的高介電常數介電層282接觸。再者，電極層285完全地填入間隙277A和間隙277B中。舉例來說，往回參照第7圖，在垂直地相鄰的電極層284的表面之間沿著Z方向存在尺寸h2的間隙277A。在沉積電極層285之後，間隙277A被完全地填充。換言之，在間隙277A內形成的電極層285的厚度與間隙277A的尺寸h2匹配。因此，在沉積步驟之後，在垂直地相鄰的通道層215之間沒有留下空洞。相似地，在沉積步驟之前，在通道層215的側壁表面和在介電鰭片231的側壁表面之間沿著Y方向存在尺寸w2的間隙277B。在沉積電極層285之後，電極層285完整地填入間隙277B，而間隙277B完全地消失。換言之，在間隙277B內形成的電極層285的橫向尺寸與間隙277B的尺寸w2匹配。因此，在沉積步驟之後，在通道層215和介電鰭片231之間沒有留下空洞。
再者，電極層285的沉積也覆蓋區域200A和200B的其他露出表面。因此，也在電極層284上(其覆蓋介電鰭片231的側壁表面)，以及在高介電常數介電層282的頂面和側壁表面上，形成電極層285。由於介電鰭片231的側壁表面在沉積開始時被電極層284部分地覆蓋，沉積後的電極層285沿著介電鰭片231的側壁表面具有階梯輪廓。
電極層285可包括任何合適的電極材料。在所示的實施例中，電極層285包括與電極層284相同的材料。因此，在一些實施例中，儘管說明書和圖式繪示電極層284和電極層285為兩個不同的膜層，在完成製造之後，可能不會有清楚的材料介面。這些膜層以下將被統稱為電極層2845。如第8圖所示，電 極層2845包括幾個階梯部分，每個沿著Y方向具有不同的橫向尺寸。舉例來說，電極層2845的頂區段2845a具有橫向尺寸t2；電極層2845的中區段2845b具有橫向尺寸t3。電極層2845的頂區段2845a和中區段2845b兩者係在介電鰭片231的側壁表面上。電極層2845更包括底區段2845c填入閘極溝槽275的整個橫向尺寸。因此，底區段2845c具有橫向尺寸d1(參照第7圖)。橫向尺寸d1大於橫向尺寸t3，而橫向尺寸t3大於橫向尺寸t2。在一些實施例中，電極層2845具有部分290，在中區段2845b和底區段2845c之間的過渡區域。在一些實施例中，部分290包括在從兩側相對成長端合併電極層285期間形成的有角度的凹槽。再者，閘極溝槽275現在具有頂區段，其具有橫向尺寸等於橫向尺寸d1減去兩倍的橫向尺寸t2，以及底區段，其具有橫向尺寸等於橫向尺寸d1減去兩倍的橫向尺寸t3。在一些實施例中，電極層2845的頂面和最頂端的通道層215的頂面沿著Z方向具有距離H3。在一些實施例中，距離H3大於3nm。若距離H3小於3nm，後續形成具有相反材料極性的電極層可能不利地影響電晶體的臨界電壓。如第8圖所示，距離H3小於距離H2。
轉向第9圖，另一個介電層288B係沉積在閘極溝槽275內並於電極層2845上。在一些實施例中，介電層288B可類似於介電層288A。舉例來說，介電層288B可類似地為底部抗反射塗佈材料。在一些實施例中，介電層288B可具有與介電層288A相同或類似的材料。介電層288B覆蓋電極層2845的底區段2845c的整體，且進一步覆蓋至少電極層2845的部分中區段2845b。在一些實施例中，介電層288B額外地覆蓋至少電極層2845的頂區段2845a的側壁表面。後續地，部分地蝕刻(或拉回)介電層288B。部分蝕刻形成蝕刻後的介電層288B的頂面於高度水平304，其介於通道層215的頂面和介電鰭片231的頂面之間。舉例來說， 介電層288B的頂面和最頂端的通道層215的頂面之間的距離具有垂直尺寸H2’。垂直尺寸H2’可等於或小於距離H2。在一些實施例中，垂直尺寸H2’可為約4nm至50nm。在一些實施例中，在介電層288B的部分蝕刻期間完全地移除電極層2845的頂區段2845a。因此，露出圍繞介電鰭片231的頂面和側壁表面的高介電常數介電層282。再者，閘極溝槽275的頂部現在則具有恢復的橫向尺寸d1。在部分蝕刻之後，移除介電層288B的剩餘部分，使得在閘極溝槽275中露出電極層2845的頂面(如底區段2845c)。在此製程階段，閘極溝槽275的底部具有橫向尺寸等於橫向尺寸d1減去兩倍的橫向尺寸t3。在一些實施例中，介電層288B的蝕刻與移除電極層2845的頂區段2845a的部分蝕刻將後續蝕刻步驟的製程餘裕最大化，其在所選的元件區中移除電極層2845，從而改善元件特性和性能。然而，在一些實施例中，省略介電層288B的沉積與部分蝕刻的步驟。
轉向第10圖，在區域200A和200B上形成硬遮罩層286。舉例來說，可在半導體元件200的整個露出表面上形成硬遮罩層286，如在露出的高介電常數介電層282(其圍繞介電鰭片231的頂部)之上，以及在電極層2845的頂面和側壁表面上。硬遮罩層286可具有順應於半導體元件200的露出表面的輪廓。如上所述，閘極溝槽275具有不同橫向尺寸的多個部分；而電極層2845在不同的區域也具有不同的橫向尺寸。因此，硬遮罩層286具有多梯輪廓。舉例來說，硬遮罩層286包括在高介電常數介電層282的頂面和側壁表面上(其圍繞介電鰭片231的頂部)的頂區段286a，並與其直接接觸。硬遮罩層286也包括在電極層2845的中區段2845b的頂面和側壁表面上的中區段286b，並與其直接接觸。硬遮罩層286更包括在電極層2845的底區段2845c的頂面上的底區段286c，並與其直接接觸。在一些實施例中，硬遮罩層286進一步填入部分290的有角度的凹槽。在一些實 施例中，硬遮罩層286具有實質上均勻的厚度，如厚度t4。在一些實施例中，厚度t4為約8Å至20Å。若硬遮罩層286太薄(如小於8Å)，其均勻度和作為後續步驟的硬遮罩的有效性在一些情況下可能很差。若硬遮罩層286太厚(如大於20Å)，其利益可能無法彌補製程成本。
硬遮罩層286包括的材料，在蝕刻製程期間，於硬遮罩層286和電極層2845之間達到高蝕刻選擇比。舉例來說，可在蝕刻製程中選擇性地蝕刻硬遮罩層286，而蝕刻最小量(至沒有)的電極層2845，其蝕刻製程可為乾蝕刻製程或濕蝕刻製程。在一些實施例中，蝕刻選擇比為100：1或更高。換言之，蝕刻製程蝕刻硬遮罩層286的速率係至少100倍高於蝕刻電極層2845的速率。在一些實施例中，硬遮罩層286包括氧化鋁、氮化矽、氧化鑭、矽(如多晶矽)、碳氮化矽、氧碳氮化矽、氮化鋁、氧氮化鋁、其組合、或其他合適材料。在一些實施例中，可使用原子層沉積、化學氣相沉積、熱製程(如爐管(furnace)製程)、物理氣相沉積、或其他合適製程沉積硬遮罩層286，且可在約100℃至400℃範圍的溫度下和約1torr至100torr範圍的壓力下沉積。
轉向第11圖，形成介電層288C在區域200B上，但不在區域200A上(或具有開口露出區域200A)。介電層288C有助於硬遮罩層286和下方的電極層2845的選擇性蝕刻。在一些實施例中，介電層288C可施用底部抗反射塗佈材料，類似於介電層288A或288B。在一些實施例中，介電層288C的形成實施微影製程。舉例來說，在半導體元件200上沉積底部抗反射塗佈材料。然後，藉由旋轉塗佈在底部抗反射塗佈材料上形成阻劑(或光阻)層。後續地，進行曝光前烘烤製程，接著進行曝光製程、曝光後烘烤製程、以及在顯影劑溶液中顯影露出的阻劑層。在顯影之後，阻劑層成為阻劑圖案，其對應光遮罩，其中阻劑圖 案覆蓋元件區200B並露出元件區200A。可使用光遮罩或無遮罩微影製程(如電子束寫入、離子束寫入、或其組合)實施曝光製程。使用阻劑圖案作為蝕刻遮罩，圖案化底部抗反射塗佈材料，使得其部分由元件區200A移除。在一實施例中，底部抗反射塗佈材料的蝕刻施用異向性(anisotropic)蝕刻製程，使得在區域200B上的底部抗反射塗佈材料的剩餘部分可被更佳的保留，而在區域200A和200B之間的邊界可被更好的控制。
在此製程階段，硬遮罩層286在區域200A被露出，而在區域200B被覆蓋，且被介電層288C保護。在操作112(第1圖)，方法100進行至從元件區200A整個移除硬遮罩層286和電極層2845。根據一實施例，所得的結構繪示於第11圖中。區域200B被介電層288C保護，不被蝕刻製程影響。蝕刻步驟的結果是，在元件區200A的重新產生的閘極溝槽275中露出高介電常數介電層282。在一實施例中，蝕刻操作套用兩個蝕刻製程，一個蝕刻製程移除硬遮罩層286，而另一個蝕刻製程移除電極層2845。在另一個實施例中，蝕刻操作套用一個蝕刻製程，其移除硬遮罩層286和電極層2845兩者。蝕刻步驟對於硬遮罩層286和電極層2845，相較於高介電常數介電層282，提供高蝕刻選擇比。在一些實施例中，蝕刻步驟展現約10至100蝕刻選擇比。在一些實施例中，蝕刻選擇比大於或等於100。缺少這樣高的蝕刻選擇比，硬遮罩層286只能被部分地蝕去，導致閘極邊界喪失和潛在進一步的電晶體部件損傷。蝕刻操作可施用濕蝕刻、乾蝕刻、或其組合。控制蝕刻操作的參數(如蝕刻化學品、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕蝕刻參數、或其組合)以確保在區域200A完全地移除硬遮罩層286和電極層2845，而蝕刻最小量(至沒有)的高介電常數介電層282。在一些實施例中，蝕刻製程部分地蝕刻介電層288C。
在完成蝕刻操作之後，在元件區200A中高介電常數介電層282(包括包繞介電鰭片231的頂面和側壁表面的部分和360°包繞通道層215的部分)被露出。再者，間隙277A之垂直尺寸回復至尺寸h1；而間隙277B之橫向尺寸回復至尺寸w1。換言之，在介電鰭片231的側壁表面上的高介電常數介電層282和在通道層215的側壁表面上的高介電常數介電層282之間的距離為尺寸w1。轉向第12圖，在蝕刻操作中選擇性地移除元件區200B中的介電層288C和硬遮罩層286。在一些實施例中，使用剝離(stripping)或灰化(ashing)製程移除介電層288C。在一些實施例中，蝕刻操作可展現在介電層288C和硬遮罩層286之間，相對於電極層2845，的高蝕刻選擇比。因此，蝕刻操作在觸及到電極層2845時終止。在此製程階段，電極層2845完全不存在於元件區200A，而於元件區200B中存在並露出。類似於上述關於第9圖，電極層2845包括中區段2845b，沿著Y方向具有橫向尺寸t3，以及底區段2845c具有橫向尺寸d1。
轉向第13圖，在方法100(第1圖)的操作114，在半導體元件200上形成電極層287。舉例來說，在元件區200A中的高介電常數介電層282上形成電極層287，並與其直接接觸。在一些實施例中，電極層287包繞在元件區200A中的高介電常數介電層282(其圍繞通道層215)。再者，電極層287係形成在元件區200A中的介電鰭片231的頂面和側壁表面上並對其包繞。於此同時，電極層287覆蓋電極層2845的頂面，如在電極層2845的中區段2845b的頂面和側壁表面上、在電極層2845的底區段2845c的頂面上、以及在高介電常數介電層282上(其包繞介電鰭片231)。因此，電極層287在元件區200A中圍繞通道層215，但在元件區200B中與通道層215分隔開。在一些實施例中，電極層2845包括N型功函數金屬，而電極層287包括P型功函數金屬。在一些其他實施例中，電極層2845包 括P型功函數金屬，而電極層287包括N型功函數金屬。類似於電極層2845，電極層287可包括多於一個膜層。可使用原子層沉積、化學氣相沉積、物理氣相沉積、其他合適製程、或其組合沉積電極層287。
在一些實施例中，蓋層289係形成在電極層287上並對其包繞。蓋層289保護在後續的製程中保護下方的電極層287。在一實施例中，蓋層289包括氮化鈦、矽氮化鈦、氧化鈦、氧氮化鈦、氮化鉭、矽氮化鉭、氧化鉭、氧氮化鉭、矽、或其組合。在一些實施例中，可使用原子層沉積、化學氣相沉積、熱製程(如爐管製程)、物理氣相沉積、或其他合適製程沉積蓋層289。在一些實施例中，可省略蓋層289。
在一些實施例中，電極層287具有厚度t5，而蓋層289具有厚度t6。在一些實施例中，空洞(或氣隙)279係在原本的間隙277B的區域內被蓋層289的不同部分封閉。在此區域的空洞279可作為非常低的介電常數的介電間隔物，且對於達到較低電容值是有利的，且最終改善性能。在一些實施例中，厚度t5和厚度t6的總和係設計成等於或大於尺寸w1的一半，但小於尺寸w1的兩倍。換言之，下列關係成立：2×w1
Figure 110126944-A0305-02-0029-3
(t5+t6)
Figure 110126944-A0305-02-0029-4
0.5×w1
若上述關係失效，沒有空洞形成，且失去其相關利益。在一些實施例中，厚度t5可為約8Å至2nm。在一些實施例中，厚度t6可為約5Å至50Å。若厚度t5或厚度t6太小，電極層287(甚至與形成於其上的蓋層289)可能無法在間隙277B中合併(參照第12圖)，使得沒有空洞被封閉。相較而言，在間隙277B中保留連續開放空間，於後續步驟中被填充。相反地，若厚度t5或厚度t6太大，電極層287(有或沒有蓋層289)，可在間隙277B中合併，而不留下任何空洞。 無論在哪種情境下，具有空洞的相關利益可能喪失。再者，若厚度t5太小(如小於約8Å)，或若厚度t6太小(如小於約5Å)，在一些情形下，電極層287或蓋層289的均勻度和可靠度可能會很差。在第13圖所示的實施例中，在垂直地相鄰的通道層215之間合併蓋層289，使得間隙277A被完整地填充。然而，在一些其他實施例中，間隙277A可能僅被部分地填充。
進行至操作116(參照第1圖)，在電極層287上(以及蓋層289上，如果存在)形成塊體金屬層350。可使用原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或其他合適製程沉積塊體金屬層350，以填入閘極溝槽275的任何剩餘部分(包括在垂直地相鄰的通道層215之間的間隙277A的任何剩餘空間)。在一些實施例中，由於電極層287(或在其上的蓋層289，如果存在)在介電鰭片231和通道層215之間合併，塊體金屬層350可能無法穿入空洞279中。因此，這些空洞279保留在元件區200A中。於此同時，在元件區200B中不存在類似的空洞。換言之，電極層2845由高介電常數介電層282(其包繞通道層215)的側壁表面持續地延伸至在介電鰭片231的側壁上的高介電常數介電層282的側壁表面，而不留下開放空間。塊體金屬層350包括合適的導電材料，如鋁、鎢、及/或銅。塊體金屬層350可額外地或集體地包括其他金屬、金屬氧化物、金屬氮化物、其他合適材料、或其組合。在一些實施例中，進行化學機械研磨(chemical mechanical polishing,CMP)製程以平坦化半導體元件200的頂面，並露出觸及到(被暴露)的介電鰭片231的頂面(如介電頭罩234的頂面)。
可提供進一步製造步驟以完成半導體元件200的製造。舉例來說，方法100可形成源極/汲極接觸件電性連接至源極/汲極部件260(第2B圖)、形成閘極導孔電性連接至塊體金屬層350、以及形成多層互連件連接在半導體元 件200中的電晶體和其他組件以形成完成的積體電路。
儘管並非企圖限制，本揭露的一或多個實施例對於半導體元件及其形成方法提供許多益處。舉例來說，使用本揭露的實施例，針對介電鰭片和通道層之間的空間非常緊縮的情形下，可改善多重圖案化閘極製程的製程餘裕。再者，僅施用一個硬遮罩。再者，由於空洞(或氣隙)的存在，減少在閘極結構中的電容值。從而改善元件的整體性能。
在一範例面向，本揭露實施例指向一種半導體元件的形成方法。半導體元件的形成方法包括提供結構，具有基底和於基底的表面上的半導體層的堆疊，半導體層的堆疊鄰近介電部件。半導體層的每一個於個別的堆疊內彼此縱向地分隔開。形成閘極介電層包繞每個半導體層和介電部件。沉積第一閘極電極材料的第一層於閘極介電層上和介電部件上。凹蝕於介電部件上的第一閘極電極材料的第一層至低於介電部件的頂面的第一高度。沉積第一閘極電極材料的第二層於第一閘極電極材料的第一層上。移除在基底的第一區中的第一閘極電極材料以露出閘極介電層在第一區中的部分，而保留在基底的第二區中的第一閘極電極材料。沉積第二閘極電極材料於閘極介電層的露出部分上和第一閘極電極材料的剩餘部分上。
在一些實施例中，第一區為N型元件區，而第二區為P型元件區。在一些實施例中，半導體元件的形成方法更包括形成蓋層於第二閘極電極材料上，其中形成蓋層將介電部件和半導體層之間封閉成氣隙。在一些實施例中，沉積第一層包括於鄰近的半導體層上形成第一層的相對兩側表面。相對兩側表面彼此隔開第一距離。沉積第二層包括沉積第二層具有等於或大於第一距離的厚度。在一些實施例中，沉積第一層包括於介電部件上形成第一層的第一側面 和於半導體層的其中一個的側壁上形成第一層的第二側面，其中第二側面面向第一側面。再者，沉積第二層包括形成第二層於第一側面和第二側面之間合併。在一些實施例中，沉積第二層包括沉積於介電部件上。再者，半導體元件的形成方法更包括在沉積第二層之後，凹蝕第二層以露出介電部件的側壁表面。在一些實施例中，沉積第二閘極電極材料包括沉積第二閘極電極材料的第一部分包繞在第一區中的半導體層，以及沉積第二閘極電極材料的第二部分於半導體層在第二區中的頂面上。
在一範例面向，本揭露實施例指向一種半導體元件的形成方法。半導體元件的形成方法包括形成第一奈米結構於第一區中的基底上，介於第一對介電部件之間；形成第二奈米結構於第二區中的基底上，介於第二對介電部件之間；以及形成閘極介電層包繞第一奈米結構和第二奈米結構。半導體元件的形成方法也包括形成第一閘極電極材料的第一層包繞閘極介電層，且於第一對介電部件和第二對介電部件上。半導體元件的形成方法更包括凹蝕第一層以露出第一對介電部件和第二對介電部件的頂部。再者，半導體元件的形成方法包括形成第一閘極電極材料的第二層於第一對介電部件和第二對介電部件的露出頂部上，且於第一層上。再者，半導體元件的形成方法包括移除介於第一對介電部件之間的第一閘極電極材料以露出一部分的閘極介電層。半導體元件的形成方法額外包括沉積第二閘極電極材料於第一對介電部件之間的閘極介電層的露出部分上，且於第二對介電部件之間的第一閘極電極材料的剩餘部分上。
在一些實施例中，第一區為N型元件區，而第二區為P型元件區。在一些實施例中，第一層包括第一部分於第一奈米結構和第二奈米結構上，以及第二部分於第一對介電部件和第二對介電部件的頂面和側面上。再者，凹蝕 第一層包括形成保護層覆蓋第一層的第一部分。凹蝕第一層更包括凹蝕保護層和第一層的第二部分，而不凹蝕至第一層的第二部分的頂面。凹蝕第一層額外包括移除凹蝕後的保護層。在一些實施例中，形成第一層包括形成多個開口介於垂直相鄰的奈米結構之間。再者，形成第二層包括以第一閘極電極材料填入開口。在一些實施例中，移除第一閘極電極材料於第一對介電部件之間包括形成遮罩部件覆蓋第二區，且具有開口露出第一區。再者，移除第一閘極電極材料於第一對介電部件之間也包括透過開口使用第一蝕刻條件移除第一閘極電極材料，以及使用第二蝕刻條件移除遮罩部件。第一閘極電極材料在第一蝕刻條件下具有第一蝕刻速率和在第二蝕刻條件下具有第二蝕刻速率。遮罩部件在第一蝕刻條件下具有第三蝕刻速率和在第二蝕刻條件下具有第四蝕刻速率。第一蝕刻速率對第三蝕刻速率的比例大於10：1，而第三蝕刻速率對第四蝕刻速率的比例小於1：10。在一些實施例中，半導體元件的形成方法更包括形成蓋層包繞第二閘極電極材料，且形成塊體金屬層於蓋層上。形成蓋層形成複數個空洞於蓋層的部分中。形成塊體金屬層並未填入複數個空洞。
在一範例面向，本揭露實施例指向一種半導體元件。半導體元件包括半導體基底，具有基底表面；於半導體基底上的半導體層，並沿著第一方向與半導體基底分開，第一方向垂直於基底表面。半導體元件也包括鄰近半導體層的介電部件，由基底表面沿著第一方向延伸。介電部件具有面向半導體層的第一側面和相對於第一側面的第二側面。半導體元件更包括閘極介電層，具有第一部分包繞半導體層和第二部分於介電部件的第一側面上。再者，半導體元件包括第一閘極電極層和第二閘極電極層。第一閘極電極層包括第一區段包繞閘極介電層的第一部分，以及第二區段由第一區段延伸至閘極介電層的第二 部分的側壁表面。再者，第一閘極電極層的第二區段的頂面高於第一區段的頂面，且低於介電部件的頂面。第二閘極電極層係於第一閘極電極層的第一區段的頂面上、於第一閘極電極層的第二區段的頂面和側面上、以及於介電部件的第一側面上。
在一些實施例中，半導體層為第一半導體層，半導體元件更包括第二半導體層，於第一半導體層和半導體基底之間。閘極介電層具有第三部分，包繞第二半導體層。再者，閘極介電層的第一部分的側壁表面與閘極介電層的第二部分的側壁表面橫向地分隔開第一距離。閘極介電層的第一部分的底面與閘極介電層的第三部分的頂面縱向地分隔開第二距離。第一距離大於第二距離。在一些實施例中，第一距離大於第二距離約1nm至3nm。在一些實施例中，半導體元件更包括一對源極/汲極部件，於半導體層的兩端上，其中介於源極/汲極部件之間的距離為第三距離。第三距離大於第二距離約3nm至5nm。在一些實施例中，第一閘極電極層包括層間部分，完全地填入介於閘極介電層的第一部分和第三部分之間的空間。在一些實施例中，半導體層為第一半導體層。半導體元件更包括第三半導體層和第四半導體層。第一半導體層和第三半導體層係在介電部件的相對兩側上。第三半導體層和第四半導體層係在介電部件的同一側上。介電部件的第二側面面向第三半導體層和第四半導體層。第二閘極電極層包括第一線段包繞第三半導體層、第二線段包繞第四半導體層、以及第三線段於介電部件的第二側面上。第二閘極電極層的第一線段、第二線段、以及第三線段封閉成空洞。在一些實施例中，半導體層係在P型元件區中。再者，半導體元件更包括另一半導體層於N型元件區中，以及蓋層於P型元件區和N型元件區中，且於第二閘極電極層上。再者，第二閘極電極層包繞另一半導體層。蓋 層在N型元件區中，但不在P型元件區中，封閉複數個空洞。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
200A:區域
200B:區域
202:基底
215:通道層
230:隔離部件
231:介電鰭片
232:介電襯物
233:介電填充層
234:介電頭罩
275:閘極溝槽
280:介面層
282:高介電常數介電層
284:電極層
285:電極層
290:部分
302:高度水平
2845a:頂區段
2845b:中區段
2845c:底區段
H1:距離
H2:距離
H3:距離
t2:橫向尺寸
t3:橫向尺寸

Claims (15)

  1. 一種半導體元件的形成方法，包括：提供一結構，具有：一基底，包括一第一區和一第二區；多個半導體層的多個堆疊，分別於該基底的該第一區中和該第二區中的表面上，該些半導體層的每一個於個別的堆疊內彼此縱向地分隔開；以及一介電部件，於該基底的該第一區中和該第二區中的表面上，該介電部件鄰近該些半導體層的該些堆疊；形成一閘極介電層包繞每個半導體層和該介電部件；沉積一第一閘極電極材料的一第一層於該閘極介電層上和該介電部件上；凹蝕於該介電部件上的該第一閘極電極材料的該第一層至低於該介電部件的頂面的一第一高度；沉積該第一閘極電極材料的一第二層於該第一閘極電極材料的該第一層上；移除在該基底的該第一區中的該第一閘極電極材料以露出該閘極介電層在該第一區中的部分，而不移除在該基底的該第二區中的該第一閘極電極材料；以及沉積一第二閘極電極材料於該閘極介電層的露出部分上和該第一閘極電極材料的剩餘部分上。
  2. 如請求項1之半導體元件的形成方法，其中該第一區為一N型元件區，而該第二區為一P型元件區。
  3. 如請求項1之半導體元件的形成方法，其中沉積該第一層包括於鄰近的該半導體層上形成該第一層的相對兩側表面，該相對兩側表面彼此隔開 一第一距離，以及其中沉積該第二層包括沉積該第二層具有等於或大於該第一距離的厚度。
  4. 如請求項1之半導體元件的形成方法，其中沉積該第一層包括於該介電部件上形成該第一層的一第一側面和於該些半導體層的其中一個的側壁上形成該第一層的一第二側面，該第二側面面向該第一側面，以及其中沉積該第二層包括形成該第二層於該第一側面和該第二側面之間合併。
  5. 如請求項1之半導體元件的形成方法，其中沉積該第二層包括沉積於該介電部件上，該半導體元件的形成方法更包括在沉積該第二層之後，凹蝕該第二層以露出該介電部件的側壁表面。
  6. 如請求項1~5中任一項之半導體元件的形成方法，其中沉積該第二閘極電極材料包括沉積該第二閘極電極材料的一第一部分包繞在該第一區中的該些半導體層，以及沉積該第二閘極電極材料的一第二部分於該些半導體層在該第二區中的頂面上。
  7. 一種半導體元件的形成方法，包括：形成多個第一奈米結構於一第一區中的一基底上，介於一第一對介電部件之間；形成多個第二奈米結構於一第二區中的該基底上，介於一第二對介電部件之間；形成一閘極介電層包繞該些第一奈米結構和該些第二奈米結構；形成一第一閘極電極材料的一第一層包繞該閘極介電層，且於該第一對介電部件和該第二對介電部件上；凹蝕該第一層以露出該第一對介電部件和該第二對介電部件的頂部； 形成該第一閘極電極材料的一第二層於該第一對介電部件和該第二對介電部件的該露出頂部上，且於該第一層上；移除介於該第一對介電部件之間的該第一閘極電極材料以露出一部分的該閘極介電層；以及沉積一第二閘極電極材料於該第一對介電部件之間的該閘極介電層的該露出部分上，且於該第二對介電部件之間的該第一閘極電極材料的一剩餘部分上。
  8. 如請求項7之半導體元件的形成方法，其中該第一層包括一第一部分於該些第一奈米結構和該些第二奈米結構上，以及一第二部分於該第一對介電部件和該第二對介電部件的頂面和側面上，以及其中凹蝕該第一層包括：形成一保護層覆蓋該第一層的該第一部分；凹蝕該保護層和該第一層的該第二部分，而不凹蝕至該第一層的該第二部分的頂面；移除凹蝕後的該保護層。
  9. 如請求項7之半導體元件的形成方法，其中移除該第一閘極電極材料於該第一對介電部件之間包括：形成一遮罩部件覆蓋該第二區，且具有一開口露出該第一區；透過該開口使用一第一蝕刻條件移除該第一閘極電極材料；以及使用一第二蝕刻條件移除該遮罩部件，其中該第一閘極電極材料在該第一蝕刻條件下具有一第一蝕刻速率和在該第二蝕刻條件下具有一第二蝕刻速率，該遮罩部件在該第一蝕刻條件下具有一第三蝕刻速率和在該第二蝕刻條件下具有一第四蝕刻速率，以及 其中該第一蝕刻速率對該第三蝕刻速率的比例大於10：1，而該第三蝕刻速率對該第四蝕刻速率的比例小於1：10。
  10. 如請求項7之半導體元件的形成方法，更包括形成一蓋層包繞該第二閘極電極材料，且形成一塊體(bulk)金屬層於該蓋層上，其中形成該蓋層形成複數個空洞於該蓋層的多個部分中，以及其中形成該塊體金屬層並未填入該些空洞。
  11. 一種半導體元件，包括：一半導體基底，具有一基底表面；一半導體層，於該半導體基底上，並沿著一第一方向與該半導體基底分開，該第一方向垂直於該基底表面；一介電部件，鄰近該半導體層，由該基底表面沿著該第一方向延伸，該介電部件具有面向該半導體層的一第一側面和相對於該第一側面的一第二側面；一閘極介電層，具有一第一部分包繞該半導體層和一第二部分於該介電部件的該第一側面上；一第一閘極電極層，其中該第一閘極電極層包括一第一區段包繞該閘極介電層的該第一部分，以及一第二區段由該第一區段延伸至該閘極介電層的該第二部分的一側壁表面，該第一閘極電極層的該第二區段的頂面高於該第一區段的頂面，且低於該介電部件的頂面；以及一第二閘極電極層，於該第一閘極電極層的該第一區段的頂面上、於該第一閘極電極層的該第二區段的頂面和側面上、以及於該介電部件的該第一側面上。
  12. 如請求項11之半導體元件，其中該半導體層為一第一半導體層，該半導體元件更包括一第二半導體層，於該第一半導體層和該半導體基底 之間，其中該閘極介電層具有一第三部分，包繞該第二半導體層，其中該閘極介電層的該第一部分的一側壁表面與該閘極介電層的該第二部分的該側壁表面橫向地分隔開一第一距離，該閘極介電層的該第一部分的底面與該閘極介電層的該第三部分的頂面縱向地分隔開一第二距離，該第一距離大於該第二距離。
  13. 如請求項12之半導體元件，更包括一對源極/汲極部件，於該半導體層的兩端上，其中介於該對源極/汲極部件之間的距離為一第三距離，以及其中該第三距離大於該第二距離約3nm至5nm。
  14. 如請求項11之半導體元件，其中該半導體層為一第一半導體層，該半導體元件更包括一第三半導體層和一第四半導體層，其中該第一半導體層和該第三半導體層係在該介電部件的相對兩側上，該第三半導體層和該第四半導體層係在該介電部件的同一側上，而該介電部件的該第二側面面向該第三半導體層和該第四半導體層，其中該第二閘極電極層包括一第一線段包繞該第三半導體層、一第二線段包繞該第四半導體層、以及一第三線段於該介電部件的該第二側面上，其中該第二閘極電極層的該第一線段、該第二線段、以及該第三線段封閉成一空洞。
  15. 如請求項11之半導體元件，其中該半導體層係在一P型元件區中，該半導體元件更包括另一半導體層於一N型元件區中，以及一蓋層於該P型元件區和該N型元件區中，且於該第二閘極電極層上， 其中該第二閘極電極層包繞另一半導體層，以及其中該蓋層在該N型元件區中，但不在該P型元件區中，封閉複數個空洞。
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