DE102021109932A1 - Halbleiterstrukturen und verfahren dafür - Google Patents

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Mao-Lin Huang
Lung-Kun Chu
Jia-Ni YU
Kuan-Lun Cheng
Chih-Hao Wang
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Abstract

Eine Struktur weist Stapel von Halbleiterschichten über einem Substrat und zu einem Dielektrikumsmerkmal benachbart auf. Ein Gatedielektrikum wird gebildet, das sich um jede Schicht und das Dielektrikumsmerkmal legt. Eine erste Schicht aus einem ersten Gateelektrodenmaterial wird über der Gatedielektrikum und über dem Dielektrikumsmerkmal abgeschieden. Die erste Schicht auf dem Dielektrikumsmerkmal wird bis zu einer ersten Höhe unter einer oberen Oberfläche des Dielektrikumsmerkmals ausgespart. Eine zweite Schicht aus dem ersten Gateelektrodenmaterial wird über der ersten Schicht abgeschieden. Das erste Gateelektrodenmaterial in einer ersten Region des Substrats wird entfernt, um einen Abschnitt des Gatedielektrikums in der ersten Region freizulegen, während das erste Gateelektrodenmaterial in einer zweiten Region des Substrats erhalten bleibt. Ein zweites Gateelektrodenmaterial wird über dem freigelegten Abschnitt des Gatedielektrikums und über einem verbleibenden Abschnitt des ersten Gateelektrodenmaterials abgeschieden.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/107,887 , die am 30. Oktober 2020 eingereicht wurde und deren gesamte Offenbarung hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • In der Elektronikindustrie steigt die Nachfrage nach immer kleineren und schnelleren elektronischen Vorrichtungen, die gleichzeitig eine größere Anzahl von immer komplexeren und anspruchsvolleren Funktionen unterstützen können. Um diese Anforderungen zu erfüllen, gibt es einen anhaltenden Trend in der integrierten Schaltungsindustrie (IC-Industrie), kostengünstige, leistungsstarke und stromsparende ICs herzustellen. Bisher wurden diese Ziele zu einem großen Teil durch die Verringerung der IC-Abmessungen (beispielsweise IC-Mindestmerkmalsgröße) erreicht, wodurch die Produktionseffizienz verbessert und die damit assoziierten Kosten verringert wurden. Allerdings hat diese Skalierung auch die Komplexität der IC-Fertigungsprozesse erhöht. Um weitere Fortschritte bei IC-Vorrichtungen und deren Leistung zu erzielen, sind daher ähnliche Fortschritte bei den IC-Fertigungsprozessen und der Technologie erforderlich.
  • Nanoblättchen-basierte Vorrichtungen (manchmal auch als Gate-All-Around-Vorrichtungen, Multi-Bridge-Channel-Vorrichtungen usw. bezeichnet) sind ein vielversprechender Kandidat, um CMOS auf die nächste Stufe der Roadmap zu heben, da sie eine bessere Gatesteuerfähigkeit, einen geringeren Leckstrom und volle Kompatibilität mit dem FinFET-Vorrichtungslayout bieten. Die Herstellung einer nanoblättchen-basierten Vorrichtung erfordert mehrere Iterationen von Ätzungen und Abscheidungen. Da die Abstände zwischen Transistoren mit entgegengesetzter Leitfähigkeit immer kleiner werden, wird es immer schwieriger, solche sich wiederholenden Ätzvorgänge umzusetzen, ohne benachbarte Merkmale zu beschädigen. Solche Herausforderungen können zu Beeinträchtigungen der Leistung oder Zuverlässigkeit führen. So sind bestehende Halbleitervorrichtungen (insbesondere Multigatevorrichtungen) und Verfahren zur Herstellung solcher Vorrichtungen zwar allgemein für die vorgesehenen Zwecke geeignet, aber nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Diese Offenbarung lässt sich am besten anhand der beiliegenden Zeichnungen verstehen. Es wird betont, dass nach den Standardverfahren in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet werden und rein illustrativen Zwecken dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm von Verfahren zur Herstellung einer Halbleitervorrichtung nach verschiedenen Aspekten dieser Offenbarung.
    • 2A ist eine schematische Draufsicht auf einen Abschnitt einer Halbleitervorrichtung, nach verschiedenen Aspekten dieser Offenbarung. 2B und 2C sind schematische Querschnittsansichten eines Abschnitts der Halbleitervorrichtung in 2A nach einer Ausführungsform dieser Offenbarung.
    • 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 und 14 sind schematische Querschnittsansichten eines Abschnitts der Halbleitervorrichtung in 2A in verschiedenen Herstellungsstufen (wie die, die mit dem Verfahren in 1 assoziiert sind) nach verschiedenen Aspekten dieser Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale des dargelegten Inhalts bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden. Noch weiter umfasst, wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen bezeichnet wird, dieser Begriff Zahlen, die dem Wissen von Fachleuten auf dem Gebiet der spezifischen hierin offenbarten Technologie entsprechend innerhalb gewisser Variationen (wie etwa +/- 10% oder anderen Variationen) um die genannte Zahl liegt, sofern nichts anderes spezifiziert ist. Der Begriff „ca. 5 nm“ kann beispielsweise den Abmessungsbereich von 4,5 nm bis 5,5 nm, von 4,0 nm bis 5,0 nm und so weiter umfassen.
  • Diese Offenbarung bezieht sich allgemein auf Halbleitervorrichtungen wie integrierte Schaltungen (IC) und insbesondere auf IC-Vorrichtungen mit nanoblättchen-basierten Vorrichtungen (oder nanoblättchen-basierten Transistoren). Eine nanoblättchen-basierte Vorrichtung bezieht sich auf einen Transistor mit vertikal gestapelten, horizontal ausgerichteten Mehrfachkanälen. Der Begriff nanoblättchen-basierte Vorrichtungen umfasst im weitesten Sinn solche Vorrichtungen mit Kanälen beliebiger geeigneter Form, wie etwa Nanodrähte, Nanoblättchens, Nanobalken usw. nanoblättchen-basierte Vorrichtungen werden manchmal auch als Gate-All-Around-Vorrichtungen (GAA-Vorrichtungen) oder Multi-Bridge-Channel-Vorrichtungen (MBC-Vorrichtungen) bezeichnet. nanoblättchen-basierte Vorrichtungen sind vielversprechende Kandidaten, um CMOS auf die nächste Stufe der Roadmap zu heben, da sie eine bessere Gatesteuerfähigkeit, einen geringeren Leckstrom und volle Kompatibilität mit FinFET-Vorrichtungslayouts bieten. nanoblättchen-basierte Vorrichtungen haben jedoch komplexe Vorrichtungsstrukturen, und begrenzte Abstände zwischen den Vorrichtungsmerkmalen von nanoblättchen-basierten Vorrichtungen stellen manchmal eine größere Herausforderung für die Verarbeitung dar. Beispielsweise setzen einige nanoblättchen-basierte Vorrichtungen dielektrische Finnen um, um p-Transistoren von benachbarten n-Transistoren zu trennen. Bei den Multi-Patterning-Gate-Prozessen (MPG-Prozessen) zur Bildung von Gateelektroden aus unterschiedlichen Materialien werden einige Gatematerialien durch Ätzprozesse aus Regionen zwischen vertikal benachbarten Kanalschichten und aus Regionen zwischen Seitenwandflächen der Kanalschicht und Seitenwandflächen der dielektrischen Finnen entfernt. Bei fortschreitender Verkleinerung erschwert der verringerte Abstand in diesen Regionen gelegentlich die Umsetzung der Ätzprozesse ohne Beschädigung der Gategrenzen. So ist es wünschenswert, verbesserte MPG-Prozesse für nanoblättchen-basierte Vorrichtungen zu haben.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 100 zur Herstellung einer Halbleitervorrichtung nach verschiedenen Aspekten dieser Offenbarung. In einigen Ausführungsformen stellt das Verfahren 100 eine Halbleitervorrichtung her, die nanoblättchen-basierte Transistoren umfasst. Die weitere Verarbeitung wird in dieser Offenbarung behandelt. Weitere Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der unten beschriebenen Schritte können für zusätzliche Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder eliminiert werden. Das Verfahren 100 wird nachfolgend in Verbindung mit 2A bis 14 beschrieben. 2A ist eine schematische Draufsicht auf einen Abschnitt einer Halbleitervorrichtung 200 in einer Herstellungsstufe, die mit dem Verfahren 100 nach verschiedenen Aspekten dieser Offenbarung assoziiert ist. 2B bis 14 sind schematische Querschnittsansichten eines Abschnitts der Vorrichtung 200 in verschiedenen Herstellungsstufen, die mit dem Verfahren 100 nach verschiedenen Aspekten dieser Offenbarung assoziiert sind.
  • Die Vorrichtung 200 ist in diesen Ausführungsformen eine Multigatevorrichtung (oder Multigatevorrichtung) und kann in einem Mikroprozessor, einem Speicher und/oder anderen IC-Vorrichtungen umfasst sein. In einigen Ausführungsformen ist die Vorrichtung 200 ein Abschnitt eines IC-Chips, eines System-on-Chip (SoC) oder eines Abschnitts davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleiter-Transistoren (CMOS-Transistoren), Bipolar-Junction-Transistoren (BJTs), seitlich diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon umfasst. In einigen Ausführungsformen ist die Multigatevorrichtung 200 in einem nichtflüchtigen Speicher umfasst, wie etwa einem nichtflüchtigen Direktzugriffsspeicher (NVRAM), einem Flashspeicher, einem elektrisch löschbaren programmierbaren Festwertspeicher (EEPROM), einem elektrisch programmierbaren Festwertspeicher (EPROM), einem anderen geeigneten Speichertyp oder Kombinationen davon. 2A bis 14 wurden aus Gründen der Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte dieser Offenbarung besser zu verstehen. Weitere Merkmale können in der Vorrichtung 200 hinzugefügt werden, und einige der nachfolgend erklärten Merkmale können in anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder eliminiert werden. Die Herstellung der Vorrichtung 200 wird nachfolgend in Verbindung mit Ausführungsformen des Verfahrens 100 beschrieben.
  • Bei Operation 102 stellt das Verfahren 100 (1A) nach einer Ausführungsform eine Ausgangsstruktur (oder ein Werkstück) der Vorrichtung 200, von der ein Abschnitt in 2A bis 2C zu sehen ist, bereit oder wird damit versehen. Insbesondere illustriert 2A, dass die Vorrichtung 200 zwei Vorrichtungsregionen (oder Regionen) 200A und 200B umfasst. Die Region 200A umfasst eine aktive Region 204A und eine Gateregion 206A, die allgemein senkrecht zur aktiven Region 204A steht. Die aktive Region 204A umfasst ein Paar Source/Drain-Regionen (S/D-Regionen) und eine Kanalregion zwischen dem Paar S/D-Regionen. Die Gateregion 206A greift in die Kanalregion ein. Die Region 200A umfasst ferner dielektrische Finnen 231, die in Längsrichtung allgemein parallel zur aktiven Region 204A und auf beiden Seiten der aktiven Region 204A ausgerichtet sind. Die Gateregion 206A erstreckt sich entlang der „y“-Richtung zwischen den beiden dielektrischen Finnen 231. Ähnlich umfasst die Region 200B eine aktive Region 204B und eine Gateregion 206B, der allgemein senkrecht zur aktiven Region 204B steht. Die aktive Region 204B umfasst ein Paar S/D-Regionen und eine Kanalregion zwischen dem Paar S/D-Regionen. Die Gateregion 206B greift in die Kanalregion ein. Die Region 200B umfasst ferner dielektrische Finnen 231, die in Längsrichtung allgemein parallel zur aktiven Region 204B und auf beiden Seiten der aktiven Region 204B ausgerichtet sind. Die Gateregion 206B erstreckt sich entlang der „y“-Richtung zwischen den beiden dielektrischen Finnen 231.
  • 2B illustriert eine Querschnittsansicht der Vorrichtung 200 nach einer Ausführungsform, die eine Querschnittsansicht der Regionen 200A und 200B entlang der Linien A1-A1 bzw. B1-B1 von 2A ist. 2C illustriert eine Querschnittsansicht der Vorrichtung 200 nach einer Ausführungsform, die eine Querschnittsansicht der Regionen 200A und 200B entlang der Linien A2-A2 bzw. B2-B2 von 2A ist. Die in 2B und 2C illustrierten Ausführungsformen sind nanoblättchen-basierte Vorrichtungen, bei denen die Kanalschichten 215 die Form von Nanoblättchens aufweisen. Zum besseren Verständnis der erfindungsgemäßen Konzepte dieser Offenbarung sind die Regionen 200A und 200B der Übersichtlichkeit halber mit der gleichen Konfiguration illustriert. In verschiedenen Ausführungsformen können die Regionen 200A und 200B unterschiedliche Konfigurationen aufweisen. Sie können beispielsweise eine unterschiedliche Anzahl von Kanälen aufweisen und/oder ihre Kanalschichten 215 können unterschiedliche Formen oder Abmessungen aufweisen. Als weiteres Beispiel kann jede der Regionen 200A und 200B ein Nanodraht-FET (d. h., die Kanalschichten 215 weisen die Form von Drähten oder Stäben in Nanogröße auf) oder ein Nanoblättchen-FET sein.
  • Mit Verweis auf 2B-2C umfasst die Vorrichtung 200 ein Substrat (wie etwa einen Wafer) 202. In der dargestellten Ausführungsform umfasst das Substrat 202 Silizium. Alternativ oder zusätzlich umfasst das Substrat 202 einen anderen Elementarhalbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Alternativ ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat).
  • Jede der Regionen 200A und 200B umfasst ferner ein Paar von S/D-Merkmalen 260. Bei n-Transistoren sind die S/D-Merkmale 260 vom Typ n. Bei p-Transistoren sind die S/D-Merkmale 260 vom Typ p. Die S/D-Merkmale 260 können durch epitaktisches Aufbauen von Halbleitermaterialien (z. B. Si, SiGe) gebildet werden, um Gräben in der Vorrichtung 200 zu füllen, beispielsweise unter Verwendung von CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie), Molekularstrahlepitaxie, anderen geeigneten Epitaxiewachstumsprozess oder Kombinationen davon. So können die S/D-Merkmale 260 auch austauschbar als S/D-Epitaxiemerkmale 260 oder Epitaxiemerkmale 260 bezeichnet werden. Die S/D-Merkmale 260 sind mit geeigneten n-Dotiermitteln und/oder p-Dotiermitteln dotiert. Für n-Transistoren können die S/D-Merkmale 260 beispielsweise Silizium umfassen und mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotiermitteln oder Kombinationen davon dotiert sein; und für p-Transistoren können die S/D-Merkmale 260 Silizium-Germanium oder Germanium umfassen und mit Bor, anderen p-Dotiermitteln oder Kombinationen davon dotiert sein.
  • Jede der Regionen 200A und 200B umfasst ferner einen Stapel von Halbleiterschichten 215, die über dem Substrat 202 aufgehängt sind und das Paar S/D-Merkmale 260 verbinden. Der Stapel der Halbleiterschichten 215 dient als Transistorkanal für die jeweiligen Transistoren. Entsprechend werden die Halbleiterschichten 215 auch als Kanalschichten 215 bezeichnet. Die Kanalschichten 215 sind in einem Gategraben 275 freigelegt, was sich aus dem Entfernen eines Dummy-Gates von der jeweiligen Gateregion 206A und 206B ergibt (2A). Die Kanalschichten 215 können einkristallines Silizium umfassen. Alternativ können die Kanalschichten 215 auch Germanium, Siliziumgermanium oder ein anderes geeignetes Halbleitermaterial umfassen. Zunächst werden die Kanalschichten 215 als Abschnitt eines Halbleiterschichtstapels gebildet, der die Kanalschichten 215 und weitere Halbleiterschichten aus einem anderen Material umfasst. Der Halbleiterschichtstapel wird mit einem oder mehreren Fotolithografieprozessen, die Doppel- oder Mehrfachstrukturierungsverfahren umfassen, in die Form einer über das Substrat 202 hinausragenden Finne strukturiert. Nachdem die Gategräben 275 gebildet sind, wird der Halbleiterschichtstapel selektiv geätzt, um die anderen Halbleiterschichten zu entfernen, sodass die Kanalschichten 215 über dem Substrat 202 und zwischen den jeweiligen S/D-Merkmalen 260 hängen bleiben. Die Kanalschichten 215 sind voneinander und vom Substrat 202 durch Spalten 277A getrennt.
  • In einigen Ausführungsformen hat jede Kanalschicht 215 Abmessungen im Nanometerbereich und kann daher als Nanostrukturen bezeichnet werden. Beispielsweise kann jede Kanalschicht 215 eine Länge (entlang der „x“-Richtung, die senkrecht zu einer durch die „y“-Richtung und die „z“-Richtung definierten Ebene ist) von etwa 10 nm bis etwa 300 nm und eine Breite (entlang der „y“-Richtung) von etwa 10 nm bis etwa 80 nm und eine Höhe (entlang der „z“-Richtung) von etwa 4 nm bis etwa 8 nm in einigen Ausführungsformen aufweisen. Der vertikale Abstand ho der Lücken 277A (entlang der „z“-Richtung) zwischen den Kanalschichten 215 kann in einigen Ausführungsformen etwa 6 nm bis etwa 15 nm betragen. Abhängig von den relativen Abmessungen kann die Kanalschicht 215 als „Nanodraht“ oder „Nanoblättchen“ bezeichnet werden, was sich allgemein auf eine Kanalschicht bezieht, die so aufgehängt ist, dass sich ein Metallgate mit hohem k-Wert physisch um die Kanalschicht legen kann. In einigen Ausführungsformen können die Kanalschichten 215 zylinderförmig (z. B. Nanodraht), rechteckig (z. B. Nanostab), blattförmig (z. B. Nanoblättchen) sein oder andere geeignete Formen aufweisen.
  • Die Vorrichtung 200 umfasst ferner Isolierungsmerkmale 230, um verschiedene Regionen zu isolieren, wie etwa die verschiedenen aktiven Regionen 204A und 204B. Die Isolierungsmerkmalen 230 umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Isolationsmaterialien (beispielsweise umfassend Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile) oder Kombinationen davon. Die Isolierungsmerkmale 230 können verschiedene Strukturen umfassen, wie etwa Shallow-Trench-Isolation-Strukturen (STI-Strukturen), Deep-Trench-Isolation-Strukturen (DTI-Strukturen) und/oder Local-Oxidation-of-Silicon-Strukturen (LOCOS-Strukturen). Die Isolierungsmerkmale 230 können mehrere Schichten von Isoliermaterialien umfassen.
  • Die Vorrichtung 200 umfasst ferner Gateabstandhalter 247, die zu den S/D-Merkmalen 260 benachbart sind. Die Gateabstandhalter 247 können Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon umfassen (z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumkarbid, Siliziumkohlenstoffnitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxykohlenstoffnitrid (SiOCN)). In einigen Ausführungsformen umfassen die Gateabstandhalter 247 eine Mehrschichtenstruktur, wie etwa eine erste Dielektrikumschicht, die Siliziumnitrid umfasst, und eine zweite Dielektrikumschicht, die Siliziumoxid umfasst. Die Vorrichtung 200 umfasst ferner innere Abstandhalter 255, die vertikal zwischen benachbarten Kanalschichten 215 und zu den S/D-Merkmalen 260 benachbart angeordnet sind. Die inneren Abstandhalter 255 können ein Dielektrikum umfassen, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon umfasst (beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder Siliziumoxycarbonitrid). In einigen Ausführungsformen umfassen die inneren Abstandhalter 255 ein Dielektrikum mit niedrigem k-Wert. Die Gateabstandhalter 247 und die inneren Abstandhalter 255 sind durch Abscheidung (z. B. CVD, PVD, ALD usw.) und Ätzprozesse (z. B. Trockenätzen) gebildet. Die Gategräben 275 sind zwischen gegenüberliegenden Gateabstandhaltern 247 und gegenüberliegenden inneren Abstandshaltern 255 entlang der „x“-Richtung vorgesehen. Außerdem hat der Abstand zwischen gegenüberliegenden Gateabstandhaltern 247 eines Gategrabens 275 einen Abstand d3, der die Gatelänge definiert. In einigen Ausführungsformen ist der Abstand d3 größer als etwa 10 nm, beispielsweise etwa 19 nm bis etwa 50 nm. Wenn der Abstand d3 zu klein ist, wie etwa weniger als ca. 10 nm, lassen sich nachfolgend gebildete Schichten (z. B. die unten beschriebenen Opferschichten) nur schwer entfernen, und Rückstände davon können die erwarteten Leistungen stören. Anders ausgedrückt: Ein größerer Abstand d3 vergrößert das Verarbeitungsfenster und ermöglicht einen leichteren Materialzugang zu den inneren und tieferen Bereichen zwischen und um die Kanalschichten 215.
  • Die Vorrichtung 200 umfasst ferner eine Kontaktätzstoppschicht (CESL) 268, die über den Isolierungsmerkmalen 230, den S/D-Merkmalen 260 und den Gateabstandhaltern 247 angeordnet ist. Das CESL 268 umfasst Silizium und Stickstoff, wie etwa Siliziumnitrid oder Siliziumoxynitrid. Die CESL 268 kann durch einen Abscheidungsprozess, wie etwa CVD, oder andere geeignete Verfahren gebildet sein. Die Vorrichtung 200 umfasst ferner eine Zwischenschichtdielektrikumschicht (ILD-Schicht) 270 über der CESL 268. Die ILD-Schicht 270 umfasst ein Dielektrikum, beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BPSG, Dielektrikum mit niedrigem k-Wert, anderes geeignetes Dielektrikum oder Kombinationen davon. Die ILD-Schicht 270 kann durch einen Abscheidungsprozess, wie CVD, fließfähiges CVD (FCVD) oder andere geeignete Verfahren, gebildet werden.
  • Die dielektrischen Finnen 231 (manchmal austauschbar als Hybridfinnen 231 bezeichnet) sind über den Isolierungsmerkmalen 230 angeordnet. In der Ausführungsform, die in 2C dargestellt ist, umfassen die dielektrischen Finnen 231 eine Dielektrikumsauskleidung 232, eine Dielektrikumsfüllschicht 233 über der Dielektrikumsauskleidung 232 und einen Dielektrikumshelm 234 über den Dielektrikumsauskleidungen 232 und 233. In einer Ausführungsform umfasst die Dielektrikumsauskleidung 232 ein Dielektrikum mit niedrigem k-Wert, wie etwa ein Dielektrikum, das Si, O, N und C umfasst. Beispielhafte Dielektrika mit niedrigem k-Wert umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, Polyimid oder Kombinationen davon. Als Dielektrika mit niedrigem k-Wert werden allgemein Dielektrika bezeichnet, die eine niedrige Dielektrizitätskonstante aufweisen, beispielsweise kleiner als die von Siliziumoxid (k ≈ 3,9). Die Dielektrikumsauskleidung 232 kann durch CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. In einer Ausführungsform umfasst die Dielektrikumsfüllschicht 233 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BPSG, Dielektrikum mit niedrigem k-Wert, anderes geeignetes Dielektrikum oder Kombinationen davon. Die Dielektrikumsfüllschicht 233 kann mit einem fließfähigen CVD-Prozess (FCVD) abgeschieden werden, der beispielsweise ein fließfähiges Material (wie etwa eine flüssige Verbindung) umfasst, das über der Vorrichtung 200 abgeschieden wird und das fließfähige Material durch eine geeignete Technik, wie etwa thermisches Tempern und/oder Behandlung mit ultravioletter Strahlung, in ein festes Material umgewandelt wird. Die Dielektrikumsfüllschicht 233 kann mit anderen Verfahren abgeschieden werden. In einer Ausführungsform umfasst der dielektrische Helm 234 ein Dielektrikum mit hohem k-Wert, wie HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes Dielektrikum mit hohem k-Wert oder Kombinationen davon. Als Dielektrikum mit hohem k-Wert werden allgemein Dielektrika bezeichnet, die eine hohe Dielektrizitätskonstante aufweisen, beispielsweise größer als die von Siliziumoxid (k ≈ 3,9). Der Dielektrikumshelm 234 wird durch einen der hier beschriebenen Prozesse gebildet, wie etwa ALD, CVD, PVD, einen oxidationsbasierten Abscheidungsprozess, einen anderen geeigneten Prozess oder Kombinationen davon.
  • Die dielektrischen Finnen 231 weisen jeweils eine Breitenabmessung to auf. In einigen Ausführungsformen beträgt die Breitenabmessung to etwa 5 nm bis etwa 30 nm. Die dielektrischen Finnen 231 unterteilen Abschnitte der Gatestruktur mit unterschiedlichen Gatematerialien und isolieren benachbarte Vorrichtungsregionen. Wenn die Abmessung to zu klein ist, wie etwa weniger als ca. 5 nm, können die dielektrischen Finnen 231 zu schwach sein, um Weiterverarbeitungsvorgängen standzuhalten und die Integrität der von ihnen geschützten Vorrichtungen zu gefährden. Umgekehrt überwiegen die Kosten, die mit dem wertvollen Chip-Footprint assoziiert sind, den sie belegen, jeden zusätzlichen Nutzen, den es geben kann, wenn die Abmessung to zu groß ist, wie etwa größer als 30 nm. In einigen Ausführungsformen erstreckt sich die dielektrischen Finne 231 (beispielsweise der Dielektrikumshelm 234) über eine obere Oberfläche der Kanalschichten 215, beispielsweise um einen Abstand H1. In einigen Ausführungsformen beträgt der Abstand H1 etwa 5 nm bis etwa 50 nm. Wenn der Abstand H1 zu klein ist, wie etwa weniger als 5 nm, ist möglicherweise keine ausreichende Fehlerspanne vorhanden, die eine ordnungsgemäße Isolierung zwischen benachbarten Gateabschnitten gewährleistet. Umgekehrt, wenn der Abstand H1 zu groß ist, bringt die zusätzliche Höhe keinen ausreichenden Nutzen gegenüber ihren Material- und Verarbeitungskosten. Die Gategräben 275 sind zwischen gegenüberliegenden dielektrischen Finnen 231 entlang der „y“-Richtung vorgesehen. In einigen Ausführungsformen sind benachbarte dielektrische Finnen 231 durch einen Abstand do getrennt. Entsprechend hat der Gategraben 275 eine seitliche Breite, die dem Abstand do entspricht. In einigen Ausführungsformen beträgt der Abstand do etwa 20 nm bis etwa 100 nm. Die Gategräben 275 umfassen Lücken 277B zwischen den Seitenwandflächen der Kanalschichten 215 und den Seitenwandflächen der dielektrischen Finnen 231. Der Spalt 277B weist eine seitliche Breite wo auf. In einigen Ausführungsformen beträgt die seitliche Breite wo etwa 8 nm bis etwa 17 nm. Außerdem umfassen die Gategräben 275 ferner Lücken 277A zwischen vertikal benachbarten Kanalschichten 215. Die Spalten 277A weisen eine Höhenabmessung ho auf. In einigen Ausführungsformen beträgt die Höhenabmessung ho etwa 6 nm bis etwa 15 nm. Wenn der Abstand wo zu klein ist, wie etwa weniger als ca. 8 nm, oder wenn die Abmessung ho zu klein ist, wie etwa weniger als ca. 6 nm, kann nicht genügend Raum zum Bilden nachfolgender Schichten vorhanden sein, um eine geeignete Metallgatestruktur mit hohem k-Wert zu bilden. Umgekehrt bringen ihre zusätzlichen Volumina möglicherweise keinen Nutzen, der groß genug ist, um ihre Chipgrundfläche und/oder die damit assoziierten Material- und Verarbeitungskosten zu rechtfertigen, wenn die Abmessung wo zu groß ist, wie z. B. größer als etwa 17 nm, oder wenn die Abmessung ho zu groß ist, wie z. B. größer als etwa 15 nm. In einigen Ausführungsformen beträgt eine Differenz Δ1 zwischen der seitlichen Breite w0 und dem Abstand h0 mindestens etwa 1 nm bis etwa 3 nm. Wenn die Differenz Δ1 zu klein ist, wie etwa weniger als ca. 1 nm bis ca. 3 nm, können die nachfolgend gebildeten Schichten in den Lücken 277B verschmelzen, bevor sie in den Lücken 277A verschmelzen. Dadurch werden manchmal Materialdiffusionswege in und aus den Spalten 277A abgeschnitten. So können nachfolgend gebildete Elektrodenschichten die Lücken 277A nicht vollständig ausfüllen und die Kanalschichten 215 nicht vollständig umgeben. Daher kann die Gatesteuerung der Kanalschichten 215 beeinträchtigt werden. In einigen Ausführungsformen beträgt eine Differenz Δ2 zwischen der Gatelänge d3 und dem Abstand ho mindestens etwa 3 nm bis etwa 5 nm. Wenn die Differenz Δ2 zu klein ist, wie etwa weniger als ca. 3 nm bis ca. 5 nm, können nachfolgend gebildete Schichten in ähnlicher Weise über die durch die inneren Abstandhalter definierte Abmessung verschmelzen und die vollständige Füllung der Lücken 277A verhindern.
  • Bei der Operation 104 bildet das Verfahren 100 (1A) eine grenzflächige Gatedielektrikumschicht (auch einfach als Grenzflächenschicht bezeichnet) 280 auf den Oberflächen der Kanalschichten 215, die in den Gategräben 275 freigelegt sind, wie in 3 gezeigt ist. 3 bis 14 illustrieren Querschnittsansichten der Region 200A und 200B in verschiedenen Verarbeitungsstufen und entlang der Linie A2-A2 bzw. der Linie B2-B2 von 2A. Mit Verweis auf 3 umgibt die Grenzflächenschicht 280 in der dargestellten Ausführungsform jede der Kanalschichten 215 und füllt teilweise die Lücken 277A. In dieser Ausführungsform ist die Grenzflächenschicht 280 auf den in dem Gategraben 275 freigelegten Halbleiterflächen, wie den Oberflächen der Kanalschichten 215 und des Substrats 202, aber nicht auf den im Gategraben 275 freigelegten dielektrischen Oberflächen (wie den Oberflächen der Isolierungsmerkmale 230, der Gateabstandhalter 247 und der dielektrischen Finnen 231) angeordnet. Die Grenzflächenschicht 280 kann beispielsweise durch einen Oxidationsprozess (wie thermische Oxidation oder chemische Oxidation) gebildet sein, bei dem die Halbleiteroberflächen mit Sauerstoff reagieren und ein Halbleiteroxid als Grenzflächenschicht 280 bilden. Bei einem solchen Oxidationsprozess reagieren die dielektrischen Oberflächen nicht mit dem Sauerstoff, sodass sich die Grenzflächenschicht 280 darauf nicht bildet. In einer alternativen Ausführungsform wird die Grenzflächenschicht 280 nicht nur auf den Kanalschichten 215 und dem Substrat 202 angeordnet, sondern auch auf den Isolierungsmerkmalen 230, den Gateabstandhaltern 247 und den dielektrischen Finnen 231, beispielsweise durch Verwendung von Atomlagenabscheidung (ALD) oder anderen geeigneten Abscheidungsverfahren. Die Grenzflächenschicht 280 umfasst ein Dielektrikum, wie SiO2, HfSiO, SiON, ein anderes siliziumhaltiges Dielektrikum, ein anderes geeignetes Dielektrikum oder Kombinationen davon. In einigen Ausführungsformen hat die Grenzflächenschicht 280 eine Dicke von etwa 5 Å bis etwa 15 Å auf. Wenn die Grenzflächenschicht 280 zu dünn ist (wie etwa weniger als 5 Å), kann die Zuverlässigkeit in einigen Fällen schlecht sein. Wenn die Grenzflächenschicht 280 zu dick ist (wie etwa mehr als 15 Å), könnte der verbleibende Abschnitt der Lücken 277A in einigen Fällen zu klein sein, um eine Dielektrikumschicht mit hohem k-Wert und eine Metallelektrodenschicht zum Füllen darin aufweisen.
  • Noch immer in Operation 104 bildet das Verfahren 100 (1A) ferner eine Gatedielektrikumschicht mit hohem k-Wert (oder einfach eine Dielektrikumschicht mit hohem k-Wert) 282 über der Grenzflächenschicht 280 und über anderen Strukturen, die in dem Gategraben 275 freigelegt sind, wie in 3 gezeigt. Noch immer mit Verweis auf 3 ist die Dielektrikumschicht mit hohem k-Wert 282 über der Grenzflächenschicht 280 angeordnet und legt sich um jede der Kanalschichten 215. Die Dielektrikumschicht mit hohem k-Wert 282 und die Grenzflächenschicht 280 können zusammen als die Gatedielektrikumschichten der Vorrichtung 200 bezeichnet werden. Die Gatedielektrikumschichten füllen teilweise die Lücken 277A. In dieser Ausführungsform ist die Dielektrikumschicht mit hohem k-Wert 282 auch auf den Isolierungsmerkmalen 230, den Gateabstandhaltern 247 und den dielektrischen Finnen 231 angeordnet. Beispielsweise ist in einer Ausführungsform die Dielektrikumschicht mit hohem k-Wert 282 direkt auf den Isolierungsmerkmalen 230, den Gateabstandhaltern 247 und den dielektrischen Finnen 231 angeordnet. In einer Ausführungsform umfasst die Dielektrikumschicht 282 mit hohem k-Wert ein Dielektrikum mit hohem k-Wert, wie HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, ZnO, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes Dielektrikum mit hohem k-Wert oder Kombinationen davon. Die Dielektrikumschicht mit hohem k-Wert 282 wird durch einen der hier beschriebenen Prozesse gebildet, wie etwa ALD, CVD, PVD, einen oxidationsbasierten Abscheidungsprozess, einen anderen geeigneten Prozess oder Kombinationen davon. In einigen Ausführungsformen weist die Dielektrikumschicht mit hohem k-Wert 282 eine Dicke von etwa 1 nm bis etwa 2 nm auf. Wenn die Dielektrikumschicht mit hohem k-Wert 282 eine zu geringe Dicke aufweist, wie etwa weniger als ca. 1 nm, ist die Integrität der Schicht möglicherweise nicht in allen Fällen gewährleistet; wenn die Dielektrikumschicht mit hohem k-Wert 282 eine zu große Dicke aufweist, wie etwa mehr als ca. 2 nm, kann der Abstand zwischen den Kanalschichten 215 unnötig verringert werden, sodass die nachfolgende Bildung der Elektrodenschichten Probleme haben kann.
  • Nach der Bildung der Grenzflächenschicht 280 und der Dielektrikumschicht mit hohem k-Wert 282 sind die Lücken 277A und 277B teilweise gefüllt. Es verbleibt ein Abstand zwischen vertikal benachbarten Kanalschichten 215, wie etwa zwischen vertikal benachbarten Oberflächen der Dielektrikumschicht mit hohem k-Wert 282. Der Abstand weist ein Maß h1 entlang der z-Richtung auf. Die Abmessung h1 ist durch die Abmessung ho und die Dicke der Gatedielektrikumschicht mit hohem k-Wert 282 begrenzt. In einigen Ausführungsformen beträgt die Abmessung h1 etwa 1 nm bis etwa 10 nm. Außerdem verbleibt ein Abstand (mit einer Abmessung w1 entlang der y-Richtung) zwischen den Seitenwandflächen der Dielektrikumschicht mit hohem k-Wert 282 und den Seitenwandflächen der dielektrischen Finnen 231. Die Abmessung w1 ist durch die Abmessung wo und die Dicke der Gatedielektrikumschicht mit hohem k-Wert 282 begrenzt. In einigen Ausführungsformen beträgt die Abmessung w1 etwa 4 nm bis etwa 13 nm.
  • Bei Operation 106 bildet das Verfahren 100 (1A) eine Elektrodenschicht 284 über der Dielektrikumschicht mit hohem k-Wert 282. Mit Verweis auf 4 wird sowohl in den Regionen 200A als auch 200B die Elektrodenschicht 284 über der Dielektrikumschicht mit hohem k-Wert 282 abgeschieden und umgibt jede der Kanalschichten 215. Die Elektrodenschicht 284 ist auch über den dielektrischen Finnen 231 und den Isolierungsmerkmalen 230 angeordnet. In einigen Ausführungsformen umfasst die Elektrodenschicht 284 ein n-Austrittsarbeitsmetall für n-Transistoren, wie etwa Ti, Al, Ag, Mn, Zr, TiC, TiAl, TiAlC, TiAlSiC, TiAlN, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, anderes n-Austrittsarbeitsmaterial oder Kombinationen davon. In einigen Ausführungsformen umfasst die Elektrodenschicht 284 ein p-Austrittsarbeitsmetall für p-Transistoren, wie TiN, TaN, TaSN, TiSiN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, ein anderes p-Austrittsarbeitsmaterial oder Kombinationen davon. Die Elektrodenschicht 284 weist eine Dickenabmessung t1 auf. In einigen Ausführungsformen beträgt die Dickenabmessung t1 etwa 1 nm bis etwa 4 nm. Wenn die Abmessung t1 zu klein ist, z. B. kleiner als etwa 1 nm, kann die Gleichmäßigkeit der Elektrodenschicht 284 in einigen Fällen leiden; umgekehrt kann es bei einer zu großen Abmessung t1, z. B. größer als etwa 4 nm, schwierig sein, die Elektrodenschicht 284 von allen Bereichen der Gategräben zu entfernen, ohne Rückstände zu hinterlassen (wie später beschrieben). Die Elektrodenschicht 284 kann durch ALD, CVD, PVD oder anderen geeigneten Prozesse abgeschieden werden. In einigen Ausführungsformen umfasst die Elektrodenschicht 284 ferner eine Bulkmetallschicht.
  • Nach der Bildung der Elektrodenschicht 284 sind die Lücken 277A und 277B (vgl. 3) ferner teilweise gefüllt. In einigen Ausführungsformen verbleibt zwischen vertikal benachbarten Kanalschichten 215, wie etwa zwischen vertikal benachbarten Oberflächen der Elektrodenschicht 284, ein Abstand der Abmessung h2 entlang der z-Richtung. Die Abmessung h2 wird durch die Abmessung h1 und die Dicke der Elektrodenschicht 284 begrenzt. In einigen Ausführungsformen ist die Abmessung h2 kleiner als etwa 8 nm. Außerdem verbleibt ein Abstandsmaß w2 in y-Richtung zwischen den Seitenwandflächen der Elektrodenschicht 284 und den Seitenwandflächen der dielektrischen Finnen 231. Die Abmessung w2 wird durch die Abmessung w1 und die Dicke der Elektrodenschicht 284 begrenzt. In einigen Ausführungsformen beträgt die Abmessung w2 etwa 1 nm bis etwa 12 nm.
  • In einigen Ansätzen wird in dieser Verarbeitungsstufe ein Maskenelement gebildet, um eine der Regionen 200A und 200B abzudecken, beispielsweise um die Region 200B abzudecken. Nachfolgend wird die Elektrodenschicht 284 von den freigelegten Regionen, beispielsweise der Region 200A, entfernt, um eine weitere Elektrodenschicht darauf zu bilden, die ein anderes Elektrodenmaterial aufweist. Solche Ansätze können auf Probleme erleiden, wenn die Abmessungen w2 sehr klein sind. Bei einem typischen Ätzvorgang ist zwischen den Merkmalen ausreichend Raum, damit die Ätzchemikalien hindurch diffundieren können. So können die Ätzchemikalien relativ schnell in die Räume zwischen den Merkmalen diffundieren, und zwar auf einer Zeitskala, die die Reaktionszeitskala zwischen der Ätzchemikalie und dem Zielmaterial weit übersteigt. Bei solchen typischen Ätzvorgängen beginnt die Ätzreaktion um alle freigelegten Oberflächen der Zielmerkmale herum ungefähr zur gleichen Zeit und wird auch ungefähr zur gleichen Zeit abgeschlossen. Beispielsweise wird das Ätzen der Elektrodenschicht 284 in den oberen Abschnitten der Gategräben 275 (wie etwa über der oberen Oberfläche der obersten Kanalschicht 215) und das Ätzen der Elektrodenschicht 284 im unteren Abschnitt der Gategräben 275 (wie etwa im unteren Abschnitt der Lücken 277B oder in den Lücken 277A) im Wesentlichen zur gleichen Zeit eingeleitet und abgeschlossen. Anders ausgedrückt: Der chemische Reaktionsschritt ist der einzige ratenlimitierende Schritt für den gesamten Ätzvorgang. Mit fortschreitender Verkleinerung der Merkmalsabstände können jedoch die Abmessungen für die Diffusionswege (z. B. die Abmessung w2) zu klein werden, sodass dieses Szenario nicht mehr zutrifft. Beispielsweise können die Ätzchemikalien durch die engen Durchgänge (wie die Spalte 277B), durch die sie diffundieren, einen deutlich erhöhten Widerstand erfahren. Dadurch wird die Diffusionsgeschwindigkeit der Ätzchemikalien erheblich verringert, manchmal auf inakzeptabel langsame Raten. Außerdem führt das langsame Eindringen der Ätzchemikalien in innere und tiefere Bereiche zwischen den Merkmalen zu einer weiteren Verzögerung der Einleitung der Ätzreaktion auf die dort befindlichen Zielmaterialien. Beispielsweise beginnt das Ätzen von Abschnitten der Elektrodenschicht 284 in den unteren Abschnitten der Lücken 277B und in den Lücken 277A erst, nachdem Ätzchemikalien einen Abschnitt der Elektrodenschicht 284 in den oberen Abschnitten der Gategräben 275 entfernt haben, wodurch die Diffusionswege verbreitert werden und Zugang zu diesen inneren und tieferen Bereichen geschaffen wird. Anders ausgedrückt, die Ätzreaktionen auf die Zielmaterialien werden je nach Standort und Umgebung eher sequenziell als simultan. Dies kann dazu führen, dass Restmaterialien am Ende des Ätzvorgangs nicht rechtzeitig entfernt werden, was sich negativ auf Schwellenspannungen und andere kritische Vorrichtungsparameter auswirkt. Ein Ansatz, um eine solche Herausforderung zu behandeln, ist der Einsatz von Chemikalien, die die Diffusionswege schneller freimachen. Leider beschädigen solche Chemikalien manchmal auch Hartmaskenschichten, die als Begrenzung dienen, die Transistoren unterschiedlicher Polarität voneinander trennt, was zu Leistungseinbußen und/oder Ausfällen führt. Wie nachfolgend ausführlich beschrieben, geht diese Offenbarung diese Herausforderung mit einem anderen Ansatz an.
  • Mit Verweis auf 5 sieht diese Offenbarung vor, dass eine Dielektrikumschicht 288A in die Gategräben 275, die die Lücken 277A und die Lücken 277B umfassen, abgeschieden wird (siehe 4). So sind alle Räume zwischen vertikal benachbarten Kanalschichten 215 und zwischen den Seitenwandflächen der Kanalschichten 215 und den Seitenwandflächen der dielektrischen Finnen 231 mit der Dielektrikumschicht 288A gefüllt. In einigen Ausführungsformen umfasst die Dielektrikumschicht 288A ein unteres Antireflexionsbeschichtungsmaterial (BARC-Material). Die Dielektrikumschicht 288A dient dazu, die Kanalschichten 215 sowie verschiedene darauf gebildete Schichten vor einer nachfolgenden Ätzreaktion zu schützen. In einer Ausführungsform wird die Dielektrikumschicht 288A durch Spin-On-Beschichtung eines BARC-Materials über der Vorrichtung 200 und Füllen der Gategräben 275 gebildet. In einigen Ausführungsformen wird das BARC-Material gebrannt (beispielsweise bei einer Temperatur im Bereich von etwa 100 °C bis etwa 200 °C), um eine Vernetzung innerhalb des BARC-Materials zu bewirken. In einigen Ausführungsformen weist die Dielektrikumschicht 288A eine obere Oberfläche auf, die sich über eine obere Oberfläche der dielektrischen Finnen 231 (und darauf gebildete Schichten umfassend) erstreckt.
  • Mit Verweis auf 6 wird bei Schritt 108 des Verfahrens 100 (1) ein oberer Abschnitt der Dielektrikumschicht 288A teilweise auf einer Höhenebene 302 unterhalb einer oberen Oberfläche des Dielektrikumshelms 234 und oberhalb einer oberen Oberfläche der Elektrodenschicht 284 geätzt (oder zurückgezogen), die sich um die oberste Kanalschicht 215 legt. In einigen Ausführungsformen wird durch den teilweisen Ätzvorgang gleichzeitig die Elektrodenschicht 284 oberhalb der Höhenebene 302 entfernt. Anders ausgedrückt, weist geätzte Elektrodenschicht 284 eine obere Oberfläche auf, die mit der Höhenebene 302 bündig ist. Dadurch ist die Gatedielektrikumschicht mit hohem k-Wert 282 um die oberen Abschnitte der dielektrischen Finnen 231 über dem Höhenniveau 302 und über der oberen Oberfläche der geätzten Dielektrikumschicht 288A freigelegt. Der Abstand zwischen der oberen Oberfläche der obersten Kanalschicht 215 und der Höhenebene 302 (die auch die obere Oberfläche der geätzten Dielektrikumschicht 288A und die obere Oberfläche der geätzten Elektrodenschicht 284 ist) ist der Abstand H2. Der Abstand H2 ist kleiner als der Abstand H1. In einigen Ausführungsformen beträgt der Abstand H2 etwa 4 nm bis etwa 50 nm. Das Entfernen der Elektrodenschicht 284 aus dem oberen Abschnitt der dielektrischen Finne 231 ist vorteilhaft, um bei nachfolgenden Ätzvorgängen das maximale Verarbeitungsfenster zu erhalten.
  • Mit Verweis auf 7 wird nach Abschluss des teilweisen Ätzvorgangs die geätzte Dielektrikumschicht 288A vollständig entfernt, wodurch die Gategräben 275, einschließlich der Lücken 277A und der Lücken 277B, neu gebildet werden. So weist die Dielektrikumschicht mit hohem k-Wert 282 einen freigelegten oberen Abschnitt an den oberen und Seitenwandflächen der dielektrischen Finnen 231 und einen abgedeckten Abschnitt an den Seitenwänden der dielektrischen Finnen 231 und um die Kanalschichten 215 herum auf. Dabei weist die Elektrodenschicht 284 einen ersten Abschnitt auf den Seitenwandflächen der Gatedielektrikumschicht mit hohem k-Wert 282 auf den Seitenwänden der dielektrischen Finnen 231 und einen zweiten Abschnitt, der die Gatedielektrikumschicht mit hohem k-Wert 282 um die Kanalschichten 215 herum umgibt, auf. Die Gategräben 275 weisen einen oberen Abschnitt, der die ursprüngliche Seitenabmessung d1 aufweist, und einen unteren Abschnitt mit einer Abmessung, die kleiner als d1 ist, beispielsweise mit einer Abmessung, die gleich (d1-2t1) ist, auf.
  • Mit Verweis auf 8 wird bei Schritt 110 des Verfahrens 100 (1) eine weitere Elektrodenschicht 285 über den Regionen 200A und 200B so abgeschieden, sodass sie die Gategräben 275 zumindest teilweise ausfüllt. Wie oben beschrieben, ist die Dielektrikumschicht mit hohem k-Wert 282, die einen oberen Abschnitt der dielektrischen Finnen 231 (oberhalb der Höhenebene 302) umgibt, in den Gategräben 275 freigelegt. Die Elektrodenschicht 285 wird über und um die freigelegten Abschnitte der Dielektrikumschicht mit hohem k-Wert 282 gebildet. Anders ausgedrückt: Die Elektrodenschicht 285 weist eine direkte Grenzfläche mit der Dielektrikumschicht mit hohem k-Wert 282 auf den oberen Oberflächen der dielektrischen Finnen 231 und auf einem oberen Abschnitt der Seitenwandflächen der dielektrischen Finnen 231 auf. Außerdem füllt die Elektrodenschicht 285 die Lücken 277A und 277B vollständig aus. Beispielsweise gibt es erneut mit Verweis auf 7 die Lücken 277A mit einer Höhenabmessung h2 entlang der z-Richtung zwischen vertikal benachbarten Oberflächen der Elektrodenschicht 284. Nach der Abscheidung der Elektrodenschicht 285 sind die Lücken 277A vollständig gefüllt. Anders ausgedrückt: Die Dicke der in den Spalten 277A gebildeten Elektrodenschicht 285 entspricht der Höhenabmessung h2 der Spalten 277A. So verbleiben nach dem Abscheidungsvorgang keine Hohlräume zwischen den vertikal benachbarten Kanalschichten 215. Ähnlich existieren die Lücken 277B mit einer Seitenabmessung w2 entlang der y-Richtung zwischen den Seitenwandflächen der Kanalschichten und den dielektrischen Finnen 231 vor dem Abscheidungsvorgang. Nach der Abscheidung der Elektrodenschicht 285 füllt die Elektrodenschicht 285 die Lücken 277B vollständig aus und die Lücken 277B verschwinden vollständig. Anders ausgedrückt: Die Seitenabmessung der in den Spalten 277B gebildeten Elektrodenschicht 285 entspricht der Seitenabmessung w2 der Spalten 277B. So verbleiben nach dem Abscheidungsvorgang keine Hohlräume zwischen den Kanalschichten 215 und den dielektrischen Finnen 231.
  • Außerdem bedeckt die Abscheidung der Elektrodenschicht 285 auch andere freigelegte Oberflächen der Regionen 200A und 200B. So ist die Elektrodenschicht 285 auch auf der Elektrodenschicht 284 gebildet, die die Seitenwandflächen der dielektrischen Finnen 231 bedeckt, sowie über den freigelegten oberen und Seitenwandflächen der Dielektrikumschicht mit hohem k-Wert 282. Da die Seitenwandflächen der dielektrischen Finnen 231 zu Beginn der Abscheidung teilweise von der Elektrodenschicht 284 bedeckt sind, hat die abgeschiedene Elektrodenschicht 285 ein gestuftes Profil entlang der Seitenwandflächen der dielektrischen Finnen 231.
  • Die Elektrodenschicht 285 kann alle geeigneten Elektrodenmaterialien umfassen. In den dargestellten Ausführungsformen umfasst die Elektrodenschicht 285 das gleiche Material wie die Elektrodenschicht 284. Obwohl die Beschreibungen und Figuren die Elektrodenschichten 284 und 285 als zwei unterschiedliche Schichten illustrieren, kann es in einigen Ausführungsformen vorkommen, dass nach Abschluss der Herstellung keine klare Materialgrenzfläche vorhanden ist. Diese Schichten werden nachfolgend zusammenfassend als Elektrodenschicht 2845 bezeichnet. Wie in 8 illustriert ist, umfasst die Elektrodenschicht 2845 mehrere gestufte Abschnitte, die jeweils eine unterschiedliche Seitenabmessung in y-Richtung aufweisen. Beispielsweise weist ein oberer Abschnitt 2845a der Elektrodenschicht 2845 eine Seitenabmessung t2 auf; ein mittlerer Abschnitt 2845b der Elektrodenschicht 2845 weist eine Seitenabmessung t3 auf. Sowohl der obere als auch der mittlere Abschnitt der Elektrodenschicht 2845 befinden sich auf den Seitenwandflächen der dielektrischen Finnen 231. Die Elektrodenschicht 2845 umfasst ferner einen unteren Abschnitt 2845c, der die gesamte Seitenabmessung der Gategräben 275 ausfüllt. Entsprechend weist der untere Abschnitt 2845c die Seitenabmessung d1 auf (siehe 7). Die Seitenabmessung d1 ist größer als die Seitenabmessung t3, und die Seitenabmessung t3 ist größer als die Seitenabmessung t2. In einigen Ausführungsformen weist die Elektrodenschicht 2845 einen Abschnitt 290 in einer Übergangsregion zwischen dem mittleren Abschnitt 2845b und dem unteren Abschnitt 2845c auf. In einigen Ausführungsformen umfasst der Abschnitt 290 einen abgewinkelten Ausschnitt, der während des Zusammenwachsens der Elektrodenschicht 285 von gegenüberliegenden Wachstumsfronten gebildet wird. Außerdem weist der Gategraben 275 nun einen oberen Abschnitt mit einer Seitenabmessung, die gleich (d1-2t2) ist, und einen unteren Abschnitt mit einer Seitenabmessung, die gleich (d1-2t3) ist, auf. In einigen Ausführungsformen weisen eine obere Oberfläche der Elektrodenschicht 2845 und die obere Oberfläche der obersten Kanalschicht 215 einen Abstand H3 entlang der z-Richtung auf. In einigen Ausführungsformen ist der Abstand H3 größer als 3 nm. Wenn der Abstand weniger als 3 nm beträgt, können die nachfolgend gebildeten Elektrodenschichten mit entgegengesetzter Materialpolarität die Schwellenspannung des Transistors negativ beeinflussen. Wie in 8 illustriert ist, der Abstand H3 ist kleiner als der Abstand H2.
  • Mit Verweis auf 9 wird eine weitere Dielektrikumschicht 288B in den Gategräben 275 und über der Elektrodenschicht 2845 abgeschieden. In einigen Ausführungsformen kann die Dielektrikumschicht 288B ähnlich wie die Dielektrikumschicht 288A sein. Beispielsweise kann die Dielektrikumschicht 288B ebenfalls eine BARC-Schicht sein. In einigen Ausführungsformen kann die Dielektrikumschicht 288B das gleiche oder ein ähnliches Material wie die Dielektrikumschicht 288A aufweisen. Die Dielektrikumschicht 288B bedeckt die Gesamtheit der unteren Abschnitte 2845c der Elektrodenschicht 2845 und bedeckt ferner mindestens einen Abschnitt der mittleren Abschnitte 2845b der Elektrodenschicht 2845. In einigen Ausführungsformen bedeckt die Dielektrikumschicht 288B zusätzlich mindestens eine Seitenwandfläche der oberen Abschnitte 2845a der Elektrodenschicht 2845. Nachfolgend wird die Dielektrikumschicht 288B teilweise geätzt (oder zurückgezogen). Das teilweise Ätzen bildet eine obere Oberfläche der geätzten Dielektrikumschicht 288B auf einer Höhenebene 304, das zwischen einer oberen Oberfläche der Kanalschicht 215 und der oberen Oberfläche der dielektrischen Finnen 231 liegt. Beispielsweise hat ein Abstand zwischen der oberen Oberfläche der Dielektrikumschicht 288B und der oberen Oberfläche der obersten Kanalschicht 215 eine Höhenabmessung H2'. Die Höhenabmessung H2' kann gleich oder kleiner sein als die Höhenabmessung H2. In einigen Ausführungsformen kann die Höhenabmessung H2' etwa 4 nm bis etwa 50 nm betragen. In einigen Ausführungsformen wird der obere Abschnitt 2845a der Elektrodenschicht 2845 während des teilweisen Ätzens der Dielektrikumschicht 288B vollständig entfernt. So freigelegt die Gatedielektrikumschicht mit hohem k-Wert 282, die die oberen und Seitenwandflächen der dielektrischen Finnen 231 umgibt. Außerdem weist der obere Abschnitt der Gategräben 275 jetzt die wiederhergestellte Seitenabmessung d1 auf. Nach dem teilweisen Ätzen werden die restlichen Abschnitte der Dielektrikumschicht 288B entfernt, sodass die oberen Oberflächen der Elektrodenschicht 2845 (wie etwa die unteren Abschnitte 2845c) in den Gategräben 275 freigelegt werden. In dieser Verarbeitungsstufe weist der untere Abschnitt der Gategräben 275 eine Seitenabmessung auf, die gleich (d1-2t3) ist. In einigen Ausführungsformen maximiert die Abscheidung der Dielektrikumschicht 288B zusammen mit dem teilweisen Ätzen, bei dem die oberen Abschnitte der Elektrodenschicht 2845 entfernt werden, die Verarbeitungsspanne des nachfolgenden Ätzvorgangs, bei dem die Elektrodenschicht 2845 in ausgewählten Vorrichtungsregionen entfernt wird, wodurch die Vorrichtungseigenschaften und -leistungen verbessert werden. In einigen Ausführungsformen entfallen jedoch die Abscheidung der Dielektrikumschicht 288B und der teilweise Ätzvorgang.
  • Mit Verweis auf 10 wird eine Hartmaskenschicht 286 über den Vorrichtungsregionen 200A und 200B gebildet. Beispielsweise kann die Hartmaskenschicht 286 über die gesamten freigelegten Oberflächen der Vorrichtung 200 gebildet werden, wie etwa über der freigelegten Dielektrikumschicht mit hohem k-Wert 282 um die oberen Abschnitte der dielektrischen Finnen 231 und auf den oberen und Seitenwandflächen der Elektrodenschicht 2845. Die Hartmaskenschicht 286 kann ein Profil aufweisen, das sich den freigelegten Oberflächen der Vorrichtung 200 anpasst. Wie oben beschrieben, weist der Gategraben 275 mehrere Abschnitte mit unterschiedlichen Seitenabmessungen auf; und auch die Elektrodenschicht 2845 weist in verschiedenen Bereichen unterschiedliche Seitenabmessungen auf. So weist die Hartmaskenschicht 286 ein mehrstufiges Profil auf. Beispielsweise umfasst die Hartmaskenschicht 286 einen oberen Abschnitt 286a, der auf den oberen und Seitenwandflächen der Gatedielektrikumschicht mit hohem k-Wert 282 um die oberen Abschnitte der dielektrischen Finnen 231 herum liegt und diese direkt berührt. Die Hartmaskenschicht 286 umfasst auch einen mittleren Abschnitt 286b, der auf den oberen und Seitenwandflächen des mittleren Abschnitts 2845b der Elektrodenschicht 2845 liegt und diese direkt berührt. Die Hartmaskenschicht 286 umfasst ferner einen unteren Abschnitt 286c, der auf der oberen Oberfläche des unteren Abschnitts 2845c der Elektrodenschicht 2845 liegt und diese direkt berührt. In einigen Ausführungsformen füllt die Hartmaskenschicht 286 die abgewinkelten Ausschnitte des Abschnitts 290 weiter aus. In einigen Ausführungsformen weist die Hartmaskenschicht 286 eine im Wesentlichen gleichmäßige Dicke, wie etwa die Dicke t4 auf. In einigen Ausführungsformen beträgt die Dicke t4 etwa 8Å bis etwa 20 Å. Wenn die Hartmaskenschicht 286 zu dünn ist (wie etwa weniger als 8 Å), kann ihre Gleichmäßigkeit und Wirksamkeit als Hartmaske in nachfolgenden Schritten in einigen Fällen schlecht sein. Wenn die Hartmaskenschicht 286 zu dick ist (wie etwa mehr als 20 Å), rechtfertigt der Nutzen möglicherweise nicht die Verarbeitungskosten.
  • Die Hartmaskenschicht 286 umfasst ein Material, das eine hohe Ätzselektivität zwischen der Hartmaskenschicht 286 und der Elektrodenschicht 2845 während eines Ätzprozesses erreicht. Beispielsweise kann die Hartmaskenschicht 286 selektiv mit minimaler (bis gar keiner) Ätzung der Elektrodenschicht 2845 in einem Ätzprozess geätzt werden, der ein Trockenätzprozess oder ein Nassätzprozess sein kann. In einigen Ausführungsformen beträgt die Ätzselektivität 100:1 oder mehr. Anders ausgedrückt: Der Ätzprozess ätzt die Hartmaskenschicht 286 mit einer Rate, die mindestens 100-mal größer ist als die Rate, mit der er die Elektrodenschicht 2845 ätzt. In einigen Ausführungsformen umfasst die Hartmaskenschicht 286 Aluminiumoxid, Siliziumnitrid, Lanthanoxid, Silizium (wie etwa Polysilizium), Siliziumcarbonitrid, Siliziumoxycarbonitrid, Aluminiumnitrid, Aluminiumoxynitrid, eine Kombination davon oder andere geeignete Materialien. In einigen Ausführungsformen kann die Hartmaskenschicht 286 durch ALD, CVD, einen thermischen Prozess (wie etwa einen Ofenprozess), einen PVD-Prozess oder andere geeignete Prozesse abgeschieden werden und kann bei einer Temperatur in einem Bereich von etwa 100 °C bis etwa 400 °C und einem Druck in einem Bereich von etwa 1 Torr bis 100 Torr abgeschieden werden.
  • Mit Verweis auf 11 wird eine Dielektrikumschicht 288C über der Region 200B, aber nicht über der Region 200A gebildet (oder mit Öffnungen, die die Region 200A belichten). Die Dielektrikumschicht 288C unterstützt das selektive Ätzen der Hartmaskenschicht 286 und der darunterliegenden Elektrodenschicht 2845. In einigen Ausführungsformen kann die Dielektrikumschicht 288C ein BARC-Material ähnlich wie die Dielektrikumschichten 288A oder 288B umsetzen. In einigen Ausführungsformen setzt das Bilden der Dielektrikumschicht 288C einen Lithografieprozess um. Beispielsweise wird eine BARC-Schicht auf die Vorrichtung 200 abgeschieden. Eine Lackschicht (oder Fotolackschicht) wird dann durch Spin-On-Beschichtung über der BARC-Schicht gebildet. Nachfolgend wird ein Vorbelichtungs-Brennprozess ausgeführt, gefolgt von einem Belichtungsprozess, einem Nachbelichtungs-Brennprozess und der Entwicklung der freigelegten Lackschicht in einer Entwicklerlösung. Nach der Entwicklung wird aus der Lackschicht eine Lackstruktur, die der Fotomaske entspricht, wobei die Lackstruktur die Vorrichtungsregion 200B abdeckt und die Vorrichtungsregion 200A freigelegt. Der Belichtungsprozess kann mit einer Fotomaske oder mit einem maskenlosen Lithografieprozess wie etwa E-Beam-Writing, Ionenstrahl-Writing oder Kombinationen davon umgesetzt werden. Unter Verwendung der Lackstruktur als Ätzmaske wird die BARC-Schicht so strukturiert, dass Abschnitte davon aus der Vorrichtungsregion 200A entfernt werden. In einer Ausführungsform setzt das Ätzen der BARC-Schicht einen anisotropen Ätzprozess um, sodass der verbleibende Abschnitt der BARC-Schicht über der Region 200B besser erhalten werden kann und die Begrenzung zwischen den Regionen 200A und 200B genauer gesteuert werden kann.
  • In dieser Verarbeitungsstufe wird die Hartmaskenschicht 286 in der Vorrichtungsregion 200A freigelegt, während die Hartmaskenschicht 286 in der Vorrichtungsregion 200B unter der Dielektrikumschicht 288C abgedeckt und geschützt ist. In Schritt 112 (1) fährt das Verfahren damit fort, die Hartmaskenschicht 286 sowie die Elektrodenschicht 2845 vollständig aus der Vorrichtungsregion 200A zu entfernen. Die entstehende Struktur nach einer Ausführungsform ist in 11 dargestellt. Die Region 200B ist durch die Dielektrikumschicht 288C vor dem Ätzprozess geschützt. Als Ergebnis des Ätzvorgangs wird die Gatedielektrikumschicht mit hohem k-Wert 282 in den regenerierten Gategräben 275 der Vorrichtungsregion 200A freigelegt. In einer Ausführungsform wendet der Ätzvorgang zwei Ätzprozesse an, wobei ein Ätzprozess die Hartmaskenschicht 286 und ein anderer Ätzprozess die Elektrodenschicht 2845 entfernt. In einer anderen Ausführungsform wendet der Ätzvorgang einen Ätzprozess an, bei dem sowohl die Hartmaskenschichten 286 als auch 2845 entfernt werden. Der Ätzvorgang sorgt für eine hohe Ätzselektivität mit Verweis auf die Hartmaskenschichten 286 und 2845 relativ zur Dielektrikumschicht mit hohem k-Wert 282. In einigen Ausführungsformen weist der Ätzvorgang eine Ätzselektivität von etwa 10 bis etwa 100 auf. In einigen Ausführungsformen ist die Ätzselektivität größer als oder gleich 100. Ohne eine solche hohe Ätzselektivität kann die Hartmaskenschicht 286 teilweise weggeätzt werden, was zu Verlusten an der Gategrenze und möglicherweise zu weiteren Beschädigungen der Transistormerkmale führt. Der Ätzvorgang kann eine Nassätzung, eine Trockenätzung oder eine Kombination davon umsetzen. Die Parameter des Ätzvorgangs (wie etwa Ätzchemikalien, Ätztemperatur, Konzentration der Ätzlösung, Ätzdauer, andere geeignete Parameter für das Nassätzen oder Kombinationen davon) werden so gesteuert, dass eine vollständige Entfernung der Hartmaskenschichten 286 und 2845 in der Region 200A mit minimaler (bis gar keiner) Ätzung der Dielektrikumschicht mit hohem k-Wert 282 gewährleistet ist. In einigen Ausführungsformen ätzt der Ätzprozess die Dielektrikumschicht 288C teilweise.
  • Nach Abschluss des Ätzvorgangs wird die Dielektrikumschicht mit hohem k-Wert 282 (einschließlich des Abschnitts, der sich um die oberen und Seitenwandflächen der dielektrischen Finnen 231 legt, und des Abschnitts, der sich um die Kanalschichten 215 in 360 Grad legt) in der Vorrichtungsregion 200A freigelegt. Außerdem werden die vertikalen Abmessungen der Lücken 277A auf die Höhenabmessung h1 und die Seitenabmessungen der Lücken 277B auf die Seitenabmessung w1 zurückgesetzt. Anders ausgedrückt, der Abstand zwischen der Dielektrikumschicht mit hohem k-Wert 282 auf der Seitenwandfläche der dielektrischen Finne 231 und der Dielektrikumschicht mit hohem k-Wert 282 auf den Seitenwandflächen der Kanalschichten 215 ist die Seitenabmessung w1. Mit Verweis auf 12 werden die Dielektrikumschicht 288C sowie die Hartmaskenschicht 286 in der Vorrichtungsregion 200B in einem Ätzvorgang selektiv entfernt. In einigen Ausführungsformen wird die Dielektrikumschicht 288C durch Schäl- oder Aschenprozesse entfernt. In einigen Ausführungsformen kann der Ätzvorgang eine hohe Ätzselektivität zwischen der Dielektrikumschicht 288C und der Hartmaskenschicht 286 relativ zur Elektrodenschicht 2845 aufweisen. So ist der Ätzvorgang beendet, wenn er die Elektrodenschicht 2845 erreicht. In dieser Verarbeitungsstufe ist die Elektrodenschicht 2845 vollständig aus der Vorrichtungsregion 200A verschwunden und in der Vorrichtungsregion 200B vorhanden und freigelegt. Ähnlich wie oben mit Verweis auf 9 beschrieben, umfasst die Elektrodenschicht 2845 einen mittleren Abschnitt 2845b mit einer Seitenabmessung t3 entlang der y-Richtung sowie einen Abschnitt 2845c mit einer Seitenabmessung d1.
  • Mit Verweis auf 13 wird bei Schritt 114 des Verfahrens 100 (1) eine Elektrodenschicht 287 über der Vorrichtung 200 gebildet. Die Elektrodenschicht 287 wird beispielsweise über der Gatedielektrikumschicht mit hohem k-Wert 282 in der Vorrichtungsregion 200A gebildet und kontaktiert diese direkt. In einigen Ausführungsformen ist die Elektrodenschicht 287 um die Dielektrikumschicht mit hohem k-Wert 282 gelegt, die die Kanalschicht 215 in der Vorrichtungsregion 200A umgibt. Außerdem ist die Elektrodenschicht 287 auf den oberen und Seitenwandflächen der dielektrischen Finnen 231 in der Vorrichtungsregion 200A gebildet und legt sich um diese. Währenddessen bedeckt die Elektrodenschicht 287 die oberen Oberflächen der Elektrodenschicht 2845, wie etwa über die oberen und Seitenwandflächen des mittleren Abschnitts 2845b der Elektrodenschicht 2845, über die obere Oberfläche des unteren Abschnitts 2845c der Elektrodenschicht 2845 sowie über die Dielektrikumschichten mit hohem k-Wert 282, die sich um die dielektrischen Finnen 231 legen. So umgibt die Elektrodenschicht 287 die Kanalschichten 215 in der Vorrichtungsregion 200A, ist jedoch von den Kanalschichten 215 in der Vorrichtungsregion 200B beabstandet. In einigen Ausführungsformen umfasst die Elektrodenschicht 2845 ein n-Austrittsarbeitsmetall und die Elektrodenschichten 287 umfassen ein p-Austrittsarbeitsmetall. In einigen anderen Ausführungsformen umfassen die Elektrodenschichten 2845 ein p-Austrittsarbeitsmetall und die Elektrodenschichten 287 ein n-Austrittsarbeitsmetall. Ähnlich wie bei der Elektrodenschicht 2845 kann die Elektrodenschicht 287 mehr als eine Schicht umfassen. Die Elektrodenschicht 287 kann durch ALD, CVD, PVD, anderen geeigneten Prozesse oder Kombinationen davon abgeschieden werden.
  • In einigen Ausführungsformen wird eine Abdeckschicht 289 über der Elektrodenschicht 287 gebildet und um diese gelegt. Die Abdeckschicht 289 schützt die darunter liegende Elektrodenschicht 287 in nachfolgenden Prozessen. In einer Ausführungsform umfasst die Abdeckschicht 289 TiN, TiSiN, TiO2, TiON, TaN, TaSiN, TaO2, TaON, Si oder eine Kombination davon. In einigen Ausführungsformen kann die Abdeckschicht 289 durch ALD, CVD, einem thermischen Verfahren (wie etwa Ofenprozess), einem PVD-Prozess oder anderen geeigneten Prozessen abgeschieden werden. In einigen Ausführungsformen wird die Abdeckschicht 289 weggelassen.
  • In einigen Ausführungsformen hat die Elektrodenschicht 287 eine Dicke t5, und die Abdeckschicht 289 weist eine Dicke t6 auf. In einigen Ausführungsformen werden die Hohlräume 279 (oder Luftspalten 279) von verschiedenen Abschnitten der Abdeckschicht 289 innerhalb der Bereiche der ursprünglichen Spalten 277B eingeschlossen. Hohlräume in diesem Bereich können als extrem niedrig-k dielektrischer Abstandhalter dienen und sind vorteilhaft für das Erreichen einer geringeren Kapazität und letztlich verbesserter Leistungen. In einigen Ausführungsformen ist die Summe der Abmessung t5 und der Abmessung t6 so designt, dass sie gleich oder größer als die Hälfte der Seitenabmessung w1, aber kleiner als das Doppelte der Seitenabmessung w1 ist. Anders ausgedrückt: Es gilt die folgende Beziehung: 2 * w 1 > = ( t 5 + t 6 ) > = 0,5 * w 1.
    Figure DE102021109932A1_0001
  • Wenn die obige Beziehung versagt, werden keine Hohlräume gebildet und der damit assoziierte Nutzen geht verloren. In einigen Ausführungsformen kann die Dickenabmessung t5 etwa 8 Å bis etwa 2 nm betragen. In einigen Ausführungsformen liegt die Dicke t6 in einem Bereich von etwa 5 Å bis 50 Å. Wenn die Dicke t5 oder die Dicke t6 zu klein ist, kann es sein, dass die Elektrodenschicht 287 (selbst mit darauf gebildeter Abdeckschicht 289) nicht in den Spalten 277B verschmilzt (siehe 12), sodass keine Hohlräume eingeschlossen sein müssen. Vielmehr verbleibt in den Lücken 277B ein durchgehender Raum, der später in nachfolgenden Schritten gefüllt wird. Umgekehrt kann bei einer zu dicken Dickenabmessung t5 oder einer zu dicken Dicke t6 die Elektrodenschicht 287 (mit oder ohne Abdeckschicht 289) in den Zwischenräumen 277B verschmelzen, ohne Hohlräume zu hinterlassen. In beiden Szenarien können die Vorteile, die mit dem Vorhandensein von Hohlräumen assoziiert sind, verloren gehen. Wenn die Dicke t5 zu klein ist, z. B. weniger als ca. 8 Å, oder wenn die Dicke t6 zu klein ist, wie etwa weniger als ca. 5 Å, kann die Gleichmäßigkeit und Zuverlässigkeit der Elektrodenschicht 287 oder der Abdeckschicht 289 in einigen Fällen schlecht sein. In der dargestellten Ausführungsform von 13 verschmilzt die Abdeckschicht 289 zwischen vertikal benachbarten Kanalschichten 215, sodass die Lücken 277A vollständig ausgefüllt sind. In einigen anderen Ausführungsformen können die Lücken 277A jedoch auch nur teilweise gefüllt sein.
  • Weiter wird bei Schritt 116 fort (1) über der Elektrodenschicht 287 (und, sofern vorhanden, über der Abdeckschicht 289) eine Bulkmetallschicht 350 gebildet. Die Bulkmetallschicht 350 kann durch ALD, CVD, PVD, Beschichtung oder anderen geeigneten Prozessen abgeschieden werden, um den verbleibenden Abschnitt der Gategräben 275 (darunter der verbleibende Raum der Lücken 277A zwischen den vertikal benachbarten Kanalschichten 215) zu füllen. In einigen Ausführungsformen kann die Bulkmetallschicht 350 nicht in die Hohlräume 279 eindringen, weil die Elektrodenschicht 287 (oder die darauf befindliche Abdeckschicht 289, falls vorhanden) zwischen den dielektrischen Finnen 231 und den Kanalschichten 215 verschmilzt. So bleiben diese Hohlräume 279 in der Vorrichtungsregion 200A erhalten. In der Vorrichtungsregion 200B sind dagegen keine ähnlichen Hohlräume vorhanden. Anders ausgedrückt: Die Elektrodenschicht 2845 erstreckt sich fortlaufend von den Seitenwandflächen der Gatedielektrikumschicht mit hohem k-Wert 282 und legt sich bis zu einer Seitenwandfläche der Gatedielektrikumschicht mit hohem k-Wert 282 an den Seitenwänden der dielektrischen Finnen 231 um die Kanalschichten 215, ohne offene Räume zu hinterlassen. Die Bulkmetallschicht 350 umfasst ein geeignetes leitfähiges Material, wie etwa Al, W und/oder Cu. Die Bulkmetallschicht 350 kann zusätzlich oder insgesamt andere Metalle, Metalloxide, Metallnitride, andere geeignete Materialien oder Kombinationen davon umfassen. In einigen Ausführungsformen wird ein CMP-Prozess ausgeführt, um die obere Oberfläche der Vorrichtung 200 zu planarisieren und eine obere Oberfläche der dielektrischen Finnen 231 (wie eine Oberseite des Dielektrikumshelms 234) zu erreichen (freizulegen).
  • Weitere Herstellungsschritte können vorgesehen werden, um die Herstellung der Vorrichtung 200 zu vervollständigen. Beispielsweise kann das Verfahren 100 Source/Drainkontakte bilden, die mit den Source/Drainmerkmale 260 elektrisch verbunden sind (2B), das Bilden von Gatedurchkontaktierungen, die mit der Bulkmetallschicht 350 elektrisch verbunden sind, und das Bilden von Mehrfachschicht-Interconnects, die die Transistoren und andere Komponenten in der Vorrichtung 200 verbinden, um einen vollständigen IC zu bilden.
  • Auch, wenn sie nicht als einschränkend vorgesehen sind, stellen eine oder mehrere Ausführungsformen dieser Offenbarung zahlreiche Vorteile für eine Halbleitervorrichtung und deren Bildung bereit. Durch die Verwendung von Ausführungsformen dieser Offenbarung werden beispielsweise die Verarbeitungsspannen für den Mehrfachstrukturierungsgateprozess für Situationen verbessert, in denen die Abstände zwischen dielektrischen Finnen und den Kanalschichten extrem eng sind. Außerdem ist nur eine Hartmaske umgesetzt. Außerdem wird die Kapazität in Gatestrukturen durch das Vorhandensein von Hohlräumen (oder Luftspalten) verringert. Die gesamte Vorrichtungsleistung wird dadurch verbessert.
  • In einem beispielhaften Aspekt ist diese Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst die Bereitstellung einer Struktur mit einem Substrat und Stapeln von Halbleiterschichten über einer Oberfläche des Substrats und zu einem Dielektrikumsmerkmal benachbart. Die einzelnen Halbleiterschichten sind innerhalb des jeweiligen Stapels vertikal voneinander beabstandet. Eine Gatedielektrikumschicht wird gebildet, die sich um jede der Halbleiterschichten und das Dielektrikumsmerkmal legt. Eine erste Schicht aus einem ersten Gateelektrodenmaterial wird über der Gatedielektrikumschicht und über dem Dielektrikumsmerkmal abgeschieden. Die erste Schicht des ersten Gateelektrodenmaterials auf dem Dielektrikumsmerkmal ist auf eine erste Höhe unterhalb einer oberen Oberfläche des Dielektrikumsmerkmals ausgespart. Eine zweite Schicht aus dem ersten Gateelektrodenmaterial wird über der ersten Schicht aus dem ersten Gateelektrodenmaterial abgeschieden. Das erste Gateelektrodenmaterial in einer ersten Region des Substrats wird entfernt, um einen Abschnitt der Gatedielektrikumschicht in der ersten Region freizulegen, während das erste Gateelektrodenmaterial in einer zweiten Region des Substrats erhalten bleibt. Ein zweites Gateelektrodenmaterial wird über dem freigelegten Abschnitt der Gatedielektrikumschicht und über einem verbleibenden Abschnitt des ersten Gateelektrodenmaterials abgeschieden.
  • In einigen Ausführungsformen ist die erste Region eine n-Vorrichtungsregion, und die zweite Region ist eine p-Vorrichtungsregion. In einigen Ausführungsformen schließt das Bilden der Abdeckschicht Luftspalten zwischen dem Dielektrikumsmerkmal und den Halbleiterschichten ein. In einigen Ausführungsformen umfasst das Abscheiden der ersten Schicht das Bilden gegenüberliegender Oberflächen der ersten Schicht auf benachbarten Halbleiterschichten. Die gegenüberliegenden Oberflächen sind um einen ersten Abstand voneinander beabstandet. Das Abscheiden der zweiten Schicht umfasst das Abscheiden der zweiten Schicht mit einer Dicke, die gleich oder größer als der erste Abstand ist. In einigen Ausführungsformen umfasst das Abscheiden der ersten Schicht das Bilden einer ersten Seitenfläche der ersten Schicht auf dem Dielektrikumsmerkmal und einer zweiten Seitenfläche der ersten Schicht auf einer Seitenwand einer der Halbleiterschichten, wobei die zweite Seitenfläche der ersten Seitenfläche gegenüberliegt. Außerdem umfasst das Abscheiden der zweiten Schicht das Bilden der zweiten Schicht, die zwischen der ersten Seitenfläche und der zweiten Seitenfläche verschmilzt. In einigen Ausführungsformen umfasst das Abscheiden der zweiten Schicht das Abscheiden über dem Dielektrikumsmerkmal. Außerdem umfasst das Verfahren nach dem Abscheiden der zweiten Schicht ferner das Aussparen der zweiten Schicht, um eine Seitenwandfläche des Dielektrikumsmerkmals freizulegen. In einigen Ausführungsformen umfasst das Abscheiden des zweiten Gateelektrodenmaterials das Abscheiden eines ersten Abschnitts des zweiten Gateelektrodenmaterials, der sich um die Halbleiterschichten in der ersten Region legt, und das Abscheiden eines zweiten Abschnitts des zweiten Gateelektrodenmaterials über einer oberen Oberfläche der Halbleiterschichten in der zweiten Region.
  • In einem beispielhaften Aspekt ist diese Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst das Bilden von ersten Nanostrukturen über einem Substrat in einer ersten Region zwischen einem ersten Paar von Dielektrikumsmerkmalen, das Bilden von zweiten Nanostrukturen über dem Substrat in einer zweiten Region zwischen einem zweiten Paar von Dielektrikumsmerkmalen und das Bilden einer Gatedielektrikumschicht, die sich um die ersten Nanostrukturen und die zweiten Nanostrukturen legt. Das Verfahren umfasst auch das Bilden einer ersten Schicht eines ersten Gateelektrodenmaterials, das um die Gatedielektrikumschicht und auf dem ersten Paar und dem zweiten Paar von Dielektrikumsmerkmalen gelegt ist. Das Verfahren umfasst ferner das Aussparen der ersten Schicht, um einen oberen Abschnitt des ersten Paars und des zweiten Paars von Dielektrikumsmerkmalen freizulegen. Außerdem umfasst das Verfahren das Bilden einer zweiten Schicht des ersten Gateelektrodenmaterials auf dem freigelegten oberen Abschnitt des ersten Paars und des zweiten Paars von Dielektrikumsmerkmalen und auf der ersten Schicht. Außerdem umfasst das Verfahren das Entfernen des ersten Gateelektrodenmaterials zwischen dem ersten Paar von Dielektrikumsmerkmalen, um einen Abschnitt der Gatedielektrikumschicht freizulegen. Das Verfahren umfasst zusätzlich das Abscheiden eines zweiten Gateelektrodenmaterials auf dem freigelegten Abschnitt der Gatedielektrikumschicht zwischen dem ersten Paar von Dielektrikumsmerkmalen und auf einem restlichen Abschnitt des ersten Gateelektrodenmaterials zwischen dem zweiten Paar von Dielektrikumsmerkmalen.
  • In einigen Ausführungsformen ist die erste Region eine n-Vorrichtungsregion, und die zweite Region ist eine p-Vorrichtungsregion. In einigen Ausführungsformen umfasst die erste Schicht einen ersten Abschnitt über der ersten Nanostruktur und der zweiten Nanostruktur und einen zweiten Abschnitt auf den oberen und Seitenflächen des ersten Paars und des zweiten Paars von Dielektrikumsmerkmalen. Außerdem umfasst das Aussparen der ersten Schicht das Bilden einer Schutzschicht, die den ersten Abschnitt der ersten Schicht bedeckt. Das Aussparen der ersten Schicht umfasst ferner das Aussparen der Schutzschicht und des zweiten Abschnitts der ersten Schicht, ohne eine obere Oberfläche des zweiten Abschnitts der ersten Schicht zu erreichen. Das Aussparen der ersten Schicht umfasst zusätzlich das Entfernen der ausgesparten Schutzschicht. In einigen Ausführungsformen umfasst das Bilden der ersten Schicht das Bilden von Öffnungen zwischen vertikal benachbarten Nanostrukturen. Außerdem umfasst das Bilden der zweiten Schicht das Füllen der Öffnungen mit dem ersten Gateelektrodenmaterial. In einigen Ausführungsformen umfasst das Entfernen des ersten Gateelektrodenmaterials zwischen dem ersten Paar von Dielektrikumsmerkmalen das Bilden eines Maskenelements, das die zweite Region abdeckt und eine Öffnung aufweist, die die erste Region freigelegt. Außerdem umfasst das Entfernen des ersten Gateelektrodenmaterials zwischen dem ersten Paar von Dielektrikumsmerkmalen auch das Entfernen des ersten Gateelektrodenmaterials durch die Öffnung unter Verwendung einer ersten Ätzbedingung und das Entfernen des Maskenelements unter Verwendung einer zweiten Ätzbedingung. Das erste Gateelektrodenmaterial hat eine erste Ätzrate unter der ersten Ätzbedingung und eine zweite Ätzrate unter der zweiten Ätzbedingung. Das Maskenelement weist eine dritte Ätzrate unter der ersten Ätzbedingung und eine vierte Ätzrate unter der zweiten Ätzbedingung auf. Das Verhältnis der ersten Ätzrate zur dritten Ätzrate ist größer als 10:1, und das Verhältnis der dritten Ätzrate zur vierten Ätzrate ist kleiner als 1:10. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden einer Abdeckschicht, die sich um das zweite Gateelektrodenmaterial legt, und das Bilden einer Bulkmetallschicht auf der Abdeckschicht. Durch das Bilden der Abdeckschicht entstehen mehrere Hohlräume zwischen Abschnitten der Abdeckschicht. Außerdem füllt das Bilden der Bulkmetallschicht nicht die mehreren Hohlräume.
  • In einem beispielhaften Aspekt ist diese Offenbarung auf eine Vorrichtung gerichtet. Die Vorrichtung umfasst ein Halbleitersubstrat mit einer Substratoberfläche, eine Halbleiterschicht über und getrennt von dem Halbleitersubstrat entlang einer ersten Richtung senkrecht zur Substratoberfläche. Die Vorrichtung umfasst auch ein Dielektrikumsmerkmal, das zu der Halbleiterschicht benachbart ist und sich entlang der ersten Richtung von der Substratoberfläche aus erstreckt. Das Dielektrikumsmerkmal hat eine erste Seitenfläche, die der Halbleiterschicht zugewandt ist, und eine zweite Seitenfläche, die der ersten Seitenfläche gegenüberliegt. die Vorrichtung umfasst ferner eine Gatedielektrikumschicht, die einen ersten Abschnitt aufweist, der sich um die Halbleiterschicht legt, und einen zweiten Abschnitt auf der ersten Seitenfläche des Dielektrikumsmerkmals. Außerdem umfasst die Vorrichtung eine erste Gateelektrodenschicht und eine zweite Gateelektrodenschicht. Die erste Gateelektrodenschicht umfasst einen ersten Abschnitt, der sich um den ersten Abschnitt der Gatedielektrikumschicht legt, und einen zweiten Abschnitt, der sich von dem ersten Abschnitt zu einer Seitenwandfläche des zweiten Abschnitts der Gatedielektrikumschicht erstreckt. Außerdem weist der zweite Abschnitt eine obere Oberfläche auf, die höher ist als eine obere Oberfläche des ersten Abschnitts der ersten Gateelektrodenschicht und niedriger als eine obere Oberfläche des Dielektrikumsmerkmals. Die zweite Gateelektrodenschicht befindet sich auf einer oberen Oberfläche des ersten Abschnitts der ersten Gateelektrodenschicht, auf einer oberen Oberfläche und einer Seitenwandfläche des zweiten Abschnitts der ersten Gateelektrodenschicht und auf der ersten Seitenfläche der Dielektrikumsmerkmale.
  • In einigen Ausführungsformen ist die Halbleiterschicht eine erste Halbleiterschicht, und die Vorrichtung umfasst ferner eine zweite Halbleiterschicht zwischen der ersten Halbleiterschicht und dem Halbleitersubstrat. Die Gatedielektrikumschicht weist einen dritten Abschnitt auf, der die zweite Halbleiterschicht umschließt. Außerdem ist eine Seitenwandfläche des ersten Abschnitts der Gatedielektrikumschicht von der Seitenwandfläche des zweiten Abschnitts der Gatedielektrikumschicht um einen ersten Abstand seitlich getrennt. Eine untere Oberfläche des ersten Abschnitts der Gatedielektrikumschicht ist vertikal von einer oberen Oberfläche des dritten Abschnitts der Gatedielektrikumschicht um einen zweiten Abstand beabstandet. Der erste Abstand ist größer als der zweite Abstand. In einigen Ausführungsformen ist der erste Abstand um etwa 1 nm bis etwa 3 nm größer als der zweite Abstand. In einigen Ausführungsformen ist der Abstand zwischen dem Paar von Source/Drainmerkmalen ein dritter Abstand. Der dritte Abstand ist um etwa 3 nm bis etwa 5 nm größer als der zweite Abstand. In einigen Ausführungsformen umfasst die erste Gateelektrodenschicht einen Zwischenschichtabschnitt, der den Raum zwischen dem ersten Abschnitt und dem dritten Abschnitt der Gatedielektrikumschicht vollständig ausfüllt. In einigen Ausführungsformen ist die Halbleiterschicht eine erste Halbleiterschicht. Die Vorrichtung umfasst ferner eine dritte Halbleiterschicht und eine vierte Halbleiterschicht. Die erste Halbleiterschicht und die dritte Halbleiterschicht befinden sich auf zwei gegenüberliegenden Seiten des Dielektrikumsmerkmals. Und die dritte Halbleiterschicht und die vierte Halbleiterschicht befinden sich auf derselben Seite des Dielektrikumsmerkmals. Die zweite Seitenfläche des Dielektrikumsmerkmals ist der dritten und der vierten Halbleiterschicht zugewandt. Die zweite Gateelektrodenschicht umfasst ein erstes Segment, das sich um die dritte Halbleiterschicht legt, ein zweites Segment, das sich um die vierte Halbleiterschicht legt, und ein drittes Segment auf der zweiten Seitenfläche des Dielektrikumsmerkmals. Das erste Segment, das zweite Segment und das dritte Segment der zweiten Gateelektrodenschicht umschließen einen Hohlraum. In einigen Ausführungsformen befindet sich die Halbleiterschicht in einem p-Vorrichtungsregion. Ferner umfasst die Vorrichtung eine weitere Halbleiterschicht in einem n-Vorrichtungsregion sowie eine Abdeckschicht in den p- und n-Vorrichtungsregionen und über der zweiten Gateelektrodenschicht. Außerdem umschließt die zweite Gateelektrodenschicht die andere Halbleiterschicht. Die Abdeckschicht umschließt mehrere Hohlräume in der n-Vorrichtungsregion, jedoch nicht in der p-Vorrichtungsregion.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte dieser Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass diese Offenbarung stets als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwendet werden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abänderungen hierin vorgenommen werden können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/107887 [0001]

Claims (20)

  1. Verfahren umfassend: Bereitstellen einer Struktur, die ein Substrat und Stapeln von Halbleiterschichten über einer Oberfläche des Substrats aufweist und benachbart zu einem Dielektrikumsmerkmal liegt, wobei die Halbleiterschichten innerhalb des jeweiligen Stapels vertikal voneinander beabstandet sind; Bilden einer Gatedielektrikumschicht, die jede der Halbleiterschichten und das Dielektrikumsmerkmal umwickelt; Abscheiden einer ersten Schicht eines ersten Gateelektrodenmaterials über der Gatedielektrikumschicht und über dem Dielektrikumsmerkmal; Aussparen der ersten Schicht des ersten Gateelektrodenmaterials auf dem Dielektrikumsmerkmal bis zu einer ersten Höhe unter einer oberen Oberfläche des Dielektrikumsmerkmals; Abscheiden einer zweiten Schicht des ersten Gateelektrodenmaterials über der ersten Schicht des ersten Gateelektrodenmaterials; Entfernen des ersten Gateelektrodenmaterials in einer ersten Region des Substrats, um einen Abschnitt der Gatedielektrikumschicht in der ersten Region freizulegen, ohne das erste Gateelektrodenmaterial in einer zweiten Region des Substrats zu entfernen; und Abscheiden eines zweiten Gateelektrodenmaterials über dem freigelegten Abschnitt der Gatedielektrikumschicht und über einem verbleibenden Abschnitt des ersten Gateelektrodenmaterials.
  2. Verfahren nach Anspruch 1, wobei die erste Region eine n-Vorrichtungsregion ist und die zweite Region eine p-Vorrichtungsregion ist.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Bilden einer Abdeckschicht über dem zweiten Gateelektrodenmaterial, wobei das Bilden der Abdeckschicht Luftspalten zwischen dem Dielektrikumsmerkmal und den Halbleiterschichten einschließt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der ersten Schicht Bilden von gegenüberliegenden Oberflächen der ersten Schicht auf benachbarten Halbleiterschichten umfasst, wobei die gegenüberliegenden Oberflächen um einen ersten Abstand voneinander beabstandet sind, und wobei das Abscheiden der zweiten Schicht Abscheiden der zweiten Schicht mit einer Dicke gleich oder größer als der erste Abstand umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der ersten Schicht Bilden einer ersten Seitenfläche der ersten Schicht auf dem Dielektrikumsmerkmal und einer zweiten Seitenfläche der ersten Schicht auf einer Seitenwand einer der Halbleiterschichten umfasst, wobei die zweite Seitenfläche der ersten Seitenfläche gegenüberliegt, und wobei das Abscheiden der zweiten Schicht Bilden der zweiten Schicht umfasst, die zwischen der ersten Seitenfläche und der zweiten Seitenfläche zusammenläuft.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der zweiten Schicht Abscheiden über dem Dielektrikumsmerkmal umfasst, wobei das Verfahren ferner umfasst: nach dem Abscheiden der zweiten Schicht, Aussparen der zweiten Schicht, um eine Seitenwandfläche des Dielektrikumsmerkmals freizulegen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden eines zweiten Abschnitts umfasst: Abscheiden eines ersten Abschnitts des zweiten Gateelektrodenmaterials, der die Halbleiterschichten in der ersten Region umwickelt; und Abscheiden eines zweiten Abschnitts des zweiten Gateelektrodenmaterials über einer oberen Oberfläche der Halbleiterschichten in der zweiten Region.
  8. Verfahren umfassend: Bilden erster Nanostrukturen über einem Substrat in einer ersten Region zwischen einem ersten Paar von Dielektrikumsmerkmalen; Bilden zweiter Nanostrukturen über dem Substrat in einer zweiten Region zwischen einem zweiten Paar von Dielektrikumsmerkmalen; Bilden einer Gatedielektrikumschicht, die die ersten Nanostrukturen und die zweiten Nanostrukturen umwickelt; Bilden einer ersten Schicht eines ersten Gateelektrodenmaterials, die die Gatedielektrikumschicht umwickelt und auf dem ersten Paar von Dielektrikumsmerkmalen und dem zweiten Paar von Dielektrikumsmerkmalen liegt; Aussparen der ersten Schicht, um einen oberen Abschnitt des ersten Paars von Dielektrikumsmerkmalen und des zweiten Paars von Dielektrikumsmerkmalen freizulegen; Bilden einer zweiten Schicht des ersten Gateelektrodenmaterials auf dem freigelegten oberen Abschnitt des ersten Paars von Dielektrikumsmerkmalen und des zweiten Paars von Dielektrikumsmerkmalen und auf der ersten Schicht; Entfernen des ersten Gateelektrodenmaterials zwischen dem ersten Paar von Dielektrikumsmerkmalen, um einen Abschnitt der Gatedielektrikumschicht freizulegen; und Abscheiden eines zweiten Gateelektrodenmaterials auf dem freigelegten Abschnitt der Gatedielektrikumschicht zwischen dem ersten Paar von Dielektrikumsmerkmalen und auf einem restlichen Abschnitt des ersten Gateelektrodenmaterials zwischen dem zweiten Paar von Dielektrikumsmerkmalen.
  9. Verfahren nach Anspruch 8, wobei die erste Region eine n-Vorrichtungsregion ist und die zweite Region eine p-Vorrichtungsregion ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei die erste Schicht einen ersten Abschnitt über der ersten Nanostruktur und der zweiten Nanostruktur aufweist und einen zweiten Abschnitt auf den oberen Oberflächen und Seitenflächen des ersten Paars von Dielektrikumsmerkmalen und des zweiten Paars von Dielektrikumsmerkmalen aufweist, und wobei das Aussparen der ersten Schicht umfasst: - Bilden einer Schutzschicht, die den ersten Abschnitt der ersten Schicht bedeckt; - Aussparen der Schutzschicht und des zweiten Abschnitts der ersten Schicht, ohne eine obere Oberfläche des zweiten Abschnitts der ersten Schicht zu erreichen; - Entfernen der ausgesparten Schutzschicht.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das Bilden der ersten Schicht Bilden von Öffnungen zwischen vertikal benachbarten Nanostrukturen umfasst, und wobei das Bilden der zweiten Schicht Füllen der Öffnungen mit dem ersten Gateelektrodenmaterial umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei das Entfernen des ersten Gateelektrodenmaterials zwischen dem ersten Paar von Dielektrikumsmerkmalen umfasst: Bilden eines Maskenelements, das die zweite Region bedeckt und eine Öffnung aufweist, welche die erste Region freilegt; Entfernen des ersten Gateelektrodenmaterials durch die Öffnung unter Verwendung einer ersten Ätzbedingung; und Entfernen des Maskenelements unter Verwendung einer zweiten Ätzbedingung, wobei das erste Gateelektrodenmaterial eine erste Ätzrate unter der ersten Ätzbedingung und eine zweite Ätzrate unter der zweiten Ätzbedingung aufweist, das Maskenelement eine dritte Ätzrate unter der ersten Ätzbedingung und eine vierte Ätzrate unter der zweiten Ätzbedingung aufweist, und wobei ein Verhältnis der ersten Ätzrate zur dritten Ätzrate größer als 10:1 beträgt, und das Verhältnis der dritten Ätzrate zur vierten Ätzrate kleiner als 1:10 beträgt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 12, ferner umfassend: Bilden einer Abdeckschicht, die das zweite Gateelektrodenmaterial umwickelt; und Bilden einer Bulkmetallschicht auf der Abdeckschicht, wobei das Bilden der Abdeckschicht mehrere Hohlräume zwischen Abschnitten der Abdeckschicht bildet, und wobei das Bilden der Bulkmetallschicht die mehreren Hohlräume nicht füllt.
  14. Vorrichtung aufweisend: ein Halbleitersubstrat mit einer Substratoberfläche; eine Halbleiterschicht über dem Halbleitersubstrat, und getrennt von diesem, entlang einer ersten Richtung senkrecht zu der Substratoberfläche; ein Dielektrikum, das zu der Halbleiterschicht benachbart ist und sich von der Substratoberfläche entlang der ersten Richtung erstreckt, wobei das Dielektrikumsmerkmal eine erste Seitenfläche, die der Halbleiterschicht zugewandt ist, und eine zweite Seitenfläche aufweist, die der ersten Seitenfläche gegenüberliegt; eine Gatedielektrikumschicht aufweisend einen ersten Abschnitt, der die Halbleiterschicht umwickelt, und einen zweiten Abschnitt auf der ersten Seitenfläche des Dielektrikumsmerkmals; eine erste Gateelektrodenschicht, wobei die erste Gateelektrodenschicht einen ersten Abschnitt, der den ersten Abschnitt der Gatedielektrikumschicht umwickelt, und einen zweiten Abschnitt aufweist, der sich von dem ersten Abschnitt zu einer Seitenwandfläche des zweiten Abschnitts der Gatedielektrikumschicht erstreckt, wobei der zweite Abschnitt eine obere Oberfläche aufweist, die höher liegt als eine obere Oberfläche des ersten Abschnitts der ersten Gateelektrodenschicht und niedriger liegt als eine obere Oberfläche des Dielektrikumsmerkmals; und eine zweite Gateelektrodenschicht auf einer oberen Oberfläche des ersten Abschnitts der ersten Gateelektrodenschicht, auf einer oberen Oberfläche und einer Seitenwandfläche des zweiten Abschnitts der ersten Gateelektrodenschicht und auf der ersten Seitenfläche der Dielektrikumsmerkmale.
  15. Vorrichtung nach Anspruch 14, wobei die Halbleiterschicht eine erste Halbleiterschicht ist, wobei die Vorrichtung ferner eine zweite Halbleiterschicht zwischen der ersten Halbleiterschicht und dem Halbleitersubstrat aufweist, wobei die Gatedielektrikumschicht einen dritten Abschnitt aufweist, der die zweite Halbleiterschicht umwickelt, wobei eine Seitenwandfläche des ersten Abschnitts der Gatedielektrikumschicht um einen ersten Abstand seitlich von der Seitenwandfläche des zweiten Abschnitts der Gatedielektrikumschicht getrennt ist, eine untere Oberfläche des ersten Abschnitts der Gatedielektrikumschicht um einen zweiten Abstand vertikal von einer oberen Oberfläche des dritten Abschnitts der Gatedielektrikumschicht beabstandet ist, und der erste Abstand größer als der zweite Abstand ist.
  16. Vorrichtung nach Anspruch 15, wobei der erste Abstand um etwa 1 nm bis etwa 3 nm größer als der zweite Abstand ist.
  17. Vorrichtung nach Anspruch 15 oder 16, ferner aufweisend: ein Paar von Source/Drainmerkmalen an jeweiligen Enden der Halbleiterschicht, wobei ein Abstand zwischen dem Paar von Source/Drainmerkmalen ein dritter Abstand ist, und wobei der dritte Abstand um etwa 3 nm bis etwa 5 nm größer ist als der zweite Abstand.
  18. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei die erste Gateelektrodenschicht einen Zwischenschichtabschnitt aufweist, der den Raum zwischen dem ersten Abschnitt und dem dritten Abschnitt der Gatedielektrikumschicht vollständig ausfüllt.
  19. Vorrichtung nach einem der Ansprüche 14 bis 18, wobei die Halbleiterschicht eine erste Halbleiterschicht ist, wobei die Vorrichtung ferner eine dritte Halbleiterschicht und eine vierte Halbleiterschicht aufweist, wobei die erste Halbleiterschicht und die dritte Halbleiterschicht auf zwei gegenüberliegenden Seiten des Dielektrikumsmerkmals liegen, die dritte Halbleiterschicht und die vierte Halbleiterschicht auf einer gleichen Seite des Dielektrikumsmerkmals liegen und die zweite Seitenfläche des Dielektrikumsmerkmals der dritten und der vierten Halbleiterschicht zugewandt ist, wobei die zweite Gateelektrodenschicht ein erstes Segment, das die dritte Halbleiterschicht umwickelt, ein zweites Segment, das die vierte Halbleiterschicht umwickelt, und ein drittes Segment auf der zweiten Seitenfläche des Dielektrikumsmerkmals aufweist, wobei das erste Segment, das zweite Segment und das dritte Segment der zweiten Gateelektrodenschicht einen Hohlraum einschließen.
  20. Vorrichtung nach einem der Ansprüche 14 bis 19, wobei die Halbleiterschicht in einer p-Vorrichtungsregion liegt, wobei die Vorrichtung ferner eine weitere Halbleiterschicht in einer n-Vorrichtungsregion und eine Abdeckschicht in der p-Vorrichtungsregion und der n-Vorrichtungsregion und über der zweiten Gateelektrodenschicht aufweist, wobei die zweite Gateelektrodenschicht die andere Halbleiterschicht umwickelt, und wobei die Abdeckschicht mehrere Hohlräume in der n-Vorrichtungsregion, jedoch nicht in der p-Vorrichtungsregion, einschließt.
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