DE102012204455A1 - (110)-Oberflächenorientierung zum Reduzieren eines Fermi-Level-Pinnings zwischen einem HIGH-K Dielektrikum und einer Gruppe III-V Verbindungshalbleitervorrichtung - Google Patents

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Abstract

Eine Vorrichtung mit verbesserter Leistungsfähigkeit und ein Herstellungsverfahren für dieselbe sind angegeben. Eine beispielhafte Vorrichtung umfasst ein Gruppe III-V Verbindungshalbleitersubstrat, die eine Oberfläche mit einer (110)-Kristallorientierung aufweist, und einen Gatestapel, der über dem Gruppe III-V Verbindungshalbleitersubstrat angeordnet ist. Der Gatestapel umfasst eine High-k-Dielektrikumsschicht, die auf der Oberfläche mit der (110)-Kristallorientierung angeordnet ist, und eine Gateelektrode, die über der High-k-Dielektrikumsschicht angeordnet ist.

Description

  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltkreise (integrated circuit, IC) hat ein schnelles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und Designs haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorherige Generation aufweist. Diese Fortschritte haben die Komplexität der Verarbeitung und der Herstellung der ICs erhöht, und um diese Fortschritte zu realisieren sind ähnliche Entwicklungen bei der IC-Verarbeitung und Herstellung erforderlich. Im Zuge der IC-Evolution hat eine Funktionsdichte (d. h. die Anzahl von verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat. Dieser Prozess des Herunterskalierens bietet im Allgemeinen einen Vorteil dadurch, dass eine Produktionseffizient erhöht wird und entsprechende Kosten reduziert werden. Ein solches Herunterskalieren stellt ebenfalls eine kritische Herausforderung für die Herstellung und die Verarbeitung von IC-Vorrichtungen dar. Beispielsweise wurden auf Gruppe III-V Halbleitermaterialien basierende Kanalvorrichtungen eingeführt, die eine verbesserte Vorrichtungsleistung bieten, verglichen mit auf Silizium basierenden Kanalvorrichtungen. Es hat sich jedoch herausgestellt, dass es schwer ist, elektrisch passive Grenzflächen zwischen Gruppe III-V Halbleitermaterialien und Isolatormaterialien (wie eine Gatedielektrikumsschicht) zu erreichen. Solche Grenzflächen weisen typischerweise elektrisch aktive Defekte auf, die zur Folge haben, dass sich auf Gruppe III-V Halbleitermaterialien basierende Kanalvorrichtungen ähnlich, falls nicht sogar nachteilhafter, als Silizium-basierte Kanalvorrichtungen verhalten. Obwohl existierende auf Gruppe III-V Halbleitervorrichtungen basierende Kanalvorrichtungen und Herstellungsverfahren für dieselben im Wesentlichen ihren beabsichtigten Zweck erfüllen, sind diese mit der anhaltendenden Herunterskalierung von Vorrichtungen nicht in jeder Hinsicht zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird am Besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den angehängten Zeichnungen gelesen wird. Es wird angemerkt, dass gemäß den Standardpraktiken in der Industrie verschiedene Strukturen nicht maßstabgetreu gezeichnet sind und lediglich für Illustrationszwecke verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Strukturen für eine Klarheit der Diskussion beliebig erhöht oder reduziert sein.
  • 1 ist eine diagrammatische Schnittansicht einer integrierten Schaltkreisvorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • 2A ist eine perspektivische Ansicht einer integrierten Schaltkreisvorrichtung und 2B ist eine diagrammatische Schnittansicht der integrierten Schaltkreisvorrichtung der 2A entlang der Linie 2A-2A, entsprechend verschiedener Aspekte der vorliegenden Erfindung.
  • 3 ist ein Flussdiagramm eines Herstellungsverfahrens einer integrierten Schaltkreisvorrichtung, wie der integrierten Schaltkreisvorrichtung der 1, entsprechend verschiedener Aspekte der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung zeigt viele verschiedene Ausführungsformen oder Beispiels für das Realisieren verschiedener Strukturen der Erfindung. Um die vorliegende Offenbarung zu vereinfachen sind untenstehend spezifische Beispiele von Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sind nicht als begrenzend beabsichtigt. Beispielsweise kann in der folgenden Beschreibung das Ausbilden einer ersten Struktur über oder auf einer zweiten Struktur Ausführungsformen umfassen, bei denen die erste und die zweite Struktur in direktem Kontakt zueinander ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Strukturen zwischen der ersten und der zweiten Struktur ausgebildet sind, so dass die erste und die zweite Struktur nicht in direktem Kontakt sind. Weiter kann die vorliegende Offenbarung Bezugszeichen und/oder Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zwecke der Einfachheit und Klarheit und gibt keine Beziehung zwischen den diskutieren verschiedenen Ausführungsformen und/oder Konfigurationen vor.
  • 1 ist eine diagrammatische Schnittansicht einer Vorrichtung 100, teilweise oder im Ganzen, gemäß verschiedener Aspekte der vorliegenden Erfindung. 1 ist zum Zwecke der Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser verstehen zu können. In einem Beispiel ist die Vorrichtung 100 ein Metalloxidhalbleiter-Kondensator (metal-oxide-semiconductor capacitor, MOSCAP). In einem anderen Beispiel ist die Vorrichtung 100 ein Feldeffekttransistor, wie beispielsweise ein planarer Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), ein Doppelgate-MOSFET oder ein Trigate-MOSFET. Die Vorrichtung 100 kann Speicherzellen und/oder logische Schaltkreise umfassen; passive Komponenten, wie beispielsweise Widerstände, Kondensatoren, Induktivitäten und/oder Sicherungen; aktive Komponenten, wie beispielsweise n-Kanal-Feldeffekttransistoren (NFETs), p-Kanal-Feldeffekttransistoren (PFETs), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleiter-Transistoren (CMOSs), Hochspannungstransistoren und/oder Hochfrequenztransistoren; andere geeignete Komponenten; oder Kombinationen davon. Weitere Strukturen können der Vorrichtung 100 hinzugefügt werden und einige der unten beschriebenen Strukturen können bei weiteren Ausführungsformen der Vorrichtung 100 ersetzt oder weggelassen werden.
  • Die Vorrichtung 100 umfasst ein Substrat 110. Das Substrat 110 ist ein Gruppe III-V-Verbindungshalbleitersubstrat, das eine Oberfläche 112 mit einer (110) Kristallorientierung umfasst. In der gezeigten Ausführungsform umfasst das Substrat 110 Indiumarsenid (InAs). Das Substrat 110 kann damit als Indiumarsenid(InAs)-Substrat bezeichnet werden. Alternativ oder zusätzlich umfasst das Substrat 110 Galliumarsenid (GaS), Galliumphosphid (GaP), Indiumphosphid (InP), Aluminiumarsenid (AlAs), Galliumnitrid (GaN), Indiumantimon (InSb), Galliumarsenidphosphid (GaAsP), Aluminiumindiumarsenid (AlInAs), Aluminiumgalliumarsenid (AlGaAs), Galliumindiumarsenid (GaInAs), Galliumindiumphosphid (GaInP), Indiumarsenidphosphid (InAsP), Galliumindiumarsenidphosphid (GaInAsP), andere Gruppe III-V Verbindungshalbleitermaterialien oder Kombinationen davon. Das Substrat 110 umfasst in Abhängigkeit von Designanforderungen der Vorrichtung 100 verschiedene Dopingkonfigurationen. Beispielsweise kann das Substrat 110 dotierte Bereiche umfassen, die mit Dotierstoffen des p-Typs dotiert sind, wie beispielsweise Bor oder BF2; dotierte Bereiche, die mit Dotierstoffen des n-Typs dotiert sind, wie beispielsweise mit Phosphor oder Arsen oder Kombinationen davon. Die dotierten Bereiche können auf dem Halbleitersubstrat ausgebildet sein, beispielsweise in einer P-Wellstruktur, einer N-Wellstruktur, einer Doppelwellstruktur, oder unter Verwendung einer erhöhten Struktur.
  • Eine Isolationsstruktur 114 ist im Substrat 110 angeordnet, um verschiedene Bereiche und/oder Strukturen der Vorrichtung 100 zu isolieren. Die Isolationsstruktur 114 verwendet eine Isolationstechnik, wie beispielsweise eine lokale Oxidation von Silizium (LOCOS) und/oder Flachgrabenisolation (STI), um verschiedene Bereiche und/oder Strukturen zu definieren und elektrisch zu isolieren. Die Isolationsstruktur 114 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, andere geeignete Materialien oder Kombination davon. In der gezeigten Ausführungsform ist die Isolationsstruktur 114 eine Flachgrabenisolationsstruktur (shallow trench isolation, STI), die ein Oxidmaterial umfasst, wie beispielsweise Siliziumoxid. Die Isolationsstruktur 114 wird durch einen geeigneten Prozess ausgebildet. Beispielsweise umfasst das Ausbilden der STI-Struktur die Verwendung eines lithographischen Prozesses, um einen Teil des Substrats 110 freizulegen, das Ätzen eines Grabens im freigelegten Teil des Substrates 110 (beispielsweise unter Verwendung eines Trockenätzprozesses, eines Nassätzprozesses oder von Kombinationen davon) und das Füllen des Grabens (beispielsweise durch Verwendung eines chemischen Dampfabscheidungsprozesses) mit einem oder mehreren dielektrischen Materialien. Beispielsweise kann der gefüllte Graben eine Multischichtstruktur aufweisen, wie beispielsweise eine thermische Oxidbedeckungsschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist.
  • Ein Gatestapel 120 ist über dem Substrat 110 angeordnet. Der Gatestapel 120 umfasst eine Gatedielektrikumschicht 122 und eine Gateelektrodenschicht 124. Der Gatestapel 120 kann in Abhängigkeit von Designanforderungen der Vorrichtung 100 zahlreiche andere Schichten umfassen (wie beispielsweise Deckschichten, Diffusionsschichten, Barriereschichten, Hartmaskenschichten oder Kombinationen davon). Die Gatedielektrikumschicht 122 ist über dem Substrat 110 angeordnet, insbesondere auf der Oberfläche 112 mit der (110)-Kristallorientierung. In der gezeigten Ausführungsform umfasst die Gatedielektrikumschicht 122 ein High-k-Dielektrikum (dielektrisches Material mit großer dielektrischer Konstante k). Beispiele eines High-k-Dielektrikums umfassen Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkonoxid (ZrO2), Galliumoxid (Ga2O3), Tiotanoxid (TiO2), Lanthanoxid (La2O3), Tantaloxid (Ta2O5), Gadoliniumoxid (Gd2O3), Yttriumoxid (Y2O3), Hafniumdioxid-Aluminiumverbindungen (HfO2-Al2O3), Hafniumaluminumoxid (HfAlO), Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkonoxid (HfZrO), Titanaluminiumoxid (TiAlO), Lanthanaluminiumoxid (wie beispielsweise LaAlO3), andere High-k-Dielektrika oder Kombinationen davon. Die Gatedielektrikumschicht 122 wird durch einen geeigneten Prozess ausgebildet, wie beispielsweise Atomlagenabscheidung (atomic layer deposition, ALD), chemische Dampfabscheidung (chemical vapor deposition, CVD), physikalische Dampfabscheidung (physical vapor deposition, PVD), RPCVD (reomote plasma CVD), plasmaverstärkte CVD (plasma enhanced CVD, PECVD), metall-organische CVD (metal organic CVD, MOCVD), Sputtern, andere geeignete Prozesse oder Kombinationen davon. In einem Beispiel ist die Gatedielektrikumschicht 122 eine Aluminiumoxid (Al2O3)-Schicht, die durch einen Atomlagenabscheidungsprozess ausgebildet wird, und die Gatedielektrikumschicht 122 kann als eine ALD-Al2O3-Schicht bezeichnet werden. In einem Beispiel ist die Gatedielektrikumschicht 122 eine Hafniumoxid(HfO2)-Schicht, und die Gatedielektrikumschicht 122 kann dann als eine ALD-HfO2-Schicht bezeichnet werden.
  • Die Gateelektrodenschicht 124 ist über der Gatedielektrikumschicht 122 angeordnet. Die Gateelektrodenschicht 124 umfasst ein leitendes Material, wie beispielsweise polykristallines Silizium (Polysilizium), Aluminium (Al), Kupfer (Cu), Titan (Ti), Tantal (Ta), Wolfram (W), Molybdän (Mo), Platin (Pt), Tantal (TaN), Titannitrid (TiN), Wolframnitrid (WN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), TaCN, TaC, TaSiN, andere leitende Materialien oder Kombinationen davon. Das leitende Material der Gateelektrodenschicht 124 kann in Abhängigkeit von Designanforderungen der Vorrichtung 100 dotiert oder undotiert sein. Die Gateelektrodenschicht 124 wird durch einen geeigneten Prozess ausgebildet, wie beispielsweise Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), RPCVD (remote plasma CVD), plasmaverstärkte CVD (PECVD), metall-organische CVD (MOCVD), Sputtern, andere geeignete Prozesse oder Kombinationen davon.
  • Die Vorrichtung 100 umfasst eine Grenzfläche (Interface) 126 zwischen der Gatedielektrikumschicht 122 und dem Gruppe III-V Verbindungshalbleitersubstrat 110, insbesondere der Oberfläche 112 mit der (110)-Kristallorientierung. Die Grenzfläche 126 ist oxidfrei, d. h., dass die Grenzfläche 126 im Wesentlichen frei von natürlichem Oxid des Gruppe III-V Verbindungshalbleitersubstrates 110 ist, so dass im Wesentlichen kein erfassbares Oxid im Schnittbereich zwischen der Gatedielektrikumschicht 122 und dem Gruppe III-V Halbleitersubstrat 110 existiert. Die oxidfreie Grenzfläche 126 resultiert daraus, dass die Oberfläche 112 mit der (110)-Kristallorientierung eine elektrisch passive Oberfläche ist, die das Auftreten einer Oxidation an der Oberfläche 112 des Gruppe III-V Verbindungshalbleitersubstrats verhindern oder wesentlich reduzieren kann, beispielsweise vor und während eines Abscheidens der Gatedielektrikumschicht 122. Genauer wurde beobachtet, dass die Grenzfläche 126 eine geringere Defektdichte aufweist (mit anderen Worten, eine geringe Dichte an elektrisch aktiven Defekten), wenn die Oberfläche 112 die (110)-Kristallorientierung aufweist, im Gegensatz zu anderen Kristallorientierungen, wie beispielsweise einer (100)-Kristallorientierung. Eine solche geringere Defektdichte reduziert oder eliminiert ein Fermilevelpinning, so dass die Grenzfläche 126 auch als eine „ungepinnte Grenzfläche” bezeichnet werden kann. Die Grenzfläche 126 bietet dementsprechend eine verbesserte Leistung der Vorrichtung 100. Im vorliegenden Beispiel, in dem das Gruppe III-V Verbindungshalbleitersubstrat 110 ein InAs-Substrat ist, entsteht die oxidfreie Grenzfläche 126, da die Oberfläche 122 mit der (110)-Kristallorientierung eine gleiche Anzahl von Anionen (As-Ionen) und Kationen (In-Ionen) mit freien Bindungen aufweist, die eine ausgeglichene Ladungsverteilung an der Oberfläche 112 mit der (110)-Kristallorientierung bieten, verglichen mit einem InAs-Substrat, wo die Oberfläche eine (100) Kristallorientierung aufweist. Verschiedene Ausführungsformen können verschiedene Vorteile aufweisen, und kein besonderer Vorteil ist für eine beliebige Ausführungsform notwendigerweise erforderlich.
  • Die Vorrichtung 100 kann weiter dotierte Bereiche umfassen, die im Substrat 110 angeordnet sind. Beispielsweise sind ein Sourcebereich und ein Drainbereich im Substrat 110 angeordnet, so dass der Gatestapel 120 zwischen dem Sourcebereich und dem Drainbereich liegt. Der Sourcebereich und der Drainbereich können leicht dotierte Source- und Drain(LDD)-Bereiche, stark dotierte Source- und Drain(HDD)-Bereiche, andere dotierte Bereiche oder Kombinationen davon umfassen. Eine Dotierart der dotierten Bereiche hängt vom Typ der herzustellenden Vorrichtung 100 ab und umfasst Dotierstoffe des p-Typs, wie beispielsweise Bor oder BF2, Dotierstoffe des n-Typs, wie beispielsweise Phosphor oder Arsen, oder Kombinationen davon. Die dotierten Bereiche werden im Substrat 110 durch Ionenimplantationsprozesse, lithographische Prozesse, Diffusionsprozesse, Ausheizprozesse (beispielsweise schnelle thermische Ausheizprozesse und/oder Laserausheizprozesse), andere Prozesse oder Kombinationen davon ausgebildet. Die dotierten Bereiche können weiter erhöhte Source- und Drainstrukturen umfassen, wie beispielsweise Epitaxialstrukturen. Die erhöhten Source- und Drainstrukturen können durch einen Epitaxieprozess ausgebildet werden, wie beispielsweise eine CVD-Technik (beispielsweise Dampfphasen-Epitaxie (vapor-pahse epitaxy, VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie (MBE), andere Prozesse oder Kombinationen davon.
  • Entlang den Seitenwänden des Gatestaplers 120 (beispielsweise entlang der Gatedielektrikumschicht 122 und der Gateelektrode 124) können Abstandshalter ausgebildet sein. Die Abstandshalter umfassen ein dielektrisches Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, andere dielektrische Materialien oder Kombinationen davon. In einem Beispiel umfasst das Ausbilden der Abstandshalter das Deckenabscheiden (blanket depositing) einer ersten Dielektrikumsschicht (wie beispielsweise einer Siliziumoxidschicht) über der Vorrichtung 100 und einer zweiten Dielektrikumsschicht (wie beispielsweise einer Siliziumnitridschicht) über der ersten Dielektrikumsschicht, und anschließendes anisotropisches Ätzen zum Entfernen der dielektrischen Schichten, um die Abstandshalter auszubilden.
  • Die Vorrichtung 100 kann weitere Arbeitsschritte durchlaufen, um verschiedene andere Strukturen auszubilden. Beispielsweise können Kontaktstrukturen, wie beispielsweise Silizidbereiche, auf der Gateelektrodenschicht 124 und/oder den Source- und Drainbereichen ausgebildet werden. Die Kontaktstrukturen umfassen Silizidmaterialien, wie beispielsweise Nickelsilizid (NiSi), Nickelplatinsilizid (NiPtSi), Nickelplatingermaniumsilizid (NiPtGeSi), Nickelgermaniumsilizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Kobaltsilizid (CoSi), andere Silizidmaterialien oder Kombinationen davon. In einem Beispiel werden die Kontaktstrukturen durch einen Salizid(salicide, selbstausgerichteter Silizid)-Prozess ausgebildet. Eine dielektrische Zwischenschicht (interlevel dielectric layer, ILD) kann über dem Substrat 110 ausgebildet sein. Die ILD-Schicht umfasst ein dielektrisches Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, aus TEOS ausgebildetes Oxid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Low-k-Dielektrika (low-k dielectric materials, dielektrische Materialien mit kleiner dielektrischen Konstante k), andere dielektrische Materialien oder Kombinationen davon. Beispielshafte Low-k-Dielektrika umfassen fluoriertes Silikatglas (FSG), kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials of Santa Clara, California), Xerogel, Aerogel, amorphen fluorinierten Kohlenstoff, Parylen, BCB (Bisbenzozyklobuten), SiLK (Dow Chemical, Midland, Michigan), Polyimid, andere Low-k-Dielektrika oder Kombinationen davon. Die ILD-Schicht kann eine Multischichtstruktur mit mehreren dielektrischen Materialien umfassen. Eine Multischichtverbindungs(multilayer interconnect, MLI)-Struktur (umfassend verschiedene leitende und dielektrische Schichten) kann über dem Substrat 110 ausgebildet sein und ausgelegt sein, um die verschiedenen Strukturen oder Elemente der Vorrichtung 100 zu verbinden. Beispielsweise kann die MLI-Struktur eine elektrische Verbindung mit der Vorrichtung 100 bereitstellen, wie beispielsweise mit dem Gatestapler 120 der Vorrichtung 100. Die MLI-Struktur umfasst vertikale Verbindungsstrukturen, wie Durchgangsverbindungen oder Kontakte, und horizontale Verbindungsstrukturen, wie leitende Leitungen. Die verschiedenen MLI-Strukturen umfassen verschiedene leitende Materialien. In einem Beispiel wird ein Damascene- oder Dualdamasceneprozess verwendet, um die MLI-Struktur auszubilden.
  • 2A ist eine perspektivische Ansicht einer integrierten Schaltkreisvorrichtung 200, und 2B ist eine diagrammatische Schnittansicht der integrierten Schaltkreisvorrichtung 200 der 2A entlang der Linie 2A-2A, gemäß verschiedenen Aspekten der vorliegenden Erfindung. In der gezeigten Ausführungsform ist die integrierte Schaltkreisvorrichtung 200 eine rippenähnliche Feldeffekttransistor(FinFET)-Vorrichtung. Die Bezeichnung FinFET-Vorrichtung bezieht sich auf jeden rippenbasierten Multigatetransistor. Die FinFET-Vorrichtung 200 kann in einem Mikroprozessor, einer Speicherzelle und/oder anderen integrierten Schaltkreisvorrichtungen enthalten sein. Die 2A und 2B werden gleichzeitig diskutiert und sind zum Zwecke der Klarheit vereinfacht, um ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung zu ermöglichen. Weitere Strukturen können der FinFET-Vorrichtung 200 hinzugefügt werden und einige der unten beschriebenen Strukturen können in anderen Ausführungsformen der FinFET-Vorrichtung 200 ersetzt oder weggelassen werden.
  • Die FinFET-Vorrichtung 200 umfasst ein Substrat (Wafer) 210. Das Substrat 210 ist ein Gruppe III-V Verbindungshalbleitersubstrat, das eine Oberfläche 210A mit einer (100)-Kristallorientierung umfasst. In der gezeigten Ausführungsform umfasst das Substrat 210 Indiumarsenid (InAs). Das Substrat 210 kann deshalb als ein Indiumarsenid (InAs)-Substrat bezeichnet werden. Alternativ oder zusätzlich umfasst das Substrat 210 Galliumarsenid (GaS), Galliumphosphid (GaP), Indiumphosphid (InP), Aluminiumarsenid (AlAs), Galliumnitrid (GaN), Indiumantimon (InSb), Galliumarsenidphosphid (GaAsP), Aluminiumindiumarsenid (AlInAs), Aluminiumgalliumarsenid (AlGaAs), Galliumindiumarsenid (GaInAs), Galliumindiumphosphid (GaInP), Indiumarsenidphosphid (InAsP), Galliumindiumarsenidphosphid (GaInAsP), andere Gruppe III-V Verbindungshalbleitermaterialien oder Kombinationen davon. Das Substrat 210 umfasst in Abhängigkeit von Designanforderungen der Vorrichtung 100 verschiedene Dotierkonfigurationen. Beispielsweise kann das Substrat 210 dotierte Bereiche umfassen, die mit Dotierstoffen des p-Typs dotiert sind, wie beispielsweise Bor oder BF2, dotierte Bereiche, die mit Dotierstoffen des n-Typs dotiert sind, wie beispielsweise Phosphor oder Arsen oder Kombinationen davon. Die dotierten Bereiche können auf dem Halbleitersubstrat ausgebildet sein, in einer P-Wellstruktur, einer N-Wellstruktur, einer Dualwellstruktur oder unter Verwendung einer erhöhten Struktur.
  • Über dem Substrat 210 ist eine Rippenstruktur angeordnet und umfasst eine Rippe 212, die sich vom Substrat 210 erstreckt. Die Rippenstruktur kann in Abhängigkeit von Designanforderungen der FinFET-Vorrichtung 200 mehr oder weniger Rippen 212 umfassen. In der gezeigten Ausführungsform ist die Rippe 212 eine Erstreckung vom Substrat 210 und umfasst das Gruppe III-V Verbindungshalbleitermaterial, wie beispielsweise Indiumarsenid (InAs). Die Rippe 212 umfasst eine obere Oberfläche 212A, eine Seitenwandoberfläche 212B und eine Seitenwandoberfläche 212C. Die Seitenwandoberflächen 212B und 212C erstrecken sich im Wesentlichen senkrecht zur oberen Oberfläche 212A. In der gezeigten Ausführungsform weist die obere Oberfläche 212A eine (100)-Kristallorientierung auf, und die Seitenwandoberflächen 212B und 212C weisen eine (110)-Kristallorientierung auf. Es wird angemerkt, dass in der gezeigten Ausführungsform die obere Oberfläche 212A der Rippe 212 dieselbe Kristallorientierung wie die obere Oberfläche 210A des Substrats 210 aufweist. Die Rippenstruktur wird durch die Verwendung eines Lithographie- und Ätzprozesses ausgebildet. Beispielsweise, beginnend mit dem Substrat 210, bildet ein Lithographie- und Ätzprozess Gräben im Substrat 210 aus, wodurch die Rippe 212 ausgebildet wird, die sich vom Substrat 210 erstreckt. Der lithographische Prozess kann eine Resistbeschichtung (beispielsweise Schleuderbeschichtung), sanftes Ausheizen, Maskenausrichten, Aussetzen, Ausheizen nach dem Aussetzen, Entwickeln des Resists, Spülen, Trocknen (beispielsweise starkes Ausheizen), andere geeignete Prozesse oder Kombinationen davon umfassen. Alternativ kann der Lithographieprozess durch andere Verfahren ausgeführt oder ersetzt werden, wie eine maskenlose Lithographie, Elektronenstrahlschreiben, Ionenstrahlschreiben und/oder Nanoimprinttechnologie. Der Ätzprozess umfasst einen Trockenätzprozess, einen Nassätzprozess, andere geeignete Ätzprozesse oder Kombinationen davon. In einem Beispiel wird die Rippe 212 ausgebildet, indem eine Resistschicht über dem Substrat 210 ausgebildet, einem Muster ausgesetzt und der Resist entwickelt wird, um ein maskierendes Element mit dem Resist auszubilden. Das maskierende Element kann dann verwendet werden, um die Rippe 212 in das Substrat 210 zu ätzen, beispielsweise unter Verwendung von reaktivem Ionenätzen (reactive ion etching, RIE). Die Rippe 212 kann durch einen zweifachstrukturierenden Lithographieprozess (double-patterning lithography process, DPL-Prozess) ausgebildet werden. DPL ist ein Verfahren für das Erstellen eines Musters auf einem Substrat, indem das Muster in zwei ineinander geschachtelte Muster unterteilt wird. DPL ermöglicht eine erhöhte Strukturdichte (beispielsweise Rippen). Verschiedene DPL-Verfahren können verwendet werden, umfassend Doppelaussetzen (wie unter Verwendung von zwei Maskensätzen), Resistausfrieren, andere geeignete Prozesse oder Kombinationen davon.
  • Die Isolationsstruktur 214, wie beispielsweise eine Flachgrabenisolations(STI)-Struktur und/oder eine Struktur mit lokaler Oxidation von Silizium (local Oxidation of silicon, LOCOS), umgibt die Rippenstruktur (in der gezeigten Ausführungsform die Rippe 212) und isoliert die Rippe 212 von anderen Rippen oder anderen Strukturen, Vorrichtungen oder Bereichen der FinFET-Vorrichtung 200. Die Isolationsstruktur 214 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Materialien oder Kombinationen davon. In der gezeigten Ausführungsform ist die Isolationsstruktur 214 eine Flachgrabenisolationsstruktur (STI), die ein Oxidmaterial umfasst, wie beispielsweise Siliziumoxid. Die Isolationsstruktur 214 wird durch einen geeigneten Prozess ausgebildet. Beispielsweise kann die Isolationsstruktur 214 in der gezeigten Ausführungsform durch ein vollständiges oder teilweises Füllen der Gräben mit einem Isolationsmaterial ausgebildet werden, die ins Substrat 210 geätzt werden, um die Rippen 212 auszubilden. Die gefüllten Gräben können eine Multischichtstruktur aufweisen, beispielsweise eine thermische Oxidbedeckungsschicht, wobei Siliziumnitrid den Graben füllt.
  • Eine Gatestruktur 220 kreuzt die Rippenstruktur (insbesondere die Rippe 212), so dass die Gatestruktur 220 zwischen einem Sourcebereich S und einem Drainbereich D der Rippe 212 liegt. Ein Kanalbereich (oder Kanal) C, wird zwischen dem Sourcebereich der Rippe 212 und dem Drainbereich der Rippe 212 definiert, und die Gatestruktur 220 ist über dem Kanalbereich der Rippe 212 angeordnet. Der Sourcebereich und der Drainbereich können dotierte Bereiche umfassen, die in der Rippe 212 angeordnet sind, wie beispielsweise leicht dotierte Source- und Drain(LDD)-Bereiche, stark dotierte Source- und Drain(HDD)-Bereiche, andere dotierte Bereiche oder Kombinationen davon. Eine Dotierart der dotierten Bereiche hängt von einem Typ der herzustellenden FinFET-Vorrichtung 200 ab und umfasst Dotierstoffe des p-Typs, wie beispielsweise Bor oder BF2, Dotierstoffe des n-Typs, wie beispielsweise Phosphor oder Arsen, oder Kombinationen davon. Die dotierten Bereiche werden in der Rippe 212 durch Ionenimplantationsprozesse, lithographische Prozesse, Diffusionsprozesse, Ausheizprozesse (beispielsweise schnelle thermische Ausheizprozesse und/oder Laserausheizprozesse), andere Prozesse oder Kombinationen davon ausgebildet. Die dotierten Bereiche können weiter erhöhte Source- und Drainstrukturen umfassen, wie beispielsweise epitaktische Strukturen. Die erhöhten Source- und Drainstrukturen können durch einen Epitaxieprozess ausgebildet werden, wie beispielsweise eine CVD-Technik (beispielsweise Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie, andere Prozesse oder Kombinationen davon.
  • Die Gatestruktur 220 umfasst einen Gatestapel, der ein Gatedielektrikum 222 und eine Gateelektrode 224 aufweist. Der Gatestapel kann in Abhängigkeit von Designanforderungen der FinFET-Vorrichtung 200 zahlreiche andere Schichten umfassen (wie beispielsweise Bedeckungsschichten, Diffusionsschichten, Barriereschichten, Hartmaskenschichten oder Kombinationen davon). Die Gatestruktur 220 wird durch einen geeigneten Prozess ausgebildet, umfassend Abscheidung, lithographisches Strukturieren und Ätzprozesse. Die Abscheidungsprozesse umfassen chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD), CVD mit hochdichtem Plasma (HDPCVD), metall-organische CVD (MOCVD), RPCVD, plasmaverstärkte CVD (PECVD), CVDE mit niedrigem Druck (low pressure CVD, LPCVD), Atomschichten-CVD (atomic layer CVD, ALCVD), CVD mit Atmosphärendruck (atmospheric pressure CVD, APCVD), Galvanisierung, andere geeignete Verfahren oder Kombinationen davon. Die lithographischen Strukturierungsprozesse umfassen Fotoresistbeschichtung (z. B. Schleuderbeschichtung), sanftes Ausheizen, Maskenausrichten, Aussetzen, Ausheizen nach dem Aussetzen, Entwickeln des Fotoresists, Spülen, Trocknen (z. B. starkes Ausheizen), andere geeignete Prozesse oder Kombinationen davon. Alternativ wird der lithographische Freilegungsprozess durch andere Verfahren durchgeführt oder ersetzt, wie maskenlose Fotolithographie, Elektronstrahlschreiben und Ionenstrahlschreiben. In einer weiteren Alternative könnte der lithographische Strukturierungsprozess Nanoimprinttechnologie verwenden. Die Ätzprozesse umfassen Trockenätzen, Nassätzen und/oder andere Ätzmethoden.
  • Das Gatedielektrikum 222 ist über dem Kanalbereich der Rippe 212 angeordnet, insbesondere auf den Oberflächen 212B und 212C mit der (110)-Kristallorientierung. In der gezeigten Ausführungsform umfasst das Gatedielektrikum 222 ein High-k-Dielektrikum. Beispiele der High-k-Dielektrika umfassen Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkonoxid (ZrO2), Galliumoxid (Ga2O3), Titanoxid (TiO2), Lanthanoxid (La2O3), Tantaloxid (Ta2O5), Gadoliniumoxid (Gd2O3), Yttriumoxid (Y2O3), Hafniumdioxidaluminium(HfO2-Al2O3)-Verbindungen, Hafniumaluminiumoxid (HfAlO), Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkonoxid (HfZrO), Titanaluminiumoxid (TiAlO), Lanthanaluminiumoxid (wie beispielsweise LaAlO3), andere High-k-Dielektrika oder Kombinationen davon. Das Gatedielektrikum 222 wird durch einen geeigneten Prozess ausgebildet, wie beispielsweise Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), RPCVD, plasmaverstärkte CVD (PECVD), metall-organische CVD (MOCVD), Sputtern, andere geeignete Prozesse oder Kombinationen davon. In einem Beispiel ist das Gatedielektrikum 222 eine Aluminiumoxid(Al2O3)-Schicht, die durch einen Atomlagenabscheidungsprozess ausgebildet wird, und das Gatedielektrikum 222 kann dann als eine ALD-Al2O3-Schicht bezeichnet werden. In einem Beispiel ist das Gatedielektrikum 222 eine Hafniumoxid(HfO2)-Schicht, und das Gatedielektrikum 222 kann dann als eine ALD-HfO2-Schicht bezeichnet werden.
  • Die Gateelektrode 224 ist über dem Gatedielektrikum 222 angeordnet. Die Gateelektrode 224 umfasst ein leitendes Material, wie beispielsweise polykristallines Silizium (Polysilizium), Aluminium (Al), Kupfer (Cu), Titan (Ti), Tantal (Ta), Wofram (W), Molybdän (Mo), Platin (Pt), Tantalnitrid (TaN), Titannitrid (TiN), Wolframnitrid (WN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), TaCN, TaC, TaSiN, andere leitende Materialien oder Kombinationen davon. Das leitende Material der Gatelektrode 224 kann in Abhängigkeit von Designanforderungen der FinFET-Vorrichtung 200 dotiert oder undotiert sein. Die Gateelektrode 224 wird durch einen geeigneten Prozess ausgebildet, wie beispielsweise Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), RPCVD, plasmaverstärkte CVD (PECVD), metall-organische CVD (MOCVD), Sputtern, andere geeignete Prozesse oder Kombinationen davon.
  • Die Gatestruktur 220 umfasst weiter Abstandshalter 226, die an Seitenwänden des Gatestapels angeordnet sind, insbesondere entlang der Gateelektrode 224. Die Abstandhalter 226 umfassen ein dielektrisches Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere dielektrische Materialien oder Kombinationen davon. Die Abstandshalter 226 können eine Multischichtstruktur umfassen, wie beispielsweise eine Multischichtstruktur mit einer Siliziumnitridschicht und einer Siliziumoxidschicht. Die Abstandshalter 226 werden durch einen geeigneten Prozess mit einer geeigneten Dicke ausgebildet. Beispielsweise können die Abstandshalter 226 ausgebildet werden, indem eine Siliziumnitridschicht und eine Siliziumoxidschicht abgeschieden werden, und anschließend ein Trockenätzen der Siliziumoxidschicht und der Siliziumnitridschicht durchgeführt wird, um die Abstandshalter 226 auszubilden, wie in 2A gezeigt ist.
  • Eine Hartmaskenschicht 230 ist über der Rippenstruktur angeordnet, insbesondere der Rippe 212. In der gezeigten Ausführungsform ist die Hartmaskenschicht 230 zwischen dem Gatedielektrikum 222 und der oberen Oberfläche 212A der Rippe 212 mit der (100)-Kristallorientierung angeordnet. Die Hartmaskenschicht 230 umfasst ein oxidbasiertes oder ein nitridbasiertes dielektrisches Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere oxidbasierte oder nitridbasierte Materialien oder Kombinationen davon. Alternativ wird die Hartmaskenschicht 230 bei der FinFET-Vorrichtung 200 weggelassen, so dass das Gatedielektrikum 222 auf der oberen Oberfläche 212A der Rippe 212 mit der (100)-Kristallorientierung angeordnet ist.
  • In der gezeigten Ausführungsform umfasst die FinFET-Vorrichtung 200 eine Grenzfläche 232, eine Grenzfläche 233 und eine Grenzfläche 234. Die Grenzflächen 232 und 233 befinden sich zwischen dem Gatedielektrikum 222 und der Rippe 212 mit dem Gruppe III-V Verbindungshalbleitermaterial entsprechend an den Seitenwandoberflächen 212B und 212C der Rippe 212 mit der (110)-Kristallorientierung. Die Grenzflächen 232 und 233 sind oxidfrei, d. h., dass die Grenzflächen 232 und 233 im Wesentlichen frei von natürlichem Oxid des Gruppe III-V Verbindungshalbleitermaterials sind, so dass im Wesentlichen kein erfassbares Grenzflächenoxid zwischen dem Gatedielektrikum 222 und dem Gruppe III-V Verbindungshalbleitermaterial der Rippe 212 an den Grenzflächen 232 und 233 existiert. Die Grenzflächen 232 und 233 sind oxidfrei, da die Seitenwandoberflächen 212B und 212C, die die (110)-Kristallorientierung aufweisen, elektrisch passive Oberflächen sind, die verhindern (oder wesentlich reduzieren) können, das an den Oberflächen 212B und 212C der Rippe 212 mit dem Gruppe III-V Verbindungshalbleitermaterial eine Oxidation auftritt, beispielsweise vor und während des Abscheidens des Gatedielektrikums 222. Insbesondere wurde beobachtet, dass die Oberflächen 212B und 212C eine geringere Defektdichte (mit anderen Worten eine geringe Dichte an elektrisch aktiven Defekten) aufweisen, wenn die Oberflächen 212B und 212C die (110)-Kristallorientierung haben, im Gegensatz zu anderen Kristallorientierungen, wie beispielsweise einer (100)-Kristallorientierung. Eine solche geringe Defektdichte reduziert (oder eliminiert) wesentlich ein Fermilevelpinning, so dass die Grenzflächen 232 und 233 auch als „ungepinnte Grenzflächen” bezeichnet werden können. Dementsprechend ist in der gezeigten Ausführungsform die Hartmaskenschicht 230 zwischen dem Gatedielektrikum 222 und der oberen Oberfläche 212A der Rippe 212 mit der (100)-Kristallorientierung angeordnet, um eine Nahrungstransport im Kanalbereich der Rippe 212 unterhalb der Grenzfläche 234 zu reduzieren (oder zu verhindern), wodurch ungewollte Einflüsse vermieden werden, die aus der höheren Defektdichte der Oberfläche 212A mit der (100)-Kristallorientierung resultieren. Die Grenzflächen 232, 233 und 234 bieten dementsprechend eine verbesserte Leistung der FinFET-Vorrichtung 200. Im vorliegenden Beispiel, bei dem das Gruppe III-V Verbindungshalbleitermaterial InAs ist, entstehen die oxidfreien Grenzflächen 232 und 233 dadurch, dass die Oberflächen 212B und 212C, die die (110)-Kristallorientierung aufweisen, eine gleiche Anzahl von Anionen (As-Ionen) und Kationen (In-Ionen) mit freien Bindungen aufweisen, die eine ausgeglichene Ladungsverteilung an den Oberflächen 212B und 212C mit der (110)-Kristallorientierung bieten, verglichen mit der Oberfläche 212A mit der (100)-Kristallorientierung. Es wird weiter angemerkt, dass, wenn die Hartmaskenschicht 230 bei der FinFET-Vorrichtung 200 weggelassen wird, so dass das Gatedielektrikum 222 auf der oberen Oberfläche 212A der Rippe 212 mit der 100 Kristallorientierung angeordnet ist, die FinFET-Vorrichtung 200 weiter eine verbesserte Leistungsfähigkeit aufgrund der oxidfreien Grenzflächen 232 und 233 aufweist. Verschiedene Ausführungsformen können verschiedene Vorteile aufweisen, und kein besonderer Vorteil ist für irgendeine Ausführungsform notwendigerweise erforderlich.
  • Die FinFET-Vorrichtung 200 kann weitere Verarbeitungsschritte unterlaufen, um verschiedene andere Strukturen auszubilden. Beispielsweise können Kontaktstrukturen, wie beispielsweise Silizidbereiche, auf der Gatestruktur 220 und/oder den Source- und Drainbereichen der Rippe 212 ausgebildet werden. Die Kontaktstrukturen umfassen Silizidmaterialien, wie beispielsweise Nickelsilizid (NiSi), Nickelplatinsilizid (NiPtSi), Nickelplatingermaniumsilizid (NiPtGeSi), Nickelgermaniumsilizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Kobaltsilizid (CoSi), andere Silizidmaterialien oder Kombinationen davon. Ein einem Beispiel werden die Strukturen durch einen Salizid(salicide, selbstausgerichteter Silizid)-Prozess ausgebildet. Eine dielektrische Zwischenschicht (interlevel dielectric layer, ILD) kann über dem Substrat 210 ausgebildet werden. Die ILD-Schicht umfasst ein dielektrisches Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Oxid aus TEOS, Phosphorsilikatglas (PSG), Borophosphosilikatglas (BPSG), ein Low-k-Dielektrikum, ein anderes dielektrisches Material oder Kombinationen davon. Beispielhafte Low-k-Dielektrika umfassen fluoriertes Silikatglas (FSG), kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials of Santa Clara, California), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylene, BCB (Bisbenzocyclobuten), SiLK (Dow Chemical, Midland, Michigan), Polymid, andere Low-k-Dielektrika oder Kombinationen davon. Die ILD-Schicht kann eine Multischichtstruktur mit mehreren dielektrischen Materialien umfassen. Eine Multischichtverbindungs(multilayer interconnect, MLI)-Struktur (umfassend verschiedene leitende und dielektrische Schichten) kann über dem Substrat 210 ausgebildet sein und ausgelegt sein, um die verschiedenen Strukturen oder Elemente der FinFET-Vorrichtung 200 zu verbinden. Beispielsweise kann die MLI-Struktur eine elektrische Verbindung mit der FinFET-Vorrichtung 200 bereitstellen, beispielsweise mit dem Gatestapel der Gatestruktur 220 und den Source- und Drainbereichen der Rippe 212 der FinFET-Vorrichtung 200. Die MLI-Struktur umfasst vertikale Verbindungsstrukturen, wie beispielsweise Durchgangskontaktierungen oder Kontakte, und horizontale Verbindungsstrukturen, wie beispielsweise leitende Leitungen. Die verschiedenen MLI-Strukturen umfassen verschiedene leitende Materialien. In einem Beispiel wird ein Damascene- oder Dualdamasceneprozess verwendet, um die MLI-Struktur auszubilden.
  • 3 ist ein Flussdiagramm eines Verfahrens 300 für das Herstellen einer Vorrichtung, teilweise oder vollständig, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Beispielsweise erzeugt das Verfahren 300 die Vorrichtung 100 der 1 oder die FinFET-Vorrichtung 200 der 2A und 2B. Das Verfahren 300 beginnt bei Schritt 310, wo ein Gruppe III-V Verbindungshalbleitermaterial bereitgestellt wird, das eine Oberfläche mit einer (110)-Kristallorientierung umfasst. In einem Beispiel ist das Gruppe III-V Verbindungshalbleitermaterial ein Gruppe III-V Verbindungshalbleitersubstrat, das eine Oberfläche mit einer (110)-Kristallorientierung umfasst. In einem anderen Beispiel ist das Gruppe III-V Verbindungshalbleitermaterial eine Rippenstruktur, die eine Oberfläche mit einer (110)-Kristallorientierung umfasst. Bei Schritt 320 wird natürliches Oxid, das über der Oberfläche mit der (110)-Kristallorientierung angeordnet ist, entfernt. In einem Beispiel wird die Oberfläche mit der (110)-Kristallorientierung unter Verwendung einer Salzsäurelösung (HCl-Lösung), wie beispielsweise einer verdünnten HCl-Lösung, gereinigt, um natürliches Oxid zu entfernen. Es wurde beobachtet, dass auch nach einer Reinigung des Gruppe III-V Verbindungshalbleitermaterials mit einer (110)-Kristallorientierung einige Überreste von natürlichem Oxid des Gruppe III-V Verbindungshalbleitermaterials verbleiben. Bei Schritt 330 wird nach dem Entfernen des natürlichen Oxids eine High-k-Dielektrikumsschicht auf der Oberfläche mit der (110)-Kristallorientierung ausgebildet. In einem Beispiel wird die High-k-Dielektrikumsschicht durch einen Atomlagenabscheidungsprozess ausgebildet. Beispielsweise wird eine Aluminiumoxid(Al2O3)-Schicht oder eine Hafniumoxid(HfO2)-Schicht durch den Atomlagenabscheidungsprozess ausgebildet. In einem Beispiel wird vor dem Durchführen des Atomlagenabscheidungsprozesses ein Vorbehandlungsprozess durchgeführt, der die Oberfläche mit der (110)-Kristallorientierung einem Behandlungsgas aussetzt (wie beispielsweise TMA (Trimethylaluminium (Al(CH3)3)) oder TEMAH (Tetrakis(ethylmethylamino)hafnium). Das Verfahren 300 kann weiter voranschreiten, um andere Strukturen der Vorrichtung auszubilden. Beispielsweise kann eine Gateelektrodenschicht über der High-k-Dielektrikumsschicht ausgebildet werden, wodurch ein Gatestapel ausgebildet wird, der die High-k-Dielektrikumsschicht und die Gateelektrodenschicht umfasst. Entlang den Seitenwänden des Gatestapels und/oder der Source-/Drain-Strukturen können Abstandshalter im Halbleitersubstrat ausgebildet werden, so dass der Gatestapel zwischen den Source-/Drain-Strukturen liegt. Weitere Schritte können vor, während und nach dem Verfahren 300 vorgesehen sein, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 300 ersetzt oder weggelassen werden.
  • Die vorliegende Erfindung gibt viele verschiedene Ausführungsformen an. Eine beispielhafte Vorrichtung umfasst eine Gruppe III-V Verbindungshalbleitersubstrat, das eine Oberfläche mit einer (110)-Kristallorientierung umfasst, und einen Gatestapel, der über dem Gruppe III-V Verbindungshalbleitersubstrat angeordnet ist. Der Gatestapel umfasst eine High-k-Dielektrikumsschicht, die auf der Oberfläche mit der (110)-Kristallorientierung angeordnet ist, und eine Gatelektrode, die über der High-k-Dielektrikumsschicht angeordnet ist. Eine Grenzfläche zwischen der High-k-Dielektrikumsschicht und der Oberfläche mit der (110)-Kristallorientierung ist im Wesentlichen frei von natürlichem Oxid des Gruppe III-V Verbindungshalbleitersubstrats. In einem Beispiel ist das Gruppe III-V Verbindungshalbleitermaterialsubstrat ein InAs-Substrat, und die High-k-Dielektrikumsschicht umfasst Hafniumoxid (HfO2) oder Aluminiumoxid (Al2O3). In einem Beispiel ist eine Grenzfläche zwischen der High-k-Dielektrikumsschicht und der Oberfläche mit der (110) Kristallorientierung im Wesentlichen frei von einer Grenzoxidschicht. Die Vorrichtung kann weiter einen Sourcebereich und einen Drainbereich umfassen, die im Gruppe III-V Verbindungshalbleitersubstrat angeordnet sind, wobei der Gatestapel zwischen dem Sourcebereich und dem Drainbereich liegt.
  • Eine beispielhafte integrierte Schaltkreisvorrichtung umfasst eine Gruppe III-V Verbindungshalbleitersubstrat mit einer Rippenstruktur, wobei die Rippenstruktur eine obere Oberfläche mit einer (100)-Kristallorientierung und Seitenwandoberflächen mit einer (110)-Kristallorientierung aufweist, und eine Gatestruktur, die die Rippenstruktur kreuzt, wobei die Gatestruktur einen Sourcebereich und einen Drainbereich der Rippenstruktur kreuzt, so dass ein Kanalbereich zwischen dem Sourcebereich und dem Drainbereich definiert wird. Die integrierte Schaltervorrichtung umfasst weiter eine Hartmaskenschicht, die im Kanalbereich über der oberen Oberfläche der Rippenstruktur mit der (100)-Kristallorientierung angeordnet ist. Die Gatestruktur umfasst ein Gatedielektrikum und eine Gateelektrode, wobei das Gatedielektrikum über der Hartmaskenschicht und den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung angeordnet ist, und wobei die Gateelektrode über dem Gatedielektrikum angeordnet ist. Das Gatedielektrikum kann auf den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung angeordnet sein. Eine Grenzfläche zwischen dem Gatedielektrikum und den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung ist im Wesentlichen frei von natürlichem Oxid des Gruppe III-V Verbindungshalbleitersubstrats. In einem Beispiel ist das Gruppe III-V Verbindungshalbleitersubstrat ein InAs-Substrat. Die Hartmaskenschicht umfasst ein oxidbasiertes dielektrisches Material oder ein nitridbasiertes dielektrisches Material. Das Gatedielektrikum umfasst ein High-k-Dielektrikum, wie beispielsweise HfO2 oder Al2O3. In einem Beispiel ist eine Grenzfläche zwischen dem Gatedielektrikum und den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung im Wesentlichen frei von einer Grenzoxidschicht.
  • Ein beispielhaftes Verfahren umfasst das Bereitstellen eines Gruppe III-V Verbindungshalbleitermaterials, das eine Oberfläche mit einer (110)-Kristallorientierung umfasst; das Entfernen von natürlichem Oxid, das über der Oberfläche mit der (110)-Kristallorientierung angeordnet ist; und, nach dem Entfernen des natürlichen Oxids, das Ausbilden eines Gatestapels über dem Gruppe III-V Verbindungshalbleitermaterial. Das Ausbilden des Gatestapels umfasst das Ausbilden einer High-k-Dielektrikumsschicht, die auf der Oberfläche mit der (110)-Kristallorientierung angeordnet ist, und das Ausbilden einer Gateelektrode, die über der High-k-Dielektrikumsschicht angeordnet ist. In einem Beispiel umfasst das Bereitstellen des Gruppe III-V Verbindungshalbleitermaterials mit der Oberfläche mit der (110)-Kristallorientierung das Bereitstellen eines InAs-Substrats mit einer Oberfläche mit einer (110)-Kristallorientierung. In einem anderen Beispiel umfasst das Bereitstellen des Gruppe III-V Verbindungshalbleitermaterials mit der Oberfläche mit der (110)-Kristallorientierung das Bereitstellen einer Rippenstruktur mit einer oberen Oberfläche mit einer (100)-Kristallorientierung und Seitenwandoberflächen mit einer (110)-Kristallorientierung. Das Verfahren umfasst weiter das Ausbilden einer Hartmaskenschicht über der oberen Oberfläche mit der (100)-Kristallorientierung vor dem Ausbilden des Gatestapels. Das Entfernen des natürlichen Oxids, das über der Oberfläche mit der (110)-Kristallorientierung angeordnet ist, kann das Reinigen der Oberfläche mit der (110)-Kristallorientierung mit einer Salzsäure(HCl)-Lösung umfassen. Das Ausbilden der auf der Oberfläche mit der (110)-Kristallorientierung angeordneten High-k-Dielektrikumsschicht kann das Durchführen eines Atomlagenabscheidungsprozesses umfassen, um eine Al2O3-Schicht oder eine HfO2-Schicht auszubilden. In einem Beispiel umfasst das Ausbilden der auf der Oberfläche mit der (110)-Kristallorientierung angeordneten High-k-Dielektrikumsschicht vor dem Durchführen des Atomlagenabscheidungsprozesses weiter eine Vorbehandlung der Oberfläche mit der (110)-Kristallorientierung mit TMA (Trimethylaluminium (Al(CH3)3))-Vorläufergas oder TEMAH (Tetrakis(ethylmethylamino)hafnium)-Vorläufergas.
  • Das Vorangegangene zeigt Strukturen von einigen Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Erfindung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung als Basis für die Gestaltung oder Modifikation von anderen Prozessen und Strukturen für das Ausführen derselben Zwecke und/oder für das Erreichen derselben Vorteile der Ausführungsformen, die hier eingeführt wurden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Schutzumfang der vorliegenden Erfindung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Veränderungen hier durchführen kann, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (10)

  1. Vorrichtung, umfassend: – ein Gruppe III-V Verbindungshalbleitersubstrat, das eine Oberfläche mit einer (110)-Kristallorientierung umfasst; und – einen Gatestapel, der über dem Gruppe III-V Verbindungshalbleitersubstrat angeordnet ist, wobei der Gatestapel umfasst: – eine High-k-Dielektrikumsschicht, die auf der Oberfläche mit der (110)-Kristallorientierung angeordnet ist, und – eine Gateelektrodenschicht, die über der High-k-Dielektrikumsschicht angeordnet ist.
  2. Vorrichtung nach Anspruch 1, wobei das Gruppe III-V Verbindungshalbleitersubstrat ein InAs-Substrat ist.
  3. Vorrichtung nach Anspruch 1, wobei eine Grenzfläche zwischen der High-k-Dielektrikumsschicht und der Oberfläche mit der (110)-Kristallorientierung im Wesentlichen frei von natürlichem Oxid des Gruppe III-V Verbindungshalbleitersubstrats ist.
  4. Vorrichtung nach Anspruch 1, wobei der Gatestapel frei von einer Grenzoxidschicht zwischen der High-k-Dielektrikumsschicht und der Oberfläche mit der (110)-Kristallorientierung ist.
  5. Integrierte Schaltkreisvorrichtung, umfassend: – ein Gruppe III-V Verbindungshalbleitersubstrat mit einer Rippenstruktur, wobei die Rippenstruktur eine obere Oberfläche mit einer (100)-Kristallorientierung und Seitenwandoberflächen mit einer (110)-Kristallorientierung aufweist; – eine Gatestruktur, die die Rippenstruktur kreuzt, wobei die Gatestruktur einen Sourcebereich und einen Drainbereich der Rippenstruktur kreuzt, so dass ein Kanalbereich zwischen dem Sourcebereich und dem Drainbereich definiert wird; und wobei eine Hartmaskenschicht im Kanalbereich über der oberen Oberfläche der Rippenstruktur mit der (100)-Kristallorientierung angeordnet ist, wobei die Gatestruktur ein Gatedielektrikum und eine Gateelektrode umfasst, wobei das Gatedielektrikum über der Hartmaskenschicht und den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung angeordnet ist, und wobei die Gateelektrode über dem Gatedielektrikum angeordnet ist.
  6. Integrierte Schaltkreisvorrichtung nach Anspruch 5, wobei das Gatedielektrikum auf den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung angeordnet ist, und wobei eine Grenzfläche zwischen dem Gatedielektrikum und den Seitenwandoberflächen der Rippenstruktur mit der (110)-Kristallorientierung im Wesentlichen frei von natürlichem Oxid des Gruppe III-V Verbindungshalbleiters ist.
  7. Integrierte Schaltkreisvorrichtung nach Anspruch 6, wobei eine Grenzfläche zwischen dem Gatedielektrikum und den Seitenwandoberflächen der Rippenstruktur mit der (110)- Kristallorientierung im Wesentlichen frei von einer Grenzoxidschicht ist.
  8. Verfahren, umfassend: – Bereitstellen eines Gruppe III-V Verbindungshalbleitermaterials, das eine Oberfläche mit einer (110)-Kristallorientierung umfasst; – Entfernen von natürlichem Oxid, das über der Oberfläche mit der (110)-Kristallorientierung angeordnet ist; und – nach dem Entfernen des natürlichen Oxids, Ausbilden eines Gatestapels über dem Gruppe III-V Verbindungshalbleitermaterials, wobei das Ausbilden des Gatestapels umfasst: – Ausbilden einer High-k-Dielektrikumsschicht auf der Oberfläche mit der (110)-Kristallorientierung; und – Ausbilden einer Gateelektrode, die über der High-k-Dielektrikumsschicht angeordnet ist.
  9. Verfahren nach Anspruch 8, wobei das Bereitstellen des Gruppe III-V Verbindungshalbleitermaterials mit der Oberfläche mit der (110)-Kristallorientierung das Bereitstellen eines InAs-Substrats umfasst, das eine Oberfläche mit einer (110)-Kristallorientierung aufweist.
  10. Verfahren nach Anspruch 8, wobei das Bereitstellen des Gruppe III-V Verbindungshalbleitermaterials, das die Oberfläche mit der (110)-Kristallorientierung aufweist, das Bereitstellen einer Rippenstruktur umfasst, die eine obere Oberfläche mit einer (100)-Kristallorientierung und Seitenwandoberflächen mit einer (110)-Kristallorientierung umfasst; und weiter umfassend das Ausbilden einer Hartmaskenschicht über der oberen Oberfläche mit der (100)-Kristallorientierung vor dem Ausbilden des Gatestapels umfasst.
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