DE102015114790B4 - Verfahren und Struktur für eine Halbleitervorrichtung mit einer Gatespacer-Schutzschicht - Google Patents

Verfahren und Struktur für eine Halbleitervorrichtung mit einer Gatespacer-Schutzschicht Download PDF

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Abstract

Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bereitstellen einer Vorstufe, die umfasst ein Substrat, einen Gatestapel über dem Substrat, eine erste dielektrische Schicht über dem Gatestapel, einen Gatespacer auf Seitenwänden des Gatestapels und auf Seitenwänden der ersten dielektrischen Schicht, und Source- und Drainkontakte (S/D-Kontakte) auf gegenüberliegenden Seiten des Gatestapels, Aussparen des Gatespacers, um die Seitenwände der ersten dielektrischen Schicht zumindest teilweise freizulegen, aber nicht die Seitenwände des Gatestapels freizulegen, und Ausbilden einer Spacerschutzschicht über dem ausgesparten Gatespacer, der ersten dielektrischen Schicht und den S/D-Kontakten.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d. h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Eine derartige Miniaturisierung bewirkte außerdem eine Steigerung der Komplexität der Verarbeitung und Herstellung von ICs, und damit diese Fortschritte umgesetzt werden, sind ähnliche Fortschritte in IC-Verarbeitung und Herstellung erforderlich.
  • Zum Beispiel umfasst ein Feldeffekttransistor (FET) typischerweise Source- und Drainmerkmale (S/D-Merkmale), die auf gegenüberliegenden Seiten eines Gatestapels angeordnet sind. Der Gatestapel ist durch einen Gatespacer umgeben, um den Gatestapel zu schützen sowie die elektrische Leistung des Gatestapels zu verbessern. Jedoch wird der Gatespacer in nachfolgenden Herstellungsprozessen, wie z. B. Mid-End-of-Line-Prozessen (MEOL-Prozessen) häufig beschädigt. Zum Beispiel werden fotolithografische und Ätzprozesse zum Definieren und Ätzen von Löchern für S/D- und Gate-Durchkontaktierungen (oder -Stöpsel) verwendet. Die Löcher werden zuweilen aufgrund von fotolithografischen Überdeckungsfehlern falsch auf die darunterliegenden Zielbereiche ausgerichtet. Infolgedessen entfernen die Ätzprozesse nicht nur das Zielmaterial, sondern auch einen Teil des Gatespacers. Dies führt zu einer Verschlechterung der Leistung des Gatestapels, einem Kurzschließen der S/D-Durchkontaktierungen mit dem Gatestapel, und zu anderen Zuverlässigkeitsproblemen und Defekten in der IC-Vorrichtung.
  • Aus US 6 888 198 B1 ist eine Vorstufe einer Halbleitervorrichtung bekannt, die ein Substrat, einen Gatestapel über dem Substrat, eine dielektrische Schicht über dem Gatestapel, einen Gatespacer auf Seitenwänden des Gatestapels und auf Seitenwänden der dielektrischen Schicht, und S/D-Kontakte auf gegenüberliegenden Seiten des Gatestapels aufweist, wobei der Gatespacer ausgespart und die dielektrische Schicht über dem Gatestapel dabei entfernt wird.
  • Aus US 2006/0003518 A1 ist ebenfalls eine Vorstufe einer Halbleitervorrichtung mit einem Aussparen des Gatespacers aus SiN und der S/D-Kontakte bekannt, wobei eine Spacerschutzschicht aus SiN über dem Gatespacer, der dielektrischen Schicht und den S/D-Kontakten gebildet wird.
  • US 6 107 667 A behandelt allgemein Gatespacer aus Low-k Materialien.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1A und 1B sind Ablaufdiagramme eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 2I, 2J, 2K und 2L sind Querschnittsansichten eines Abschnitts einer gemäß dem Verfahren in 1A und 1B gestalteten Halbleitervorrichtung gemäß einer Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleitervorrichtungen und Verfahren zum Ausbilden von diesen. Insbesondere betrifft die vorliegende Offenbarung Halbleitervorrichtungen, die Gatespacer und eine Schutzschicht über den Gatespacern aufweisen. Eine Aufgabe der vorliegenden Offenbarung ist es, einen Schutz für Gatespacer bei Ätzprozessen zum Ausbilden von Source-, Drain- und Gate-Durchkontaktierungslöchern bereitzustellen. In heutigen fotolithografischen Prozessen ist es schwierig, wenn nicht unmöglich, Überdeckungsfehler zu vermeiden. Oft entfernen die Ätzprozesse zum Ausbilden von Durchkontaktierungslöchern teilweise die Gatespacer. Dies führt zu einer Verschlechterung der elektrischen Leistung des Gates, einem Kurzschließen von Source- und Drain-Durchkontaktierungen mit Gates und zu anderen Problemen. Der bereitgestellte Gegenstand richtet sich auf derartige Probleme und bietet direkte Vorteile sowohl hinsichtlich der Vorrichtungsherstellung als auch einer Prozesssteuerung.
  • 1A und 1B zeigen ein Ablaufdiagramm eines Verfahrens 10 zum Ausbilden einer Halbleitervorrichtung 100, die eine Spacerschutzschicht über Gatespacern aufweist, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 10 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht über das, was ausdrücklich in den Ansprüchen vorgetragen ist, hinaus beschränken. Für zusätzliche Ausführungsformen des Verfahrens können zusätzliche Vorgänge vor, während und nach dem Verfahren 10 bereitgestellt werden, und einige beschriebene Vorgänge können ersetzt, eliminiert oder verschoben werden. Das Verfahren 10 ist nachstehend in Verbindung mit 2A bis 2L beschrieben, die Querschnittsansichten der Halbleitervorrichtung 100 bei verschiedenen Stufen eines Herstellungsprozesses sind.
  • Die Halbleitervorrichtung 100 ist zu Veranschaulichungszwecken bereitgestellt und beschränkt die Ausführungsformen der vorliegenden Offenbarung nicht notwendigerweise hinsichtlich einer Anzahl von Vorrichtungen, einer Anzahl von Gebieten oder einer Ausgestaltung von Strukturen oder Gebieten. Außerdem kann die Halbleitervorrichtung 100, wie in 2A bis 2L dargestellt, eine während einer Verarbeitung einer IC gefertigte Zwischenvorrichtung oder ein Abschnitt davon sein, die/der einen statischen Direktzugriffspeicher (SPAN) und/oder logische Schaltungen, passive Komponenten, wie z. B. Widerstände, Kondensatoren und Induktivitäten, und aktive Komponenten, wie z. B. p-Typ-Feldeffekttransistoren (PFETs), n-Typ-Feldeffekttransistoren (NFETs), Mehrfachgate-FETs, wie z. B. FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Biopolartransistoren, Hochvolt-Transistoren, Hochfrequenz-Transistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Bei Vorgang 12 stellt das Verfahren 10 (1A) eine Vorstufe der Vorrichtung 100, wie in 2A dargestellt, bereit. Zur Vereinfachung der Besprechung wird die Vorstufe der Vorrichtung 100 ebenfalls als die Vorrichtung 100 bezeichnet. Unter Bezugnahme auf 2A umfasst die Vorrichtung 100 ein Substrat 102 und verschiedene darin oder darauf ausgebildete Merkmale. Das Substrat 102 umfasst verschiedene Source- und Draingebiete (S/D-Gebiete) 104 und Kanalgebiete 106 zwischen den S/D-Gebieten 104. Die Vorrichtung 100 umfasst ferner mehrere Gatestapel 108, die benachbart zu den Kanalgebieten 106 angeordnet sind, eine dielektrische Schicht 110, die über jedem Gatestapel 108 angeordnet ist, und einen Gatespacer 112 auf Seitenwänden jedes Gatestapels 108 und auf Seitenwänden der jeweiligen dielektrischen Schicht 110. In der vorliegenden Ausführungsform umfasst die Vorrichtung 100 ferner eine Kontakt-Ätzstoppschicht (CES-Schicht, contact etch stop) 114 über dem Substrat 102 und auf Seitenwänden des Gatespacers 112, und eine dielektrische Zwischenschicht (ILD-Schicht) 116 über der CES-Schicht 114. Die Vorrichtung 100 umfasst ferner S/D-Kontakte 118 über den S/D-Gebieten 104, die mit den S/D-Gebieten 104 in elektrischer Kommunikation stehen. Die verschiedenen Merkmale (oder Komponenten) der Vorrichtung 100 sind nachstehend weiter beschrieben.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. In alternativen Ausführungsformen umfasst das Substrat 102 andere Elementhalbleiter, wie z. B. Germanium, einen Verbindungshalbleiter, wie z. B. Siliziumkarbid, Galliumarsenid, Indiumarsenid und Indiumphosphid, oder einen Legierungshalbleiter, wie z. B. Siliziumgermaniumkarbid, Galliumarsenidphosphid und Galliumindiumphosphid. In Ausführungsformen kann das Substrat 102 ein SOI-Substrat (Silizium auf einem Isolator) umfassen, zur Leistungsverbesserung verspannt und/oder beansprucht sein, epitaktische Gebiete umfassen, Isolationsgebiete umfassen, dotierte Gebiete umfassen und/oder andere geeignete Merkmale und Schichten umfassen.
  • Die S/D-Gebiete 104 können stark dotierte S/D-Gebiete (HDD-Gebiete), schwach dotierte S/D-Gebiete (LDD-Gebiete), angehobene Gebiete, verspannte Gebiete, epitaktisch aufgewachsene Gebiete und/oder andere geeignete Merkmale umfassen. Die S/D-Gebiete 104 können durch Ätzen und epitaktisches Aufwachsen, durch eine Halo-Implantation, eine S/D-Implantation, eine S/D-Aktivierung und/oder andere geeignete Prozesse ausgebildet werden. In einer Ausführungsform können die S/D-Gebiete 104 ferner eine Silizidierung umfassen. Zum Beispiel kann die Silizidierung mithilfe eines Prozesses ausgebildet werden, der ein Abscheiden einer Metallschicht, Ausheilen der Metallschicht, so dass die Metallschicht in der Lage ist, mit Silizium zu reagieren, um ein Silizid zu bilden, und anschließendes Entfernen der nicht umgesetzten Metallschicht umfasst. In einer Ausführungsform umfasst das Substrat 102 finnenförmige aktive Gebiete zum Ausbilden von Mehrfachgate-FETs, wie z. B. FinFETs. Um diese Ausführungsform zu unterstützen, können die S/D-Gebiete 104 und die Kanalgebiete 106 in oder auf den Finnen ausgebildet werden.
  • Die Kanalgebiete 106 sind zwischen einem Paar S/D-Gebiete 104 angeordnet. Das Kanalgebiet 106 leitet Ströme zwischen den jeweiligen S/D-Gebieten 104, wenn die Halbleitervorrichtung 100 in Betrieb ist.
  • Der Gatestapel 108 ist zu dem Kanalgebiet 106 benachbart angeordnet. Der Gatestapel 108 ist eine mehrschichtige Struktur. In einer Ausführungsform umfasst der Gatestapel 108 eine Grenzflächenschicht, eine Gatedielektrikumsschicht, eine Austrittsarbeitmetallschicht und eine Metallfüllschicht. Die Grenzflächenschicht kann ein dielektrisches Material, wie z. B. Siliziumoxid (SiO2) oder Siliziumoxinitrid (SiON), umfassen, und kann durch eine chemische Oxidation, eine thermische Oxidation, eine Atomlagenabscheidung (ALD), eine chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren ausgebildet werden. Die Gatedielektrikumsschicht kann eine Schicht aus einem High-k-Dielektrikum, wie z. B. Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3), anderen geeigneten Metalloxiden oder Kombinationen davon, umfassen und kann mithilfe einer ALD und/oder anderer geeigneter Verfahren ausgebildet werden. Die Austrittsarbeitmetallschicht kann eine p-Typ- oder eine n-Typ-Austrittsarbeitsschicht sein. Die p-Typ-Austrittsarbeitsschicht umfasst ein Metall, das aus der Gruppe aus Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon ausgewählt wird, jedoch nicht darauf beschränkt ist. Die n-Typ-Austrittsarbeitsschicht umfasst ein Metall, das aus der Gruppe aus Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkarbid-Nitrid (TaCN), Tantal-Siliziumnitrid (TaSiN) oder Kombinationen davon ausgewählt wird, jedoch nicht darauf beschränkt ist. Die Austrittsarbeitmetallschicht kann mehrere Schichten umfassen und kann mithilfe einer CVD, einer PVD und/oder eines anderen geeigneten Prozesses abgeschieden werden. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Kobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen. Die Metallfüllschicht kann mithilfe einer CVD, einer PVD, eines Plattierens und/oder anderer geeigneter Prozesse ausgebildet werden. Der Gatestapel 108 kann in einem Gate-First-Prozess oder einem Gate-Last-Prozess (d. h. einem Gateaustauschprozess) ausgebildet werden.
  • Die dielektrische Schicht 110 wird über dem Gatestapel 108 angeordnet In einer Ausführungsform umfasst die dielektrische Schicht 110 ein Metalloxid, ein Metallnitrid oder andere geeignete dielektrische Materialien. Zum Beispiel kann das Metalloxid Titanoxid (TiO2), Aluminiumoxid (Al2O3) oder andere Metalloxide sein. Zum Beispiel kann das Metallnitrid Titannitrid (TiN), Aluminiumnitrid (AlN), Aluminiumoxinitrid (AlON), Tantalnitrid (TaN) oder andere Metallnitride sein. Die dielektrische Schicht 110 kann über dem Gatestapel 108 mithilfe eines oder mehrerer Abscheidungs- und Ätzprozesse ausgebildet werden.
  • Der Gatespacer 112 kann eine Einfachschicht- oder eine Mehrfachschichtstruktur sein. In einer Ausführungsform umfasst der Spacer 112 ein Low-k-Dielektrikumsmaterial (z. B. k < 7). In einigen Ausführungsformen umfasst der Gatespacer 112 ein dielektrisches Material, wie z. B. Siliziumoxid (SiO2), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), andere dielektrische Materialien oder Kombination davon. In einem Beispiel wird der Gatespacer 112 mithilfe einer flächendeckenden Abscheidung einer ersten dielektrischen Schicht (z. B. einer SiO2-Schicht, die eine gleichförmige Dicke aufweist) als einer Liner-Schicht über der Vorrichtung 100 und einer zweiten dielektrischen Schicht (z. B. einer SiN-Schicht) als einem D-förmigen Hauptspacer über der ersten dielektrischen Schicht, und anschließendes anisotropes Ätzen, um Abschnitte der dielektrischen Schichten zu entfernen, um den Gatespacer 112 auszubilden, ausgebildet werden. In der vorliegenden Ausführungsform wird der Gatespacer 112 auf Seitenwänden des Gatestapels 108 und der dielektrischen Schicht 110 angeordnet und dient vielen Zwecken. Er schützt zum Beispiel den Gatestapel 108 während verschiedener Herstellungsprozesse, dient zu Versetzungszwecken, wenn die S/D-Gebiete 104 in dem Substrat 102 ausgebildet werden, und hilft dabei, die elektrische Leistung des Gatestapels 108 zu verbessern.
  • Die CES-Schicht 114 kann ein dielektrisches Material, wie z. B. Siliziumnitrid (SiN), Siliziumoxid (SiO2), Siliziumoxinitrid (SiON) und/oder andere Materialien umfassen. Die CES-Schicht 114 kann mithilfe eines plasmaunterstützten CVD-Prozesses (PECVD-Prozesses) und/oder anderer geeigneter Abscheidungs- oder Oxidationsprozesse ausgebildet werden. Die ILD-Schicht 116 kann Materialien umfassen, wie z. B. Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie z. B. Borphosphorsilikatglas (BPSG), Quarzglas (fused silica glass, FSG), Phosphorsilikatglas (PSG), mit Bor dotiertes Silikatglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 116 kann mithilfe eines PECVD-Prozesses, eines FCVD-Prozesses (Flowable Chemical Vapor Deposition) oder einer anderen geeigneten Abscheidungstechnik abgeschieden werden. In einer Ausführungsform wird die CES-Schicht 114 über dem Substrat 102 derart abgeschieden, dass sie verschiedene Strukturen darauf abdeckt, und die ILD-Schicht 116 wird über der CES-Schicht 114 abgeschieden. Anschließend werden die ILD-Schicht 116 und die CES-Schicht 114 rückgeätzt, um die jeweiligen Abschnitte über den S/D-Gebieten 104 zu entfernen, wodurch Gräben für ein Abscheiden der S/D-Kontakte 118 bestehen bleiben. Folglich verbleiben Abschnitte der CES-Schicht 114 auf den Seitenwänden des Gatespacers 112.
  • Die S/D-Kontakte 118 werden über den S/D-Gebieten 104 angeordnet und stehen in elektrischer Kommunikation mit den S/D-Gebieten 104. Die S/D-Kontakte 118 sind durch die Struktur, die den Gatestapel 108, den Gatespacer 112 und die CES-Schicht 114 umfasst, getrennt. In einer Ausführungsform umfassen die S/D-Kontakte 118 ein Metall, wie z. B. Aluminium (Al), Wolfram (W), Kupfer (Cu), Kobalt (Co), Kombinationen davon oder ein anderes geeignetes leitfähiges Material. In einer Ausführungsform wird das S/D-Kontaktmetall unter Verwendung eines geeigneten Prozesses, wie z. B. einer CVD, einer PVD, eines Plattierens und/oder anderer geeigneter Prozesses abgeschieden. Nachdem das S/D-Kontaktmetall abgeschieden wurde, wird ein chemischmechanischer Planarisierungsprozess (CMP-Prozess) durchgeführt, um die obere Fläche der Vorrichtung 100 zu planarisieren. Folglich weisen die verschiedenen Schichten, die die dielektrische Schicht 110, den Gatespacer 112 und die S/D-Kontakte 118 umfassen, eine koplanare Fläche auf. Wie in 2A dargestellt, sind in der vorliegenden Ausführungsform eine obere Fläche 110' der dielektrischen Schicht 110, eine obere Fläche 112' des Gatespacers 112 und eine obere Fläche 118' der S/D-Kontakte 118 im Wesentlichen koplanar.
  • Bei Vorgang 14 spart das Verfahren 10 (1A) den Gatespacer 112 aus. Unter Bezugnahme auf 2B werden in der vorliegenden Ausführungsform sowohl der Gatespacer 112 als die CES-Schicht 114 im Vorgang 14 ausgespart. In Ausführungsformen kann der Vorgang 14 einen Trockenätzprozess, einen Nassätzprozess oder andere geeignete Ätzprozesse verwenden. Zum Beispiel kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Zum Beispiel kann ein Nassätzprozess ein Ätzen in verdünnter Flusssäure (diluted hydrofluoric acid, DHF), in einer Kaliumhydroxid-Lösung (KOH-Lösung), Ammoniak, einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) umfasst, oder in einem anderen geeigneten Nassätzmittel umfassen. In der vorliegenden Ausführungsform wird der Ätzprozess derart eingestellt, dass Abschnitte des Gatespacers 112 und der CES-Schicht 114 selektiv entfernt werden, während die dielektrische Schicht 110, die ILD-Schicht 116 und die S/D-Kontakte 118 im Wesentlichen unverändert bleiben. Außerdem wird der Gatespacer 112 ausgespart, um Seitenwände der dielektrischen Schicht 110 freizulegen, nicht aber die Seitenwände des Gatestapels 108 freizulegen. Mit anderen Worten ist die Rückätztiefe des Gatespacers 112 kleiner gleich der Dicke der dielektrischen Schicht 110 (entlang der „z”-Richtung). In einer Ausführungsform wird der Gatespacer 112 derart ausgespart, dass die Seitenwände der dielektrischen Schicht 110 vollständig freigelegt werden. Wie in 2B dargestellt, befindet sich die obere Fläche 112' des Gatespacers 112 nun sowohl unterhalb der oberen Fläche 110' der dielektrischen Schicht 110 als auch der oberen Fläche 118' der S/D-Kontakte 118.
  • Bei Vorgang 16 spart das Verfahren 10 (1A) die S/D-Kontakte 118 aus. Unter Bezugnahme auf 2C wird die obere Fläche 118' der S/D-Kontakte 118 bis unterhalb der oberen Fläche 110' der dielektrischen Schicht 110 ausgespart. In der vorliegenden Ausführungsform befindet sich die obere Fläche 118' der S/D-Kontakte 118 ebenfalls unterhalb der oberen Fläche 112' des Gatespacers 112. In einer alternativen Ausführungsform befindet sich die obere Fläche 118' der S/D-Kontakte 118 über oder auf gleicher Höhe mit der oberen Fläche 112' des Gatespacers 112. In einer noch anderen Ausführungsform wird die obere Fläche 118' der S/D-Kontakte 118 bis unterhalb einer unteren Fläche der dielektrischen Schicht 110 ausgespart. Die S/D-Kontakte 118 können durch Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere geeignete Ätzverfahren ausgespart werden. Außerdem wird der Ätzprozess derart eingestellt, dass Abschnitte der S/D-Kontakte 118 selektiv entfernt werden, während andere Merkmale der Vorrichtung 100 im Wesentlichen unverändert bleiben In einer Ausführungsform des Verfahrens 10 ist der Vorgang 16 fakultativ, d. h. der S/D-Kontakt 118 kann vor Vorgang 18 ausgespart werden oder nicht.
  • Bei Vorgang 18 bildet das Verfahren 10 (1A) eine Spacerschutzschicht 120 über der Vorrichtung 100. Unter Bezugnahme auf 2D deckt die Spacerschutzschicht 120 die oberen Flächen der verschiedenen Merkmale 110, 112, 114, 116 und 118 ab. In der vorliegenden Ausführungsform ist die Spacerschutzschicht 120 eine konforme Schicht, d. h. sie weist eine im Wesentlichen gleichmäßige Dicke (in der „x-z”-Ebene) auf. In verschiedenen Ausführungsformen weist die Spacerschutzschicht 120 eine Dicke auf, die im Bereich von ungefähr 1 nm bis 20 nm (10 bis 200 Angström) liegt. Die Spacerschutzschicht 120 kann ein Metalloxid, ein Metallnitrid oder andere geeignete dielektrische Materialien umfassen. Zum Beispiel kann das Metalloxid Titanoxid (TiO2), Aluminiumoxid (Al2O3) oder andere Metalloxide sein. Zum Beispiel kann das Metallnitrid Titannitrid (TiN), Aluminiumnitrid (AlN), Aluminiumoxinitrid (AlON), Tantalnitrid (TaN) oder andere Metallnitride sein. In verschiedenen Ausführungsformen umfasst die Spacerschutzschicht 120 ein Material, das von dem Material der dielektrischen Schicht 110 verschieden ist. Die Spacerschutzschicht 120 kann mithilfe einer ALD, einer PVD, einer CVD oder anderer geeigneter Abscheidungsverfahren ausgebildet werden.
  • Bei Vorgang 20 bildet das Verfahren 10 (1A) eine weitere dielektrische Schicht 122 über der Spacerschutzschicht 120. Unter Bezugnahme auf 2E wird die dielektrische Schicht 122 auf der Vorrichtung 100 abgeschieden, und füllt verschiedene darauf befindliche Gräben. Die dielektrische Schicht 122 kann ein Metalloxid (z. B. TiO2 und Al2O3), ein Metallnitrid (z. B. TiN, AlN, AlON und TaN) oder andere geeignete dielektrische Materialien umfassen. In verschiedenen Ausführungsformen umfasst die dielektrische Schicht 122 ein Material, das von der Spacerschutzschicht 120 verschieden ist. Außerdem können die dielektrischen Schichten 110 und 122 aus denselben oder aus verschiedenen Materialien sein. Die dielektrische Schicht 122 kann unter Verwendung einer PVD, einer CVD oder anderer Abscheidungsverfahren abgeschieden werden.
  • Bei Vorgang 22 spart das Verfahren 10 (1A) die dielektrische Schicht 122 und die Spacerschutzschicht 120 aus, um die dielektrische Schicht 110 freizulegen. Unter Bezugnahme auf 2F wird die dielektrische Schicht 122 ausgespart, und Abschnitte der Spacerschutzschicht 120 über der dielektrischen Schicht 110 werden entfernt. In einer Ausführungsform umfasst der Vorgang 22 einen CMP-Prozess zum Aussparen der verschiedenen Schichten. In einer weiteren Ausführungsform werden Abschnitte der ILD-Schicht 116 und Abschnitte der dielektrischen Schicht 110 ebenfalls in dem Prozess entfernt. In einer anderen Ausführungsform, in der die S/D-Kontakte 118 nicht ausgespart werden (z. B. wird der Vorgang 16 nicht durchgeführt), kann der Vorgang 22 auch Abschnitte der S/D-Kontakte 118 entfernen. In einer noch anderen Ausführungsform verbleiben Abschnitte der Spacerschutzschicht 120 auf den Seitenwänden (entlang der „z”-Richtung) der dielektrischen Schicht 110. In verschiedenen Ausführungsformen verbleiben Abschnitte der Spacerschutzschicht 120 über dem Gatespacer 112 im Vorgang 22 im Wesentlichen unverändert.
  • Bei Vorgang 24 bildet das Verfahren 10 (1B) eine oder mehrere dielektrische Schichten, wo Durchkontaktierungen der ersten Ebene ausgebildet werden sollen. Die eine oder die mehreren dielektrischen Schichten werden in der vorliegenden Offenbarung als die Dielektrikumsschicht(en) der ersten Ebene (oder Ebene-1 Dielektrikumsschicht(en)) bezeichnet. Unter Bezugnahme auf 2G umfasst in der vorliegenden Ausführungsform die Dielektrikumsschicht der ersten Ebene eine CES-Schicht 124 und eine ILD-Schicht 126 über der CES-Schicht 124. Die CES-Schicht 124 kann ein dielektrisches Material, wie z. B. SiN, SiO2 und SiON, umfassen. Die ILD-Schicht 126 kann ein Oxid, wie z. B. TEOS, BPSG, FSG, PSG und BSG, umfassen. Die ILD-Schicht 126 und die CES-Schicht 124 können dieselben Materialien wie jeweils die ILD-Schicht 116 bzw. die CES-Schicht 114 umfassen oder sie können andere Materialien umfassen. Außerdem kann in der vorliegenden Ausführungsform die CES-Schicht 124 dasselbe Material wie die dielektrische Schicht 110 und/oder die dielektrische Schicht 122 umfassen. Die CES-Schicht 124 kann mithilfe eines PECVD-Prozesses oder anderer geeigneter Abscheidungs- oder Oxidationsprozesse ausgebildet werden Die ILD-Schicht 126 kann mithilfe eines PECVD-Prozesses, eines FCVD-Prozesses oder anderer geeigneter Abscheidungsprozesse abgeschieden werden.
  • Bei Vorgang 26 ätzt das Verfahren 10 (1B) die verschiedenen Schichten, um Löcher (oder Gräben) 128a und 128b über den S/D-Kontakten 118 auszubilden. Unter Bezugnahme auf 2H werden Abschnitte der ILD-Schicht 126, der CES-Schicht 124 und der dielektrischen Schicht 122 entfernt, und die Spacerschutzschicht 120 wird in den Löchern 128a und 128b freigelegt. Die Löcher 128a und 128b werden mithilfe von einer Vielzahl von Prozessen ausgebildet, die fotolithografische und Ätzprozesse umfassen. Der fotolithografische Prozess kann umfassen: Ausbilden eines Fotolacks (oder Fotoresists) über der ILD-Schicht 126, Belichten des Fotolacks mit einer Struktur, die verschiedene geometrische Formen für die Löcher 128a und 128b definiert, Durchführen eines Backprozesses nach der Belichtung (Post-Exposure-Bake), und Entwickeln des Fotolacks, um ein Maskierungselement, das den Fotolack umfasst, auszubilden. Das Maskierungselement, oder eine Ableitung davon, wird dann verwendet, um Aussparungen in den verschiedenen Schichten, die die Schichten 126, 124 und 122 umfassen, zu ätzen. Das Maskierungselement (z. B. ein strukturierter Fotolack) wird anschließend entfernt. Die Ätzprozesse können einen oder mehrere Trockenätzprozesse, Nassätzprozesse und andere geeignete Ätztechniken umfassen. Insbesondere umfasst der Vorgang 26 einen Ätzprozess, der derart eingestellt wird, dass die dielektrische Schicht 122 selektiv entfernt wird, während die Spacerschutzschicht 120 in dem Ätzprozess im Wesentlichen unverändert bleibt. In einer Ausführungsform umfasst der Ätzprozess ein anisotropes Ätzen, wie z. B. einen anisotropen Trockenätzprozess.
  • In dem fotolithografischen Prozess ist es sehr schwierig, wenn nicht unmöglich, Überdeckungsfehler zu vermeiden. Die Überdeckungsfehler beziehen sich auf die falsche Ausrichtung zwischen den durch das Maskierungselement definierten Strukturen und dem darunterliegenden Zielbereich. Zu Veranschaulichungszwecken sowie zu Vergleichszwecken zeigt 2H, dass das Loch 128a richtig auf seinen S/D-Zielkontakt 118 ausgerichtet ist, während das Loch 128b falsch auf seinen S/D-Zielkontakt 118 ausgerichtet ist. Insbesondere überlappt das Loch 128b teilweise den Spacer 112. Ohne die Spacerschutzschicht 120 würde der Ätzprozess Abschnitte des Gatespacers 112, die in dem Loch 128b freiliegend wären, entfernen. Ein Grund dafür besteht darin, dass der Gatespacer 112 typischerweise aus einem Low-k-Dielektrikumsmaterial gefertigt wird, das keine ausreichende Ätzselektivität gegenüber der dielektrischen Schicht 122 aufweist. Mit anderen Worten entfernt ein Ätzprozess, der die dielektrische Schicht 122 entfernt, im Allgemeinen ebenfalls den Gatespacer 112. Wenn der Gatespacer 112 weggeätzt wird, kann der Gatestapel 108 mit der S/D-Durchkontaktierung (oder dem S/D-Stöpsel), die in dem Loch 128b abgeschieden werden soll, kurzgeschlossen werden, was einen Vorrichtungsfehler verursacht. In der vorliegenden Ausführungsform weist die Spacerschutzschicht 120 eine ausreichende Ätzselektivität gegenüber der dielektrischen Schicht 122 auf. Folglich wird der Gatespacer 112 vorteilhafterweise vor den Ätzprozessen geschützt, auch wenn fotolithografische Überdeckungsfehler (wie in dem Beispiel des Lochs 128b) auftreten.
  • Bei Vorgang 28 ätzt das Verfahren 10 (1B) die verschiedenen Schichten, um Löcher (oder Gräben) 130a und 130b über den Gatestapeln 108 auszubilden. Unter Bezugnahme auf 2I ätzt der Ätzprozess die ILD-Schicht 126, die CES-Schicht 124 und die dielektrische Schicht 110, um eine obere Fläche der Gatestapel 108 freizulegen. In einer Ausführungsform umfasst der Vorgang 28 fotolithografische und Ätzprozesse, ähnlich dem Vorgang 26. Zum Beispiel definiert der fotolithografische Prozess ein über der ILD-Schicht 126 liegendes Maskierungselement und entwickelt es, und der Ätzprozess ätzt die verschiedenen Schichten unter Verwendung des Maskierungselements als einer Ätzmaske, um die Löcher 130a und 130b auszubilden. Die Löcher 128a und 128b können vor dem Ätzprozess zum Beispiel durch dasselbe Maskierungselement geschützt werden. In einer Ausführungsform umfasst der Vorgang 28 mehrere selektive Ätzprozesse. Zum Beispiel umfasst der Vorgang 28 einen Ätzprozess, der derart eingestellt wird, dass die CES-Schicht 124 selektiv entfernt wird, während die Spacerschutzschicht 120 im Wesentlichen unverändert bleibt. In der vorliegenden Ausführungsform umfasst der Vorgang 28 einen Ätzprozess, der derart eingestellt wird, dass die dielektrische Schicht 110 selektiv entfernt wird, während die Spacerschutzschicht 120 im Wesentlichen unverändert bleibt. In einer weiteren Ausführungsform kann der Ätzprozess ein anisotroper Ätzprozess, wie z. B. ein anisotroper Trockenätzprozess, sein.
  • Ähnlich dem, was unter Bezugnahme auf Vorgang 26 besprochen wurde, können fotolithografische Überdeckungsfehler bewirken, dass die Löcher 130a und/oder 130b in Bezug auf den jeweiligen Gatestapel 108 falsch ausgerichtet werden. Zu Veranschaulichungszwecken sowie zu Vergleichszwecken zeigt 2I, dass das Loch 130a richtig auf seinen S/D-Zielgatestapel ausgerichtet ist, dass jedoch das Loch 130b falsch auf seinen S/D-Zielgatestapel ausgerichtet ist. Insbesondere überlappt das Loch 130b teilweise den Gatespacer 112. Ohne die Spacerschutzschicht 120 würde der Ätzprozess Abschnitte des Gatespacers 112, die in dem Loch 130b freiliegend wären, wegätzen, da der Gatespacer 112 keine ausreichende Ätzselektivität gegenüber der dielektrischen Schicht 110 aufweist. Infolgedessen würde dies zu einer Verschlechterung der elektrischen Leistung des Gatestapels 108 sowie zu anderen langfristigen Zuverlässigkeitsproblemen führen. In der vorliegenden Ausführungsform wird der Gatespacer 112 vorteilhafterweise durch die Spacerschutzschicht 120 geschützt, wenn die dielektrische Schicht 110 geätzt wird.
  • Bei Vorgang 30 entfernt das Verfahren 10 (1B) gegebenenfalls Abschnitte der Spacerschutzschicht 120, die in den S/D-Durchkontaktierungslöchern 128a und 128b und in den Gate-Durchkontaktierungslöchern 130a und 130b freigelegt sind. Unter Bezugnahme auf 2J werden die Abschnitte der Spacerschutzschicht 120, insbesondere in den S/D-Durchkontaktierungslöchern 128a und 128b, entfernt, um die S/D-Kontakte 118 darunter freizulegen. In einer Ausführungsform kann die Spacerschutzschicht 120 mithilfe eines Trockenätzprozesses, eines Nassätzprozesses oder anderer geeigneter Ätzprozesse entfernt werden. In einer weiteren Ausführungsform wird der Ätzprozess derart eingestellt, dass die Spacerschutzschicht 120 selektiv entfernt wird, während der Gatespacer 112 im Wesentlichen unverändert bleibt.
  • Bei Vorgang 32 bildet das Verfahren 10 (1B) Durchkontaktierungen (oder Stöpsel) in den Löchern 128a, 128b, 130a und 130b. In einer Ausführungsform umfasst der Vorgang 32 ein Abscheiden eines Metalls 132 über der Vorrichtung 100, Füllen der Löcher (2K) und Durchführen eines CMP-Prozesses, um überschüssiges Material zu entfernen und eine obere Fläche der Vorrichtung 100 zu planarisieren (2L). Folglich werden S/D-Durchkontaktierungen 134a und 134b in den Löchern 128a bzw. 128b ausgebildet und sie stehen in elektrischer Kommunikation mit den S/D-Kontakten 118, und Gate-Durchkontaktierungen 136a und 136b werden in den Löchern 130a bzw. 130b ausgebildet und sie stehen in elektrischer Kommunikation mit dem Gatestapel 108. Die S/D-Durchkontaktierung 134a und die Gate-Durchkontaktierung 136b werden teilweise über dem jeweiligen Gatespacer 112 angeordnet. In Ausführungsformen kann das Metall 132 Aluminium (Al), Wolfram (W), Kobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen. Das Metall 132 kann mithilfe einer CVD, einer PVD, eines Plattierens und/oder anderer geeigneter Prozesse ausgebildet werden. Wie in 2L dargestellt, verbleiben die Gatespacer 112 aufgrund der Spacerschutzschicht 120 im Wesentlichen intakt während der verschiedenen Ätzprozesse in den Vorgängen 26 und 28. Abschnitte der Gatespacer 112 auf den gegenüberliegenden Seitenwänden jedes Gatestapels 108 weisen ungefähr die gleiche Höhe auch dort auf, wo die S/D-Durchkontaktierungen 134b und die Gate-Durchkontaktierungen 136b angeordnet sind. Außerdem verbleiben Abschnitte der Spacerschutzschicht 120 in der Vorrichtung 100. Zum Beispiel werden einige Abschnitte der Spacerschutzschicht 120 über dem Gatespacer 112, den S/D-Kontakten 118 und/oder der CES-Schicht 114 angeordnet.
  • Bei Vorgang 34 fährt das Verfahren 10 (1B) mit weiteren Schritten fort, um die Fertigung der Vorrichtung 100 zu vervollständigen. Zum Beispiel kann das Verfahren 10 eine mehrschichtige Verbindungsstruktur ausbilden, die die S/D-Durchkontaktierungen (134a und 134b) und die Gate-Durchkontaktierungen (136a und 136b) mit anderen Teilen der Vorrichtung 100 verbindet, um eine vollständige IC zu bilden.
  • Obwohl sie nicht beschränkend sein sollen, bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und einen Prozess zum Ausbilden von dieser. Zum Beispiel schützt die Anwesenheit einer Spacerschutzschicht über Gatespacern die Gatespacer in verschiedenen Ätzprozessen beim Ausbilden von Durchkontaktierungen der ersten Ebene (S/D-Durchkontaktierungen und Gate-Durchkontaktierungen). Der bereitgestellte Gegenstand kann leicht in einen vorhandenen IC-Fertigungsablauf integriert werden. Außerdem lässt das vorstehend offenbarte Ausbildungsverfahren gewisse Prozessabwandlungen zu und bietet eine robuste Lösung für die Fertigung von Halbleitervorrichtungen. Die vorliegende Offenbarung kann nicht nur zum Fertigen von planaren FETs verwendet werden, sondern auch zum Fertigen von dreidimensionalen Vorrichtungen und Mehrfachgate-Vorrichtungen, wie z. B. Double-Gate-FETs, FinFETs, Tri-Gate-FETs, Omega-FETs, Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen) und vertikalen GAA-Vorrichtungen.
  • In einem Aspektbeispiel richtet sich die vorliegende Offenbarung auf ein Verfahren zum Ausbilden einer Halbleitervorrichtung. Das Verfahren umfasst ein Bereitstellen einer Vorstufe, die ein Substrat, einen Gatestapel über dem Substrat, eine erste dielektrische Schicht über dem Gatestapel, einen Gatespacer auf Seitenwänden des Gatestapels und auf Seitenwänden der ersten dielektrischen Schicht, und Source- und Drainkontakte (S/D-Kontakte) auf gegenüberliegenden Seiten des Gatestapels umfasst. Das Verfahren umfasst ferner ein Aussparen des Gatespacers, um die Seitenwände der ersten dielektrischen Schicht zumindest teilweise freizulegen, aber nicht die Seitenwände des Gatestapels freizulegen. Das Verfahren umfasst ferner ein Ausbilden einer Spacerschutzschicht über dem ausgesparten Gatespacer, der ersten dielektrischen Schicht und den S/D-Kontakten.
  • In einem anderen Aspektbeispiel richtet sich die vorliegende Offenbarung auf ein Verfahren zum Ausbilden einer Halbleitervorrichtung. Das Verfahren umfasst ein Bereitstellen einer Vorstufe, die ein Substrat, einen Gatestapel über dem Substrat, eine erste dielektrische Schicht über dem Gatestapel, einen Gatespacer auf Seitenwänden des Gatestapels und auf Seitenwänden der ersten dielektrischen Schicht, und Source- und Drainkontakte (S/D-Kontakte) auf gegenüberliegenden Seiten des Gatestapels umfasst. Das Verfahren umfasst ferner ein Aussparen des Gatespacers, um die Seitenwände der ersten dielektrischen Schicht zumindest teilweise freizulegen, aber nicht die Seitenwände des Gatestapels freizulegen. Das Verfahren umfasst ferner ein Aussparen der S/D-Kontakte bis unterhalb einer oberen Fläche der ersten dielektrischen Schicht, und Ausbilden einer Spacerschutzschicht über dem ausgesparten Gatespacer, der ersten dielektrischen Schicht und den S/D-Kontakten.
  • In einem noch anderen Aspektbeispiel richtet sich die vorliegende Offenbarung auf eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Substrat, einen Gatestapel über dem Substrat, einen Gatespacer auf Seitenwänden des Gatestapels und Source- und Drainkontakte (S/D-Kontakte), die durch den Gatestapel und den Gatespacer getrennt sind. Die Halbleitervorrichtung umfasst ferner eine Spacerschutzschicht über einem Abschnitt des Gatespacers. Die Halbleitervorrichtung umfasst ferner eine Gate-Durchkontaktierung über dem Gatestapel, die mit dem Gatestapel in elektrischer Kommunikation steht, und S/D-Durchkontaktierungen über den S/D-Kontakten, die mit den S/D-Kontakten in elektrischer Kommunikation stehen.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Durchschnittsfachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Durchschnittsfachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (14)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bereitstellen einer Vorstufe, die umfasst ein Substrat, einen Gatestapel über dem Substrat, eine erste dielektrische Schicht über dem Gatestapel, einen Gatespacer auf Seitenwänden des Gatestapels und auf Seitenwänden der ersten dielektrischen Schicht, und Source- und Drainkontakte (S/D-Kontakte) auf gegenüberliegenden Seiten des Gatestapels, Aussparen des Gatespacers, um die Seitenwände der ersten dielektrischen Schicht zumindest teilweise freizulegen, aber nicht die Seitenwände des Gatestapels freizulegen, und Ausbilden einer Spacerschutzschicht über dem ausgesparten Gatespacer, der ersten dielektrischen Schicht und den S/D-Kontakten.
  2. Verfahren nach Anspruch 1, ferner umfassend: vor dem Ausbilden der Spacerschutzschicht, Aussparen der S/D-Kontakte bis unterhalb einer oberen Fläche der ersten dielektrischen Schicht.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Gatespacer, die erste dielektrische Schicht und die S/D-Kontakte vor dem Aussparen des Gatespacers koplanar sind.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussparen des Gatespacers die Seitenwände der ersten dielektrischen Schicht vollständig freilegt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer zweiten dielektrischen Schicht über der Spacerschutzschicht, und Aussparen von zumindest der zweiten dielektrischen Schicht und der Spacerschutzschicht, um eine obere Fläche der ersten dielektrischen Schicht freizulegen.
  6. Verfahren nach Anspruch 5, ferner umfassend: Ausbilden einer dielektrischen Schicht der ersten Ebene über der Vorstufe, die die Spacerschutzschicht und die erste und die zweite dielektrische Schicht aufweist, Ausbilden von S/D-Durchkontaktierungslöchern über den S/D-Kontakten durch die dielektrische Schicht der ersten Ebene, und Ausbilden eines Gate-Durchkontaktierungslochs, um den Gatestapel durch die dielektrische Schicht der ersten Ebene zumindest teilweise freizulegen.
  7. Verfahren nach Anspruch 6, ferner umfassend: Entfernen von Abschnitten der Spacerschutzschicht, die durch die S/D-Durchkontaktierungslöcher und das Gate-Durchkontaktierungsloch freigelegt sind, Ausbilden von S/D-Durchkontaktierungen in den S/D-Durchkontaktierungslöchern, und Ausbilden einer Gate-Durchkontaktierung in dem Gate-Durchkontaktierungsloch.
  8. Verfahren nach Anspruch 7, wobei das Ausbilden der S/D-Durchkontaktierungen und das Ausbilden der Gate-Durchkontaktierung mithilfe desselben Prozesses geschehen.
  9. Verfahren nach Anspruch 6, wobei das Ausbilden der S/D-Durchkontaktierungslöcher einen Ätzprozess umfasst, der derart eingestellt wird, dass die zweite dielektrische Schicht selektiv entfernt wird, während die Spacerschutzschicht im Wesentlichen unverändert bleibt.
  10. Verfahren nach Anspruch 6, wobei das Ausbilden des Gate-Durchkontaktierungslochs einen Ätzprozess umfasst, der derart eingestellt wird, dass die erste dielektrische Schicht selektiv entfernt wird, während die Spacerschutzschicht im Wesentlichen unverändert bleibt.
  11. Verfahren nach Anspruch 10, wobei der Ätzprozess ein anisotropes Ätzen umfasst.
  12. Halbleitervorrichtung, umfassend: ein Substrat, einen Gatestapel über dem Substrat, einen Gatespacer auf Seitenwänden des Gatestapels, Source- und Drainkontakte (S/D-Kontakte), die durch den Gatestapel und den Gatespacer getrennt sind, eine Spacerschutzschicht über einem Abschnitt des Gatespacers, eine Gate-Durchkontaktierung über dem Gatestapel, die mit dem Gatestapel in elektrischer Kommunikation steht, und S/D-Durchkontaktierungen über den S/D-Kontakten, die mit den S/D-Kontakten in elektrischer Kommunikation stehen, wobei sich eine obere Fläche der S/D-Kontakte unterhalb einer oberen Fläche des Gatespacers befindet, und wobei ein Abschnitt der Spacerschutzschicht über den S/D-Kontakten angeordnet ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei: ein erster und ein zweiter Abschnitt des Gatespacers sich auf gegenüberliegenden Seiten des Gatestapels befinden und ungefähr die gleiche Höhe aufweisen, und eine der S/D-Durchkontaktierungen teilweise über dem ersten Abschnitt des Gatespacers angeordnet ist.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, wobei: der erste und der zweite Abschnitt des Gatespacers sich auf gegenüberliegenden Seiten des Gatestapels befinden und ungefähr die gleiche Höhe aufweisen, und die Gate-Durchkontaktierung teilweise über dem ersten Abschnitt des Gatespacers angeordnet ist.
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