DE102019124526B4 - Designprozess für ein Herstellungsverfahren eines Halbleiterbauelements - Google Patents

Designprozess für ein Herstellungsverfahren eines Halbleiterbauelements Download PDF

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Abstract

Designprozess für ein Herstellungsverfahren umfassend:- Bilden einer ersten Finne (52), die sich von einem Substrat (50) erstreckt;- Bilden einer zweiten Finne (52), die sich von dem Substrat (50) erstreckt, wobei die zweite Finne (52) von der ersten Finne (52) um eine erste Distanz beabstandet ist;- Bilden eines Metall-Gate-Stapels (74) über der ersten Finne (52) und der zweiten Finne (52);- Abscheiden eines ersten Zwischenschichtdielektrikums (76) über dem Metall-Gate-Stapel (74); und- Bilden eines Gate-Kontakts (78), der sich durch das erste Zwischenschichtdielektrikum (76) erstreckt, um den Metall-Gate-Stapel (74) physisch zu kontaktieren, wobei der Gate-Kontakt (78) seitlich zwischen der ersten Finne (52) und der zweiten Finne (52) angeordnet ist, wobei der Gate-Kontakt von der ersten Finne um eine zweite Distanz (D2) beabstandet ist, wobei in dem Designprozess die zweite Distanz (D2) in Abhängigkeit von der ersten Distanz festgelegt (D1) wird und zwar so, dass, wenn die erste Distanz (D1) größer oder gleich wie ein erster vorbestimmter Schwellwert (T1) ist, die zweite Distanz (D2) auf einen Wert kleiner als ein zweiter vorbestimmter Schwellwert (T2) festgelegt wird, und wenn die erste Distanz (D1) kleiner als der erste vorbestimmte Schwellwert (T1) ist, die Einschränkung durch den zweiten vorbestimmten Schwellwert nicht angewandt wird.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden bei einer Vielfalt an elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und sonstigen elektronischen Geräte, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerungen der Mindestmerkmalsgröße, welche ermöglichen, dass mehr Komponenten in einem gegebenen Bereich integriert werden. Mit der Verringerung der Mindestmerkmalsgrößen entstehen jedoch zusätzliche Probleme, die angegangen werden sollten.
  • Aus der US 2013/0154011 A1 ist eine Metall-Gate-Transistorstruktur offenbart, welche eine Vielzahl von Halbleiterrippen umfasst, die über einem Halbleitersubstrat ausgebildet sind, wobei die Rippen parallel und im Abstand voneinander angeordnet sind. Eine metallhaltige Gate-Elektrode ist über dem Halbleitersubstrat ausgebildet und liegt über einem Kanal-Gate-Bereich. Jeder der Halbleiterrippen und erstreckt sich über das Halbleitersubstrat zwischen den Halbleiterrippen. Eine dielektrische Zwischenschicht liegt über der Gate-Elektrode und dem Halbleitersubstrat. Eine Vielzahl von Kontakten ist in der dielektrischen Zwischenschicht angeordnet und erstreckt sich durch die dielektrische Zwischenschicht zur Gate-Elektrode. Die US 2017/0084463 A1 offenbart eine Technik zur Bildung eines Halbleiterbauelements. Dazu wird zunächst ein Ausgangshalbleiterbauelement mit einer in einem Substrat strukturierten Rippenstruktur und einem über der Rippenstruktur gebildeten Gate bereitgestellt, wobei das Gate einen Mittelbereich und einen Endbereich aufweist. Anschließend werden ein Graben über dem Mittelbereich des Gates und ein Graben über dem Endbereich des Gates strukturiert. Die strukturierten Gräben werden dann über den Mittelbereich des Gates und den Endbereich des Gates geätzt, um die Gräben zu bilden. Aus der US2017/0162503 A1 ist eine MOS-Antisicherung mit einem beschleunigten dielektrischen Durchschlag, der durch einen Hohlraum oder eine Naht in der Elektrode hervorgerufen wird, bekannt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der klaren Erörterung wegen willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B, 1C, 2A, 2B, 2C, 2D, 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B und 6C veranschaulichen Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 7A und 7B veranschaulichen ein Gate-Kontakt-Layout gemäß einigen Ausführungsformen.
    • 8 veranschaulicht experimentelle Daten für ein Gate-Kontakt-Layout gemäß einigen Ausführungsformen.
    • 9A und 9B veranschaulichen ein Gate-Kontakt-Layout gemäß einigen anderen Ausführungsformen.
    • 10 bis 13 veranschaulichen ein Gate-Kontakt-Layout gemäß einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Gemäß einigen Ausführungsformen sind Metall-Gate-Stapel über Finnen gebildet und sind Gate-Kontakte an den Metall-Gate-Stapeln gebildet. In einigen Ausführungsformen sind Lücken in den Metall-Gate-Stapeln gebildet. Der Abstand zwischen den Gate-Kontakten und den Finnen ist gemäß dem Abstand zwischen benachbarten Finnen beschränkt. Der Abstand zwischen den Gate-Kontakten und den Enden der Metall-Gate-Stapelleitungen ist auch beschränkt. Der Abstand ist auf einen Wert beschränkt, der geringer als eine Distanz ist, mit welcher Lücken typischerweise in dem Metall-Gate-Stapel gebildet sind. Das Bilden der Gate-Kontakte auf den Lücken kann somit verhindert werden. Ferner werden in einigen Ausführungsformen die Metall-Gate-Stapelleitungen während dem Bilden geschnitten, um das Bilden von Lücken zu verhindern.
  • 1A bis 6C veranschaulichen Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. 1A, 2A, 3A, 4A, 5A und 6A sind dreidimensionale Ansichten. 1B, 2B, 3B, 4B, 5B und 6B sind Querschnittsansichten, die entlang einer Längsachse der FinFETs, z. B. senkrecht zu der Richtung des Stromflusses zwischen den Source-/Drain-Regionen der FinFETs, gezeigt sind, und sind für einen einzigen FinFET gezeigt. 1C, 2C, 3C, 4C, 5C und 6C sind Querschnittsansichten, die entlang einer Breitenachse der FinFETs, z. B. parallel zu der Richtung des Stromflusses zwischen den Source-/Drain-Regionen der FinFETs, gezeigt sind, und sind für einen einzigen FinFET gezeigt. 2D ist eine Querschnittsansicht, die entlang einer Längsachse der FinFETs gezeigt ist, durch die Source-/Drain-Regionen der FinFETs.
  • Einige hierin erörterte Ausführungsformen werden im Kontext von FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenfalls werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Vorrichtungen, wie etwa planaren FETs, verwendet werden.
  • In 1A bis 1C ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI, Semiconductor-On-Insulator)-Substrat oder dergleichen, sein, welches dotiert (z. B. mit einem p- oder einem n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder Gradientsubstrat, verwendet werden. Es ist eine Region des Substrats 50 veranschaulicht, welche zum Bilden von n-Vorrichtungen (wie etwa NMOS-Transistoren, z. B. n-FinFETs) oder zum Bilden von p-Vorrichtungen (wie etwa PMOS-Transistoren, z. B. p-FinFETs) dienen kann. Das Substrat 50 kann mehrere physisch getrennte Regionen aufweisen, in welchen eine beliebige Anzahl an Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolationsstrukturen usw.) gebildet sein können.
  • Ferner sind Finnen 52 gebildet, die sich von dem Substrat 50 erstrecken. Die Finnen 52 sind Halbleiterstreifen. In der gezeigten Ausführungsform sind die Finnen 52 ein epitaxial gezüchtetes Halbleitermaterial, das sich von dem Material des Substrats 50 unterscheidet. Die Finnen 52 können aus Silizium, Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet sein. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden des III-V-Verbundhalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, ohne jedoch darauf beschränkt zu sein. In der gezeigten Ausführungsform sind die Finnen 52 durch epitaxiales Züchten einer Schicht des Halbleitermaterials auf dem Substrat 50 und dann Ätzen von Gräben 54 in dem Halbleitermaterial gebildet, wobei die Finnen 52 aus Abschnitten des Halbleitermaterials gebildet sind, die nicht entfernt werden. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess, wie etwa ein reaktives Ionenätzen (RIE, Reactive Ion Etch), ein neutrales Strahlätzen (NBE, Neutral Beam Etch), dergleichen oder eine Kombination davon sein. Das Ätzen kann anisotrop sein. In anderen Ausführungsformen sind die Finnen 52 aus demselben Material wie das Substrat 50 und durch Ätzen von Gräben in dem Substrat 50 gebildet. Wie nachstehend erörtert wird, werden die Finnen 52 verwendet, um Kanalregionen von FinFETs zu bilden. Wenngleich nur zwei Finnen 52 veranschaulicht sind, sei darauf hingewiesen, dass eine beliebige Anzahl an Finnen 52 gebildet werden kann.
  • Die Finnen 52 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Strukturen ermöglicht, die zum Beispiel Abstände aufweisen, die kleiner als das sind, was ansonsten unter Verwendung eines einzigen direkten Photolithographieprozesses erhalten werden kann. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren.
  • Die Finnen 52 sind mit einer Breite W1 an der Fläche des Substrats 50 gebildet. In einigen Ausführungsformen liegt die Breite W1 im Bereich von ungefähr 6 nm bis ungefähr 600 nm. Zusätzlich sind die Finnen 52 um eine Distanz D1 voneinander beabstandet. Durch derartiges Beabstanden der Finnen 52 können die Finnen 52 jeweils eine separate Kanalregion bilden, während sie immer noch nahe genug sind, um sich ein gemeinsames Gate zu teilen. Wie weiter unten erläutert wird, wird die Distanz D1 gewählt, um dabei zu helfen, den Kontaktwiderstand (Rc) von nachfolgend gebildeten Kontakten bezüglich des Gates der FinFETs zu verringern. In einigen Ausführungsformen ist die Distanz D1 groß, wie etwa im Bereich von ungefähr 22 nm bis ungefähr 800 nm. In einigen Ausführungsformen ist die Distanz D1 klein, wie etwa im Bereich von ungefähr 22 nm bis ungefähr 200 nm.
  • Ferner sind Flachgrabenisolations(STI, Shallow Trench Isolation)-regionen 56 zwischen den Finnen 52 gebildet. Die STI-Regionen 56 können durch Füllen der Gräben 54 mit einem dielektrischen Material und Aussparen des dielektrischen Materials in den Gräben 54 zum Bilden der STI-Regionen 56 gebildet werden. Das dielektrische Material kann ein Oxidmaterial, ein hochdichtes Plasma-(HDP, High-Density Plasma)-oxid oder dergleichen sein. Das dielektrische Material kann nach einem optionalen Reinigen und Beschichten der Gräben 54 unter Verwendung entweder eines chemischen Dampfabscheidungs(CVD, Chemical Vapor Deposition)-verfahrens, eines CVD-Verfahrens mit hochdichtem Plasma oder eines anderen geeigneten Bildungsverfahrens, wie im Stand der Technik bekannt ist, gebildet werden.
  • Die Gräben 54 können durch Überfüllen der Gräben 54 und des Substrats 50 mit dem dielektrischen Material und dann Entfernen des überschüssigen Materials außerhalb der Gräben 54 und der Finnen 52 durch einen geeigneten Prozess, wie etwa chemisch-mechanisches Polieren (CMP, Chemical Mechanical Polishing), ein Ätzen, eine Kombination davon oder dergleichen, gebildet werden. In einer Ausführungsform entfernt der Entfernungsprozess dielektrisches Material, das über den Finnen 52 liegt, so dass die oberen Flächen der Finnen 52 freigelegt werden.
  • Nachdem die Gräben 54 mit dem dielektrischen Material gefüllt worden sind, kann dann das dielektrische Material von den oberen Flächen der Finnen 52 ausgespart werden. Das Aussparen kann durchgeführt werden, um mindestens einen Abschnitt der Seitenwände der Finnen 52 benachbart zu den oberen Flächen der Finnen 52 freizulegen. Das dielektrische Material kann unter Verwendung eines Nassätzens durch Eintauchen der oberen Flächen der Finnen 52 in ein Ätzmittel, wie etwa HF, ausgespart werden, wenngleich andere Ätzmittel, wie etwa H2, und andere Verfahren, wie etwa ein reaktives Ionenätzen, ein Trockenätzen mit Ätzmitteln wie NH3/NF3, chemisches Oxidentfernen oder chemische Trockenreinigung, verwendet werden können. Das dielektrische Material wird derart ausgespart, dass die freigelegten Abschnitte der Finnen 52 eine erste Höhe H1 aufweisen. In einigen Ausführungsformen liegt die erste Höhe H1 im Bereich von ungefähr 4,0 nm bis ungefähr 10,0 nm. Zusätzlich kann das Aussparen auch beliebiges übriggelassenes dielektrisches Material entfernen, das über den Finnen 52 liegt, wobei die Finnen 52 zur weiteren Bearbeitung freigelegt werden.
  • In 2A bis 2C werden Dummy-Gate-Dielektrika 58 und Dummy-Gate-Elektroden 60 über jeder der Finnen 52 gebildet. In einigen Ausführungsformen wird eine Dummy-Gate-Dielektrikumschicht durch thermische Oxidation, chemische Dampfabscheidung, Sputtern oder beliebige sonstige Verfahren, die im Stand der Technik bekannt sind und verwendet werden, um Dielektrikumschichten zu bilden, gebildet. Dann wird eine Dummy-Gate-Elektrodenschicht auf der Dummy-Gate-Dielektrikumschicht gebildet. Die Dummy-Gate-Elektrodenschicht kann aus einem leitfähigen Material, wie etwa Polykristallinsilizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide, Metalle oder dergleichen gebildet werden und kann durch einen Abscheidungsprozess, wie etwa physische Dampfabscheidung (PVD, Physical Vapor Deposition), chemische Dampfabscheidung (CVD), Sputterabscheidung oder dergleichen gebildet werden. Die Dummy-Gate-Elektrodenschicht und die Dummy-Gate-Dielektrikumschicht werden dann strukturiert, wie etwa durch akzeptable Photolithographie-und Ätzprozesse, wobei verbleibende Abschnitte der Dummy-Gate-Dielektrikumschicht und der Dummy-Gate-Elektrodenschicht jeweils die Dummy-Gate-Dielektrika 58 und die Dummy-Gate-Elektroden 60 bilden.
  • Ferner sind Gate-Abstandshalter 62 auf gegenüberliegenden Seiten der Dummy-Gate-Elektroden 60 über jeder der Finnen 52 gebildet. In einigen Ausführungsformen sind die Gate-Abstandshalter 62 durch ganzflächiges Abscheiden einer Abstandshalterschicht, wie etwa einer Schicht aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumcarbid oder dergleichen, durch einen Abscheidungsprozess, wie etwa CVD oder plasmaverstärktes CVD (PECVD, Plasma Enhanced CVD), gebildet. Die Abstandshalterschicht wird dann strukturiert, wie etwa durch eine oder mehrere Ätzungen, um horizontale Abschnitte der Abstandshalterschicht zu entfernen, wobei verbleibende vertikale Abschnitte der Abstandshalterschicht die Gate-Abstandshalter 62 bilden.
  • Ferner werden epitaxiale Source-/Drain-Regionen 64 in den Finnen 52 gebildet, so dass jede Dummy-Gate-Elektrode 60 seitlich zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 64 angeordnet ist. Die epitaxialen Source-/Drain-Regionen 64 üben eine Spannung in dem, was die Kanalregionen der resultierenden FinFETs sein werden, aus, wodurch die Leistung verbessert wird. Die Gate-Abstandshalter 62 trennen die epitaxialen Source-/Drain-Regionen 64 von den Dummy-Gate-Elektroden 60 um eine geeignete seitliche Distanz, so dass die epitaxialen Source-/Drain-Regionen 64 nicht darauffolgend gebildete Gates der resultierenden FinFETs kurzschließen. Die epitaxialen Source-/Drain-Regionen 64 werden durch Ätzen von Aussparungen in den Finnen 52 gebildet. Dann werden die epitaxialen Source-/Drain-Regionen 64 in der Region epitaxial in den Aussparungen gezüchtet. Die epitaxialen Source-/Drain-Regionen 64 können ein beliebiges akzeptables Material, wie es etwa für n- oder p-FinFETs geeignet ist, umfassen. Wenn zum Beispiel n-FinFETs gebildet werden, können die epitaxialen Source-/Drain-Regionen 64 Materialien umfassen, die eine Zugspannung in der Kanalregion der Finnen 52 ausüben, wie etwa SiC, SiCP, SiP oder dergleichen. Gleichermaßen können, wenn p-FinFETs gebildet werden, die epitaxialen Source-/Drain-Regionen 64 Materialien umfassen, die eine Druckspannung in der Kanalregion der Finnen 52 ausüben, wie etwa SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Regionen 64 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 angehoben sind, und können Facetten aufweisen.
  • Infolge der Epitaxieprozesse, die verwendet werden, um die epitaxialen Source-/Drain-Regionen 64 zu bilden, weisen die oberen Flächen der epitaxialen Source-/Drain-Regionen 64 Facetten auf, welche sich seitlich nach außen über Seitenwände der Finnen 52 hinweg erstrecken. In der in 2A bis 2C gezeigten Ausführungsform bleiben benachbarte epitaxiale Source-/Drain-Regionen 64 getrennt, nachdem der Epitaxieprozess abgeschlossen ist. In anderen Ausführungsformen, wie etwa der in 2D gezeigten, bewirken diese Facetten, dass sich benachbarte epitaxiale Source-/Drain-Regionen 64 eines selben FinFET zusammenfügen.
  • In 3A bis 3C ist ein erstes Zwischenschichtdielektrikum (ILD, Inter-Layer Dielectric) 66 über dem Substrat 50 abgeschieden. Das erste ILD 66 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, PECVD oder fließfähiges CVD (FCVD), gebildet werden. Dielektrische Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Es können andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet sind. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) zwischen dem ersten ILD 66 und den epitaxialen Source-/Drain-Regionen 64, den Gate-Abstandshaltern 62 und den Dummy-Gate-Elektroden 60 angeordnet. Die CESL kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, umfassen, das eine andere Ätzrate als das Material des ersten ILD 66 aufweist. In einigen Ausführungsformen wird ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt, um die obere Fläche des ersten ILD 66 mit den oberen Flächen der Dummy-Gate-Elektroden 60 und der Gate-Abstandshalter 62 auf eine Ebene zu bringen.
  • In 4A bis 4C werden die Dummy-Gate-Elektroden 60 und die Dummy-Gate-Dielektrika 58 in einem oder mehreren Ätzschritt(en) entfernt, so dass Aussparungen 68 gebildet werden. Jede Aussparung 68 legt eine Kanalregion einer j eweiligen Finne 52 frei. Jede Kanalregion ist seitlich zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 64 angeordnet. Während dem Entfernen können die Dummy-Gate-Dielektrika 58 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gate-Elektroden 60 geätzt werden. Die Dummy-Gate-Dielektrika 58 können dann wahlweise nach dem Entfernen der Dummy-Gate-Elektroden 60 entfernt werden.
  • In 5A bis 5C sind Gate-Dielektrika 70 und Gate-Elektroden 72 für Ersatz-Gates gebildet. Die Gate-Dielektrika 70 werden konformal in den Aussparungen 68 abgeschieden, wie etwa auf den oberen Flächen und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Abstandshalter 62. Die Gate-Dielektrika 70 können auch auf den oberen Flächen des ersten ILD 66 gebildet werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrika 70 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen umfassen die Gate-Dielektrika 70 ein dielektrisches high-k-Material, und in diesen Ausführungsformen können die Gate-Dielektrika 70 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Die Bildungsverfahren der Gate-Dielektrika 70 können Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition), Atomschichtabscheidung, PECVD und dergleichen umfassen. In Ausführungsformen, wo Abschnitte der Dummy-Gate-Dielektrika 58 in den Aussparungen 68 verbleiben, umfassen die Gate-Dielektrika 70 ein Material der Dummy-Gate-Dielektrika 58 (z. B. SiO2).
  • Die Gate-Elektroden 72 werden jeweils über den Gate-Dielektrika 70 abgeschieden und füllen die verbleibenden Abschnitte der Aussparungen 68. Die Gate-Elektroden 72 können ein metallhaltiges Material, wie etwa TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder Mehrfachschichten davon, umfassen. Die Gate-Elektroden 72 können durch einen Abscheidungsprozess, wie etwa Atomschichtabscheidung (ALD, Atomic Layer Deposition), gebildet werden. Die Gate-Elektroden 72 können eine beliebige Anzahl an Linerschichten, Arbeitsfunktionsabstimmungsschichten und Füllmaterialien umfassen. Nach dem Füllen der Gate-Elektroden 72 kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 70 und das Material der Gate-Elektroden 72 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 66 befinden. Die verbleibenden Abschnitte von Material der Gate-Elektroden 72 und der Gate-Dielektrika 70 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 72 und die Gate-Dielektrika 70 können gemeinsam als Gate-Stapel 74 bezeichnet werden. Die Gate-Stapel 74 erstrecken sich entlang von Seitenwänden einer Kanalregion der Finnen 52.
  • Nach dem Bilden weisen die Gate-Stapel 74 eine Breite W2 auf. In einigen Ausführungsformen liegt die Breite W2 im Bereich von ungefähr 6 nm bis ungefähr 300 nm. Wie ferner nachstehend erörtert wird, wird die Distanz D1 zwischen den Finnen 52 (siehe 1A) gemäß der Breite W2 der Gate-Stapel 74, die gebildet werden, ausgewählt.
  • In 6A bis 6C ist ein zweites ILD 76 über dem ersten ILD 66 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 76 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist das zweite ILD 76 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, gebildet und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD und PECVD, abgeschieden werden.
  • Ferner werden Gate-Kontakte 78 und Source-/Drain-Kontakte 80 durch das zweite ILD 76 und das erste ILD 66 gebildet. Öffnungen für die Source-/Drain-Kontakte 80 werden durch das erste ILD 66 und das zweite ILD 76 gebildet, und Öffnungen für die Gate-Kontakte 78 werden durch das zweite ILD 76 (und wahlweise die Gate-Maske, wenn diese gebildet wird) gebildet. Die Gate-Kontakte 78 (oder Source-/Drain-Kontakte 80) können einen Liner (wie etwa eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen) und ein leitfähiges Material umfassen. Die Öffnungen können unter Verwendung akzeptabler Photolithographie- und Ätztechniken gebildet werden. Der Liner und das leitfähige Material werden in den Öffnungen gebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitfähige Material kann durch einen Abscheidungsprozess, wie etwa CVD, gebildet werden. Es kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um überschüssiges Material von einer Fläche des zweiten ILD 76 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Source-/Drain-Kontakte 80 und Gate-Kontakte 78 in den Öffnungen. Es kann ein Temperprozess durchgeführt werden, um ein Silizid an der Schnittstelle zwischen den epitaxialen Source-/Drain-Regionen 64 und den Source-/Drain-Kontakten 80 zu bilden. Die Source-/Drain-Kontakte 80 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Regionen 64 gekoppelt, und die Gate-Kontakte 78 sind physisch und elektrisch mit den Gate-Elektroden 72 gekoppelt. Die Source-/Drain-Kontakte 80 und die Gate-Kontakte 78 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Wenngleich sie derart gezeigt sind, dass sie in denselben Querschnitten gebildet sind, sei darauf hingewiesen, dass jeder der Source-/Drain-Kontakte 80 und Gate-Kontakte 78 in verschiedenen Querschnitten gebildet sein kann, was ein Kurzschließen der Kontakte verhindern können.
  • Nach dem Bilden weisen die Gate-Kontakte 78 eine Breite W3 auf. In einigen Ausführungsformen liegt die Breite W3 im Bereich von ungefähr 10 nm bis ungefähr 20 nm. Wie weiter unten erörtert wird, werden die Abmessungen der Gate-Stapel 74 gemäß der Breite W3 der Gate-Kontakte 78 ausgewählt.
  • 7A und 7B veranschaulichen ein Layout des Gate-Kontakts 78 gemäß einigen bevorzugten Ausführungsformen der Erfindung. 7A und 7B sind Draufsichten, die einige Merkmale der Struktur von 6A bis 6C zeigen. Insbesondere sind mehrere Gate-Stapel 74 gezeigt, wobei sich jeder jeweilige Gate-Stapel 74 über zwei Finnen 52 erstreckt. Die Gate-Kontakte 78 koppeln physisch die Gate-Stapel 74 und sind in einer Distanz D2 von einer nächsten der Finnen 52 angeordnet. 7A zeigt ein Szenario, wo die Distanz D1 zwischen den Finnen 52 gering ist, z. B. wo die Distanz D1 geringer als ein vorbestimmter Schwellenwert ist (weiter unten erläutert). Wie zuvor erörtert wurde, kann eine kleine Distanz D1 im Bereich von ungefähr 22 nm bis ungefähr 200 nm liegen. 7B zeigt ein Szenario, wo die Distanz D1 zwischen den Finnen 52 groß ist, z. B. wo die Distanz D1 größer als der vorbestimmte Schwellenwert ist (weiter unten erläutert). Wie zuvor erörtert wurde, kann eine große Distanz D1 im Bereich von ungefähr 22 nm bis ungefähr 800 nm liegen.
  • Die Breite W2 der Gate-Stapel 74 wird manchmal als die kritische Abmessung der Gate-Stapel 74 bezeichnet. Bei kleineren kritischen Abmessungen können Abschnitte der Gate-Stapel 74 verformt werden. 7B ist eine Draufsicht von verformten Gate-Stapeln 74. Die verformten Gate-Stapel 74 weisen jeweils eine Lücke 82 auf. Abschnitte der Gate-Stapel 74 verformen sich, da der Wärmeausdehnungskoeffizient (CTE, Coefficient of Thermal Expansion) der Gate-Stapel 74 kleiner als der CTE der umgebenden dielektrischen Materialien (z. B. des ersten ILD 66 und der STI-Regionen 56 (siehe 6A bis 6C)) ist. Nach der thermischen Bearbeitung kann das umgebende Dielektrikum mehr schrumpfen als die Finnen 52. Das Schrumpfen des umgebenden Dielektrikums zieht die Gate-Stapel 74 auseinander, was bewirkt, dass die Lücken 82 gebildet werden. Dieses Maß an Verformung hängt von dem Volumen des umgebenden Dielektrikums ab. Abschnitte der Gate-Stapel 74, die distal bezüglich der Finnen 52 sind, sind von einem größeren Volumen an Dielektrikum umgeben, und somit tritt eine stärkere Verformung dieser Abschnitte auf. Abschnitte der Gate-Stapel 74, die in der Nähe der Finnen 52 liegen, sind von einem kleineren Volumen an Dielektrikum umgeben, und somit tritt eine schwächere (oder im Wesentlichen keine) Verformung dieser Abschnitte auf. Wenn die Distanz D1 zwischen den Finnen 52 gering ist (wie in 7A), tritt im Wesentlichen keine Verformung der Gate-Stapel 74 zwischen den Finnen 52 auf. Wenn die Distanz D1 zwischen den Finnen 52 groß ist (wie in 7B), tritt eine Verformung der Gate-Stapel 74 zwischen den Finnen 52 auf.
  • Aufgrund der Verformung weisen die Gate-Stapel 74 mehrere Breiten auf. Die Breite W2 der Gate-Stapel 74 ist die Breite der unverformten Abschnitte der Gate-Stapel 74, z. B. die Breiten der Abschnitte über den Finnen 52. Mit anderen Worten ist die Breite W2 die schmalste Breite der Gate-Stapel 74 gemessen an den schmalsten Abschnitten der Gate-Stapel 74.
  • Das Bilden der Lücken 82 verhindert nicht, dass die Gate-Stapel 74 ordnungsgemäß funktionieren. Die Lücken 82 weisen jedoch einen hohen k-Wert auf, da sie Luft oder ein Vakuum sind. Das Bilden der Gate-Kontakte 78 auf den Lücken 82 führt zu einem erhöhten Schnittstellenwiderstand zwischen den Gate-Kontakten 78 und den Gate-Stapeln 74. Der Kontaktwiderstand (Rc) der Gate-Kontakte 78 wird zum Großteil durch den Schnittstellenwiderstand zwischen den Gate-Kontakten 78 und den Gate-Stapeln 74 bestimmt, und dieser Schnittstellenwiderstand kann mit kleineren Kontaktbereichen zunehmen, z. B. wenn die Gate-Stapel 74 klein sind. Der Kontaktbereich kann weiter verkleinert werden, wenn sich die Gate-Kontakte 78 auf den Lücken 82 befinden, wodurch der Kontaktwiderstand der Gate-Kontakte 78 zunimmt.
  • Gemäß einigen Ausführungsformen werden die Gate-Kontakte 78 physisch durch Koppeln von Abschnitten der Gate-Stapel 74, die im Wesentlichen frei von Lücken 82 sind, gebildet. Der Kontaktbereich der Gate-Kontakte 78 kann somit vergrößert werden, wodurch der Kontaktwiderstand der Gate-Kontakte 78 verringert wird. Während eines erfindungsgemäßen Gestaltungsprozesses wird die Distanz D2 gemäß der Distanz D1 gebildet. Wenn die Distanz D1 größer als ein erster vorbestimmter Schwellenwert T1 ist, wird erfindungsgemäß die Distanz D2 derart beschränkt, dass sie geringer als ein zweiter vorbestimmter Schwellenwert T2 ist. 7A zeigt ein Szenario, wo die Distanz D1 geringer als der erste vorbestimmte Schwellenwert T1 ist, und somit ist die Distanz D2 erfindungsgemäß nicht beschränkt. 7B zeigt ein Szenario, wo die Distanz D1 größer als der erste vorbestimmte Schwellenwert T1 ist, und somit ist die Distanz D2 erfindungsgemäß beschränkt. Der erste vorbestimmte Schwellenwert T1 und der zweite vorbestimmte Schwellenwert T2 sind als Mehrfache der Breite W2 der Gate-Stapel 74 definiert. In einigen Ausführungsformen liegt der erste vorbestimmte Schwellenwert T1 in einem Bereich von ungefähr dem 35- bis ungefähr zum 40-fachen der Breite W2 der Gate-Stapel 74, und liegt der zweite vorbestimmte Schwellenwert T2 in einem Bereich von ungefähr dem 10- bis ungefähr dem 13-fachen der Breite W2 der Gate-Stapel 74. Ferner kann ein Verhältnis des ersten vorbestimmten Schwellenwerts T1 zu dem zweiten vorbestimmten Schwellenwert T2 im Bereich von ungefähr 3 bis ungefähr 5 liegen.
  • 8 ist eine Heatmap, die experimentelle Daten für das Layout des Gate-Kontakts 78 von 7A und 7B zeigt. In 8 stellt die X-Achse grafisch den Abstand zwischen benachbarten Finnen 52 (z. B. die Distanz D1) dar, stellt die Y-Achse grafisch den Abstand zwischen einem Gate-Kontakt 78 und einer benachbarten Finne 52 (z. B. die Distanz D2) dar, und stellen Werte auf der Heatmap den relativen Kontaktwiderstand dar. Zum Beispiel kann die X-Achse in einem Bereich von ungefähr 15 bis ungefähr 75 liegen und kann die Y-Achse in einem Bereich von ungefähr 5 bis ungefähr 20 liegen. Wie gezeigt ist, wenn die Distanz D1 geringer als der erste vorbestimmte Schwellenwert T1 war, führten alle Werte für die Distanz D2 zu einem geringen Kontaktwiderstand. Wenn jedoch die Distanz D1 größer als der erste vorbestimmte Schwellenwert T1 war, führten Werte für die Distanz D2, die größer als der zweite vorbestimmte Schwellenwert T2 waren, zu einem schnell zunehmenden relativen Kontaktwiderstand entlang des Gradienten G1. Zum Beispiel ist in Ausführungsformen, wo die Breite W2 ungefähr 6 nm beträgt, die Distanz D2 derart beschränkt, dass sie geringer als ungefähr 70 nm ist, wenn die Distanz D1 größer als oder gleich groß wie ungefähr 216 nm ist, und ist die Distanz D2 nicht beschränkt, wenn die Distanz D1 geringer als ungefähr 216 nm ist. Das Beschränken der Distanzen gemäß den experimentellen Ergebnissen, die in 8 gezeigt sind, ermöglicht, dass die Gate-Kontakte 78 platziert werden, ohne im Wesentlichen den Kontaktwiderstand zu erhöhen.
  • Die in 7A und 7B beschriebenen Ausführungsformen können auf einem selben Substrat kombiniert werden. Zum Beispiel kann in einer ersten Region des Substrats die Distanz D1 zwischen den Finnen 52 derart beschränkt werden, dass sie geringer als der erste vorbestimmte Schwellenwert T1 ist. Solch eine Beschränkung kann die Bildung von Lücken 82 in der ersten Region verhindern oder verringern. Gleichermaßen kann in einer zweiten Region des Substrats die Distanz D1 zwischen den Finnen 52 größer als der erste vorbestimmte Schwellenwert T1 sein und wird die Distanz D2 zwischen den Finnen 52 und den Gate-Kontakten 78 derart beschränkt, dass sie geringer als der zweite vorbestimmte Schwellenwert T2 ist. Solch eine Beschränkung kann dabei helfen, das Bilden der Gate-Kontakte 78 auf den Lücken 82 in der zweiten Region zu verhindern.
  • So, wie er hierin verwendet wird, bezieht sich der Begriff des „Beschränkens“ der Breiten W1 und W2 auf das Auferlegen von Beschränkungen während eines Gestaltungsprozesses für die Finnen 52 und die Gate-Kontakte 78. Nachdem der Gestaltungsprozess abgeschlossen ist, kann die Gestaltung z. B. in einer Zellenbibliothek gespeichert werden. Die Zellenbibliothek kann dann verwendet werden, um einen entsprechenden FinFET herzustellen.
  • 9A veranschaulicht ein Layout des Gate-Kontakts 78 gemäß einigen anderen Ausführungsformen. 9A ist eine Draufsicht, die einige Merkmale der Struktur von 6A bis 6C zeigt. Insbesondere sind zwei der Finnen 52 gezeigt, wobei jede jeweilige Finne 52 benachbart zu dem Ende der Metallleitungen ist, die die Gate-Stapel 74 bilden. Die Gate-Kontakte 78 koppeln physisch die Gate-Stapel 74 und sind eine Distanz D3 von den Enden der Metallleitungen angeordnet.
  • Wenn die Gate-Stapel 74 gebildet werden, können auch die Lücken 82 an den Enden der Metallleitungen gebildet werden. Wie zuvor erwähnt wurde, werden die Dummy-Gate-Dielektrika 58 und die Dummy-Gate-Elektroden 60 durch Bilden der Aussparungen 68, die Kanalregionen der Finnen 52 freilegen, und Bilden der Gate-Stapel 74 in den Aussparungen 68 ersetzt. Der/die Ätzschritt(e) zum Bilden der Aussparungen 68 führt/führen dazu, dass die Aussparungen 68 abgerundete Enden aufweisen. Wie zuvor erwähnt wurde, werden die Gate-Stapel 74 durch Abscheiden eines leitfähigen Materials in den Aussparungen 68, wie etwa mit einem ALD-Prozess, gebildet. Die abgerundeten Enden der Aussparungen 68 sind schmaler als die Hauptabschnitte der Aussparungen 68, und der ALD-Prozess kann unvollkommene Spaltenfülleigenschaften aufweisen. Von daher können die Lücken 82 an Enden der Gate-Stapel 74 in der Nähe der abgerundeten Enden gebildet werden. Die Lücken 82 sind eine Distanz D4 von den Enden der Metallleitungen angeordnet. In einigen Ausführungsformen liegt die Distanz D4 im Bereich von ungefähr 50 nm bis ungefähr 90 nm.
  • Gemäß einigen Ausführungsformen werden die Gate-Kontakte 78 physisch durch Koppeln von Abschnitten der Gate-Stapel 74, die im Wesentlichen frei von Lücken 82 sind, gebildet. Somit kann der Kontaktwiderstand der Gate-Kontakte 78 verringert werden. Während einem Gestaltungsprozess wird die Distanz D3 gemäß der Breite W2 der Gate-Stapel 74 und der Breite W3 der Gate-Kontakte 78 bestimmt. Insbesondere ist die Distanz D3 größer als die Distanz D4 und ist mindestens die Summe der Hälfte der Breite W2 und der Hälfte der Breite W3, z. B. D3, gemäß D3>D4 und D3>0,5*W2+0,5*W3 beschränkt. In einigen Ausführungsformen liegt die Distanz D3 im Bereich von ungefähr 91 nm bis ungefähr 500 nm. Von daher werden, wenn die Gate-Kontakte 78 gebildet werden, die Lücken 82 seitlich zwischen den Gate-Kontakten 78 und den Enden der Metallleitungen angeordnet. Die Distanz D3 ist groß genug, um dabei zu helfen, das Bilden der Gate-Kontakte 78 auf den Lücken 82 zu verhindern.
  • Die Distanz D1 zwischen den Finnen 52 an den Enden der Metallleitungen kann größer sein, um die größere Distanz D3 aufzunehmen. Insbesondere ist die Distanz D1 in der Ausführungsform von 9A größer als die Distanz D1 in den Ausführungsformen von 7A und 7B. In einigen Ausführungsformen liegt die Distanz D1 zwischen den Finnen 52 an den Enden der Metallleitungen im Bereich von ungefähr 442 nm bis ungefähr 1000 nm.
  • 9B veranschaulicht ein Layout des Gate-Kontakts 78 gemäß einigen anderen Ausführungsformen. 9B ist eine Draufsicht, die einige Merkmale der Struktur von 6A bis 6C zeigt. Die Ausführungsform von 9B ist ähnlich wie die Ausführungsform von 9A, weist jedoch Gate-Stapel 74 mit mehreren Breiten auf. Zum Beispiel kann eine erste Gruppe von Gate-Stapeln 74A eine Breite W2,1 aufweisen und kann eine zweite Gruppe von Gate-Stapeln 74B eine Breite W2,2 aufweisen, wobei die Breite W2,1 größer als die Breite W2,2 ist. In einigen Ausführungsformen liegt die Breite W2,1 im Bereich von ungefähr 67 nm bis ungefähr 151 nm und liegt die Breite W2,2 im Bereich von ungefähr 67 nm bis ungefähr 151 nm.
  • 10 bis 12 sind Draufsichten von Zwischenstufen bei einem Prozess zum Bilden der Gate-Kontakte 78 gemäß einigen Ausführungsformen. 13 ist eine dreidimensionale Ansicht der resultierenden Struktur. Es sind mehrere Gate-Stapel 74 gezeigt, wobei jeder jeweilige Gate-Stapel 74 anfangs als eine kontinuierliche Metallleitung gebildet wird, die sich über zwei Finnen 52 erstreckt. Die Gate-Stapel 74 können gebildet werden, um ursprünglich die Finnen 52 mehrerer Transistoren zu überspannen (wobei jeder Transistor eine oder mehrere Finnen 52 aufweisen kann). Die Distanz D1 zwischen den Finnen 52 ist groß, um einen Leitungsschnitt aufzunehmen, der darauffolgend durchgeführt wird. Insbesondere ist die Distanz D1 in der Ausführungsform von 10 bis 13 größer als die Distanz D1 in den Ausführungsformen von 7A und 7B. In einigen Ausführungsformen liegt die Distanz D1 zwischen den Finnen 52 im Bereich von ungefähr 350 nm bis ungefähr 1000 nm.
  • In 10 ist jeder jeweilige Gate-Stapel 74 in einer Region 84 geschnitten, um eine Öffnung 86 zu bilden. Die Öffnung 86 kann auch in Dielektrikumschichten um die Gate-Stapel 74 herum gebildet werden, wie etwa dem ersten ILD 66. Nach dem Schnitt werden die kontinuierlichen Metallleitungen in kleinere Metallleitungen aufgebrochen. Der Schnitt kann durch akzeptable Photolithographie- und Ätzprozesse durchgeführt werden. Zum Beispiel kann ein Photoresist gebildet werden und strukturiert werden, um die Region 84 freizulegen. Ein oder mehrere Ätzprozesse können dann auf den Gate-Stapeln 74 unter Verwendung des strukturierten Photoresists als eine Ätzmaske durchgeführt werden. Das Photoresist kann dann entfernt werden, wie etwa durch einen Veraschungsprozess. Nachdem er geschnitten worden ist, kann jeder Gate-Stapel 74 die Finnen 52 eines einzigen Transistors überspannen (wobei der Transistor eine oder mehrere Finnen 52 aufweisen kann). Durch Bilden einer kontinuierlichen Metallleitung und Schneiden derselbigen kann das Bilden von Lücken an den Enden der Metallleitungen verhindert werden. Die Enden jedes Gate-Stapels 74 sind somit frei von Lücken.
  • In 11 ist die Öffnung 86 mit einem dielektrischen Material 88 gefüllt. Das dielektrische Material 88 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid, Siliziumcarbid oder dergleichen sein und kann durch ganzflächiges Abscheiden einer Dielektrikumschicht und Planarisieren der Dielektrikumschicht zum Entfernen von Abschnitten des dielektrischen Materials 88 außerhalb der Öffnung 86 gebildet werden. Die verbleibenden Abschnitte des dielektrischen Materials 88 isolieren die geschnittenen Metallleitungen voneinander.
  • In 12 sind die Gate-Kontakte 78 gebildet, wobei sie die geschnittenen Gate-Stapel 74 berühren. Die Gate-Kontakte 78 koppeln physisch die geschnittenen Gate-Stapel 74 und sind eine selbe Distanz D3 von den Enden der Metallleitungen (z. B. von dem dielektrischen Material 88) angeordnet. Da das Bilden von Lücken verhindert worden ist, kann die Distanz D3 in der Ausführungsform von 10 bis 13 kleiner als die Distanz D3 in den Ausführungsformen von 9A und 9B sein. In einigen Ausführungsformen liegt die Distanz D3 im Bereich von ungefähr 91 nm bis ungefähr 500 nm. Die Gate-Kontakte 78 können an den Enden der geschnittenen Gate-Stapel 74 gebildet werden, ohne das Kontaktieren von Lücken verhindern zu müssen.
  • Ausführungsformen können Vorteile erzielen. Durch Beschränken der Distanz D2 zwischen den Finnen 52 und den Gate-Kontakten 78 (siehe 7B) für die Finnen 52, die um eine große Distanz D1 beabstandet sind, kann das Bilden der Gate-Kontakte 78 auf den Lücken 82 verhindert werden. Durch Vergrößern der Distanz D3 zwischen den Gate-Kontakten 78 und den Enden der Gate-Stapel-Metallleitungen kann das Bilden der Gate-Kontakte 78 auf den Lücken 82 ferner verhindert werden. Der Kontaktbereich der Gate-Kontakte 78 kann somit vergrößert werden, wodurch der Kontaktwiderstand der Gate-Kontakte 78 verringert wird. Schließlich kann durch anfängliches Bilden längerer Gate-Stapel-Metallleitungen und Schneiden der Leitungen das Bilden von Lücken verhindert werden und können die Gate-Kontakte 78 an den Enden der geschnittenen Gate-Stapel 74 gebildet werden, ohne das Kontaktieren der Lücken verhindern zu müssen.
  • Erfindungsgemäß umfasst ein Verfahren: Bilden einer ersten Finne, die sich von einem Substrat erstreckt; Bilden einer zweiten Finne, die sich von dem Substrat erstreckt, wobei die zweite Finne von der ersten Finne um eine erste Distanz beabstandet ist; Bilden eines Metall-Gate-Stapels über der ersten Finne und der zweiten Finne; Abscheiden eines ersten Zwischenschichtdielektrikums über dem Metall-Gate-Stapel; und Bilden eines Gate-Kontakts, der sich durch das erste Zwischenschichtdielektrikum erstreckt, um den Metall-Gate-Stapel physisch zu kontaktieren, wobei der Gate-Kontakt seitlich zwischen der ersten Finne und der zweiten Finne angeordnet ist, wobei der Gate-Kontakt von der ersten Finne um eine zweite Distanz beabstandet ist.
  • In einigen Ausführungsformen des Verfahrens weist der Metall-Gate-Stapel mehrere Breiten auf und ist ein Abschnitt des Metall-Gate-Stapels mit einer schmalsten Breite der mehreren Breiten über der ersten Finne angeordnet. In einigen Ausführungsformen des Verfahrens liegt der erste vorbestimmte Schwellenwert in einem Bereich vom 35-fachen bis zum 40-fachen der schmalsten Breite des Metall-Gate-Stapels. In einigen Ausführungsformen des Verfahrens liegt der zweite vorbestimmte Schwellenwert in einem Bereich vom 10-fachen bis zum 13-fachen der schmalsten Breite des Metall-Gate-Stapels. In einigen Ausführungsformen des Verfahrens liegt die schmalste Breite des Metall-Gate-Stapels in einem Bereich von 6 nm bis 300 nm. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden eines zweiten Zwischenschichtdielektrikums um den Metall-Gate-Stapel herum, wobei, nachdem das zweite Zwischenschichtdielektrikum gebildet ist, ein erster Abschnitt des Metall-Gate-Stapels eine Lücke aufweist. In einigen Ausführungsformen des Verfahrens kontaktiert der Gate-Kontakt physisch einen zweiten Abschnitt des Metall-Gate-Stapels, wobei der erste Abschnitt des Metall-Gate-Stapels distal bezüglich der ersten Finne ist, wobei der zweite Abschnitt des Metall-Gate-Stapels in der Nähe der ersten Finne liegt. In einigen Ausführungsformen des Verfahrens sind der erste Abschnitt des Metall-Gate-Stapels und der zweite Abschnitt des Metall-Gate-Stapels seitlich zwischen der ersten Finne und der zweiten Finne angeordnet.
  • In einigen Ausführungsformen des Verfahrens umfasst das Schneiden der Metallleitung Folgendes: Ätzen der Metallleitung in der ersten Region, um eine erste Öffnung durch die Metallleitung zu bilden; und Bilden eines dielektrischen Materials in der ersten Öffnung. In einigen Ausführungsformen des Verfahrens wird das erste Zwischenschichtdielektrikum ferner über dem dielektrischen Material abgeschieden. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden von Gate-Abstandshaltern benachbart zu der Metallleitung, wobei sich das dielektrische Material zwischen den Gate-Abstandshaltern erstreckt. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden eines zweiten Zwischenschichtdielektrikums um die Gate-Abstandshalter herum. In einigen Ausführungsformen des Verfahrens sind die erste Finne und der erste Metall-Gate-Stapel Teil eines ersten Transistors, wobei die zweite Finne und der zweite Metall-Gate-Stapel Teil eines zweiten Transistors sind. In einigen Ausführungsformen des Verfahrens sind die Enden des ersten Metall-Gate-Stapels und des zweiten Metall-Gate-Stapels frei von Lücken.

Claims (5)

  1. Designprozess für ein Herstellungsverfahren umfassend: - Bilden einer ersten Finne (52), die sich von einem Substrat (50) erstreckt; - Bilden einer zweiten Finne (52), die sich von dem Substrat (50) erstreckt, wobei die zweite Finne (52) von der ersten Finne (52) um eine erste Distanz beabstandet ist; - Bilden eines Metall-Gate-Stapels (74) über der ersten Finne (52) und der zweiten Finne (52); - Abscheiden eines ersten Zwischenschichtdielektrikums (76) über dem Metall-Gate-Stapel (74); und - Bilden eines Gate-Kontakts (78), der sich durch das erste Zwischenschichtdielektrikum (76) erstreckt, um den Metall-Gate-Stapel (74) physisch zu kontaktieren, wobei der Gate-Kontakt (78) seitlich zwischen der ersten Finne (52) und der zweiten Finne (52) angeordnet ist, wobei der Gate-Kontakt von der ersten Finne um eine zweite Distanz (D2) beabstandet ist, wobei in dem Designprozess die zweite Distanz (D2) in Abhängigkeit von der ersten Distanz festgelegt (D1) wird und zwar so, dass, wenn die erste Distanz (D1) größer oder gleich wie ein erster vorbestimmter Schwellwert (T1) ist, die zweite Distanz (D2) auf einen Wert kleiner als ein zweiter vorbestimmter Schwellwert (T2) festgelegt wird, und wenn die erste Distanz (D1) kleiner als der erste vorbestimmte Schwellwert (T1) ist, die Einschränkung durch den zweiten vorbestimmten Schwellwert nicht angewandt wird.
  2. Designprozess nach Anspruch 1, wobei der Metall-Gate-Stapel (74) mehrere Breiten (W2) aufweist und ein Abschnitt des Metall-Gate-Stapels (74) mit einer schmalsten Breite (W2) der mehreren (W2) Breiten über der ersten Finne (52) angeordnet ist.
  3. Designprozess nach Anspruch 2, wobei der erste vorbestimmte Schwellenwert (T1) in einem Bereich vom 35-fachen- bis zum 40-fachen der schmalsten Breite (W2) des Metall-Gate-Stapels (74) liegt.
  4. Designprozess nach Anspruch 2 oder 3, wobei der zweite vorbestimmte Schwellenwert (T2) in einem Bereich vom 10-fachen bis zum 13-fachen der schmalsten Breite (W2) des Metall-Gate-Stapels (74) liegt.
  5. Designprozess nach einem der vorherigen Ansprüche 2 bis 4, wobei die schmalste Breite (W2) des Metall-Gate-Stapels (74) in einem Bereich von 6 nm bis 300 nm liegt.
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