KR102582074B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 기판의 제1 영역에, 각각 제1 방향으로 연장되고, 제1 트렌치에 의해 측벽이 정의되는 복수의 핀을 포함하는 제1 핀형 패턴, 제1 핀형 패턴과 교차하고, 제2 방향으로 연장되는 제1 게이트 구조체, 기판의 제2 영역에, 제3 방향으로 연장되고, 제2 트렌치에 의해 측벽이 정의되는 하나의 핀을 포함하는 제2 핀형 패턴, 제2 핀형 패턴과 교차하고, 제4 방향으로 연장되는 제2 게이트 구조체, 및 기판 상에, 제1 트렌치의 적어도 일부 및 제2 트렌치의 적어도 일부를 채우는 필드 절연막을 포함하고, 필드 절연막은 제1 핀형 패턴의 측벽과 접촉하는 제1 상면과, 제2 핀형 패턴의 측벽과 접촉하는 제2 상면을 포함하고, 제1 트렌치의 바닥으로부터 필드 절연막의 제1 상면까지의 제1 높이는 제2 트렌치의 바닥으로부터 필드 절연막의 제2 상면까지의 제2 높이와 다르다.

Description

반도체 장치 및 그 제조 방법{A semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 컨택과의 접촉 저항이 감소된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 채널 이동도가 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판의 제1 영역에, 각각 제1 방향으로 연장되고, 제1 트렌치에 의해 측벽이 정의되는 복수의 핀을 포함하는 제1 핀형 패턴, 제1 핀형 패턴과 교차하고, 제2 방향으로 연장되는 제1 게이트 구조체, 기판의 제2 영역에, 제3 방향으로 연장되고, 제2 트렌치에 의해 측벽이 정의되는 하나의 핀을 포함하는 제2 핀형 패턴, 제2 핀형 패턴과 교차하고, 제4 방향으로 연장되는 제2 게이트 구조체, 및 기판 상에, 제1 트렌치의 적어도 일부 및 제2 트렌치의 적어도 일부를 채우는 필드 절연막을 포함하고, 필드 절연막은 제1 핀형 패턴의 측벽과 접촉하는 제1 상면과, 제2 핀형 패턴의 측벽과 접촉하는 제2 상면을 포함하고, 제1 트렌치의 바닥으로부터 필드 절연막의 제1 상면까지의 제1 높이는 제2 트렌치의 바닥으로부터 필드 절연막의 제2 상면까지의 제2 높이와 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판의 제1 영역에 제1 방향으로 연장되는 제1 핀형 패턴, 기판의 제2 영역에 제3 방향으로 연장되는 제2 핀형 패턴, 제1 및 제2 핀형 패턴의 적어도 일부를 둘러싸는 필드 절연막, 필드 절연막 상에, 제1 핀형 패턴과 교차하고 제2 방향으로 연장되는 제1 게이트 구조체, 필드 절연막 상에, 제2 핀형 패턴과 교차하고 제4 방향으로 연장되는 제2 게이트 구조체, 제1 핀형 패턴 상에, 제1 방향으로 이격되는 제1 에피택셜 패턴, 및 제2 핀형 패턴 상에, 제3 방향으로 이격되는 제2 에피택셜 패턴을 포함하고, 필드 절연막은 제1 게이트 구조체 아래의 제1 부분과, 제1 부분의 적어도 일측에 배치되는 제2 부분과, 제2 게이트 구조체 아래의 제3 부분과, 제3 부분의 적어도 일측에 배치되는 제4 부분을 포함하고, 제1 부분은 기판의 상면에서 제1 게이트 구조체 아래까지 제1 두께를 갖고, 제2 부분은 기판의 상면에서 필드 절연막의 상면까지 제2 두께를 갖고, 제3 부분은 기판의 상면에서 제2 게이트 구조체 아래까지 제3 두께를 갖고, 제4 부분은 기판의 상면에서 필드 절연막의 상면까지 제4 두께를 갖고, 제1 두께와 제2 두께의 차이는 제3 두께와 제4 두께의 차이보다 작고, 제1 에피택셜 패턴의 제1 부피는 제2 에피택셜 패턴의 제2 부피보다 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 핀형 패턴, 제3 방향으로 연장되는 제2 핀형 패턴, 제1 핀형 패턴과 교차하고 제2 방향으로 연장되는 제1 게이트 구조체, 제2 핀형 패턴과 교차하고 제4 방향으로 연장되는 제2 게이트 구조체, 제1 및 제2 핀형 패턴의 적어도 일부를 둘러싸는 필드 절연막, 제1 핀형 패턴 상의 제1 에피택셜 패턴, 및 제2 핀형 패턴 상의 제2 에피택셜 패턴을 포함하고, 제1 핀형 패턴의 하면의 제2 방향으로의 제1 폭은 제2 핀형 패턴의 하면의 제4 방향으로의 제2 폭보다 작고, 제1 에피택셜 패턴의 제1 부피는 제2 에피택셜 패턴의 제2 부피보다 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판의 제1 영역에 제1 방향으로 연장되는 제1 핀형 패턴을 형성하고, 기판의 제2 영역에 제3 방향으로 연장되는 제2 핀형 패턴을 형성하고, 제1 및 제2 핀형 패턴의 적어도 일부를 둘러싸는 필드 절연막을 형성하고, 제1 핀형 패턴과 교차하고, 제2 방향으로 연장되는 제1 더미 게이트를 형성하고, 제2 핀형 패턴과 교차하고, 제4 방향으로 연장되는 제2 더미 게이트를 형성하고, 제1 더미 게이트를 이용하여, 제1 핀형 패턴 상에 제1 방향으로 이격되는 제1 에피 영역을 형성하고, 제2 더미 게이트를 이용하여, 제2 핀형 패턴 상에 제3 방향으로 이격되는 제2 에피 영역을 형성하고, 제1 영역의 필드 절연막과, 제1 핀형 패턴과, 제1 에피 영역을 덮는 하드 마스크를 형성하고, 제2 영역을 식각하여, 제2 영역의 필드 절연막을 리세스(recess)하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판의 제1 영역에 제1 방향으로 연장되는 복수의 제1 반도체 패턴을 형성하고, 기판의 제2 영역에 제3 방향으로 연장되는 복수의 제2 반도체 패턴을 형성하고, 제1 영역에서, 복수의 제1 반도체 패턴의 측벽 상에 제2 방향으로 이격된 복수의 제1 마스크 패턴을 형성하고, 제2 영역에서, 복수의 제2 반도체 패턴의 측벽 상에 제4 방향으로 이격된 복수의 제2 마스크 패턴을 형성하고, 복수의 제1 마스크 패턴을 이용하여, 제1 영역에 제1 방향으로 연장되는 제1 핀형 패턴을 형성하고, 복수의 제2 마스크 패턴을 이용하여, 제2 영역에 제3 방향으로 연장되는 제2 핀형 패턴을 형성하고, 제1 핀형 패턴의 적어도 일부를 식각하여, 제1 핀형 패턴 상에 제1 에피 영역을 형성하고, 제2 핀형 패턴의 적어도 일부를 식각하여, 제2 핀형 패턴 상에 제2 에피 영역을 형성하고, 제1 및 제2 에피 영역을 채워, 제1 및 제2 에피택셜 패턴을 형성하는 것을 포함하고, 복수의 제1 마스크 패턴의 제2 방향으로의 제1 폭과, 복수의 제2 마스크 패턴의 제4 방향으로의 제2 폭은 서로 다르고, 제1 및 제2 에피택셜 패턴의 부피는 서로 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2a 및 도 2b는 도 1의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 3은 도 1의 C-C' 및 D-D'을 따라 절단한 단면도이다.
도 4는 도 1의 E-E' 및 F-F'을 따라 절단한 단면도이다.
도 5는 도 4의 영역 R을 확대한 확대도이다.
도 6은 도 4의 영역 S를 확대한 확대도이다.
도 7은 도 1의 G-G' 및 H-H'을 따라 절단한 단면도이다.
도 8 내지 도 16은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 18 내지 도 20은 도 17의 J-J' 및 K-K'을 따라 절단한 단면도이다.
도 21은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 22 내지 도 30은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 31은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 32 내지 도 34는 도 31의 P-P' 및 Q-Q'을 따라 절단한 단면도이다.
도 35 내지 도 37은 몇몇 실시예에 따른 제1 핀형 패턴 하면의 제1 폭과 제2 핀형 패턴 하면의 제2 폭을 달리하는 방법을 설명하기 위한 예시적인 도면이다.
도 38 내지 도 42는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2a 및 도 2b는 도 1의 A-A' 및 B-B'을 따라 절단한 단면도이다. 도 3은 도 1의 C-C' 및 D-D'을 따라 절단한 단면도이다. 도 4는 도 1의 E-E' 및 F-F'을 따라 절단한 단면도이다. 도 5는 도 4의 영역 R을 확대한 확대도이다. 도 6은 도 4의 영역 S를 확대한 확대도이다. 도 7은 도 1의 G-G' 및 H-H'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1은 제1 내지 제3 층간 절연막 등 몇몇 구성요소를 생략하여 도시한다. 도 1 내지 도 7을 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다.
몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 제1 핀형 패턴(110), 제2 핀형 패턴(120), 제1 게이트 구조체(G1), 제2 게이트 구조체(G2), 제1 에피택셜 패턴(310), 제2 에피택셜 패턴(340), 제1 컨택(CT1), 제2 컨택(CT2), 제1 게이트 보호층(320) 및 제2 게이트 보호층(350), 제1 층간 절연막(330), 제2 층간 절연막(360) 및 제3 층간 절연막(370)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 저마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(G1)는 제1 게이트 절연막(205), 제1 게이트 전극(210) 및 제1 게이트 스페이서(GS1)를 포함할 수 있다. 제2 게이트 구조체(G2)는 제2 게이트 절연막(215), 제2 게이트 전극(220) 및 제2 게이트 스페이서(GS2)를 포함할 수 있다.
제1 게이트 절연막(205)과 제2 게이트 절연막(215) 각각은 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 또는 납 아연 니오브산염 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제1 게이트 전극(210)과 제2 게이트 전극(220) 각각은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(210)과 제2 게이트 전극(220)은 서로 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다. 몇몇 도면에서, 제1 게이트 전극(210)과 제2 게이트 전극(220)이 단일막인 것으로 도시하나, 이는 설명의 편의를 위한 것일 뿐이고, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(210)과 제2 게이트 전극(220)은 다중막일 수도 있다. 예를 들어, 제1 게이트 전극(210)과 제2 게이트 전극(220)은 일함수 조절을 하는 일함수 도전막과, 일함수 도전막에 의해 형성된 공간을 채우는 필링(filling) 도전막을 포함할 수도 있다. 제1 게이트 전극(210)과 제2 게이트 전극(220)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또는, 제1 게이트 전극(210)과 제2 게이트 전극(220)은 금속이 아닌 실리콘(Si), 실리콘 저마늄(SiGe) 등을 포함할 수도 있다. 이러한 제1 게이트 전극(210)과 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트(replacement) 공정(또는, 게이트 라스트 공정)을 통해서 형성될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제1 게이트 스페이서(GS1)와 제2 게이트 스페이서(GS2)는, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수 있으나, 실시예들이 이에 제한되지 않는다. 몇몇 도면에서, 제1 게이트 스페이서(GS1)와 제2 게이트 스페이서(GS2)는 단일막 구조로 도시되나, 실시예들이 이에 제한되는 것은 아니며, 제1 게이트 스페이서(GS1)와 제2 게이트 스페이서(GS2)는 다중막 구조를 가질 수 있다.
예를 들어, 기판(100)이 PMOS 영역인 경우, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 붕소(B), 탄소(C), 인듐(In), 갈륨(Ga), 알루미늄(Al) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 기판(100)의 기판(100)이 PMOS 영역인 경우, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 실리콘 저마늄(SiGe)을 포함할 수 있다.
이와 달리, 기판(100)의 기판(100)이 NMOS 영역인 경우, 제1 소스/드레인 영역(130)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 인(P), 안티몬(Sb), 비소(As) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 기판(100)이 NMOS 영역인 경우, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(310) 및/또는 제2 에피택셜 패턴(340)은 예를 들어 실리콘 카바이드(SiC)를 포함할 수 있다. 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)은 SEG(Selective Epitaxial Growth) 공정을 이용하여 형성될 수 있으나, 실시예들이 이에 제한되지는 않는다.
제1 컨택(CT1) 및 제2 컨택(CT2)은 각각 제1 에피택셜 패턴(310) 및 제2 에피택셜 패턴(340)과 연결될 수 있다. 제1 컨택(CT1) 및 제2 컨택(CT2)은 금속 물질을 포함할 수 있다. 도시하지는 않았으나, 제1 컨택(CT1)과 제2 컨택(CT2)은 금속 배리어 및 실리사이드(silicide)를 포함할 수 있다. 실리사이드는 제1 컨택(CT1)과 제2 컨택(CT2)이 각각 제1 에피택셜 패턴(310) 및 제2 에피택셜 패턴(340)과 연결되는 부분에 형성될 수 있다.
제1 게이트 보호층(320) 및 제2 게이트 보호층(350)은 각각 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)가 다른 구조와 접촉하지 않도록 방지할 수 있다. 몇몇 실시예에 따르면, 제1 게이트 보호층(320) 및 제2 게이트 보호층(350)은 산화물을 포함하지 않을 수 있으나, 실시예들이 이에 제한되지는 않는다.
제1 층간 절연막(330) 내지 제3 층간 절연막(370)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX, TOSZ, USG, BSG, PSG, BPSG, PETEOS, FSG, CDO, Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG, Parylene, BCB, SiLK, polyimide, porous polymeric material 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 도전형의 반도체 구조가 배치되거나, 서로 다른 도전형의 반도체 구조가 배치될 수 있다. 예를 들어, 제1 영역(I)과 제2 영역(II)은 모두 PMOS 영역이거나, 모두 NMOS 영역일 수 있다. 다른 예를 들어, 제1 영역(I)이 PMOS 영역인 경우, 제2 영역(II)은 NMOS 영역일 수 있다. 다른 예를 들어, 제1 영역(I)이 NMOS 영역인 경우, 제2 영역(II)은 PMOS 영역일 수 있다.
몇몇 실시예에 따르면, 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 반도체 구조들이 배치되는 영역일 수 있다. 예를 들어, 제1 영역(I)은 SRAM 영역이고, 제2 영역(II)은 로직(logic) 영역일 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니고, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 필요에 따라 적절한 방식으로 제1 영역(I)과 제2 영역(II)을 구분할 수 있을 것이다.
제1 영역(I)에서, 제1 핀형 패턴(110)은 제1 방향(X1)을 따라 연장될 수 있다. 제1 핀형 패턴(110)은 복수의 핀을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)에 포함된 복수의 핀은 제2 방향(Y1)을 따라 서로 이격되고, 제1 방향(X1)을 따라 연장될 수 있다. 제1 핀형 패턴(110)의 하면은 제2 방향(Y1)으로 제1 폭(W1)을 가질 수 있다. 제1 영역(I)에서, 제1 트렌치(T1)는 제2 방향(Y1)을 따라 서로 이격되고, 제1 방향(X1)을 따라 연장될 수 있다. 제1 트렌치(T1)는 제1 핀형 패턴(110) 각각의 측벽을 정의할 수 있다.
제2 영역(II)에서, 제2 핀형 패턴(120)은 제3 방향(X2)을 따라 연장될 수 있다. 제2 핀형 패턴(120)은 하나의 핀을 포함할 수 있다. 제2 핀형 패턴(120)의 하면은 제4 방향(Y2)으로 제2 폭(W2)을 가질 수 있다. 예를 들어, 제1 핀형 패턴(110) 하면의 제1 폭(W1)과 제2 핀형 패턴(120) 하면의 제2 폭(W2)은 서로 동일할 수 있다. 이하에서, 높이, 폭 및/또는 깊이가 서로 "동일"하다는 것은 공정 상의 오차 및 측정 상의 오차 등에 의한 미세한 차이를 포함하는 의미이다. 제2 영역(II)에서, 제2 트렌치(T2)는 제3 방향(X2)을 따라 연장될 수 있다. 제2 트렌치(T2)는 제2 핀형 패턴(120)의 측벽을 정의할 수 있다. 제1 방향(X1)과 제3 방향(X2)은 서로 동일한 방향이거나, 서로 다른 방향일 수 있다. 또한, 제2 방향(Y1)과 제4 방향(Y2)은 서로 동일한 방향이거나, 서로 다른 방향일 수 있다.
몇몇 실시예에 따르면, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 기판(100)을 식각하여 형성될 수 있으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 기판(100) 상에 에피 물질을 성장시켜 형성될 수 있다. 또한, 몇몇 실시예에 따르면, 제1 핀형 패턴(110)에 포함된 복수의 핀과 제2 핀형 패턴(120)에 포함된 핀은 동일한 공정을 통해 형성된 것일 수 있다. 예를 들어, 기판(100)의 제1 영역(I)과 제2 영역(II)에 복수의 핀을 형성하고, 제2 영역(II)에 형성된 복수의 핀 중 일부를 제거하여 제2 핀형 패턴(120)을 형성할 수 있다.
제1 게이트 구조체(G1)는 제1 핀형 패턴(110)과 교차할 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 제1 영역(I)에서, 제2 방향(Y1)으로 연장되어 제1 핀형 패턴(110)과 교차할 수 있다. 제2 게이트 구조체(G2)는 제2 핀형 패턴(120)과 교차할 수 있다. 예를 들어, 제2 게이트 구조체(G2)는 제2 영역(II)에서, 제4 방향(Y2)으로 연장되어 제2 핀형 패턴(120)과 교차할 수 있다.
제1 컨택(CT1)은 제1 핀형 패턴(110)과 교차할 수 있다. 예를 들어, 제1 컨택(CT1)은 제1 영역(I)에서, 제2 방향(Y1)으로 연장되어 제1 핀형 패턴(110)과 교차할 수 있다. 제2 컨택(CT2)은 제2 핀형 패턴(120)과 교차할 수 있다. 예를 들어, 제2 컨택(CT2)은 제2 영역(II)에서, 제4 방향(Y2)으로 연장되어 제2 핀형 패턴(120)과 교차할 수 있다.
도 1 및 도 2a를 참조하면, 제1 영역(I)에서, 제1 핀형 패턴(110)은 기판(100)으로부터 제5 방향(Z1)으로 돌출될 수 있다. 제1 핀형 패턴(110)의 측벽은 제1 트렌치(T1)에 의해 정의될 수 있다. 제1 게이트 구조체(G1) 아래에서, 제1 핀형 패턴(110)의 높이를 제1 높이(H11)로 정의한다. 제2 영역(II)에서, 제2 핀형 패턴(120)은 기판(100)으로부터 제6 방향(Z2)으로 돌출될 수 있다. 제2 핀형 패턴(120)의 측벽은 제2 트렌치(T2)에 의해 정의될 수 있다. 제2 게이트 구조체(G2) 아래에서, 제2 핀형 패턴(120)의 높이를 제2 높이(H21)로 정의한다. 제5 방향(Z1)과 제6 방향(Z2)은 서로 동일한 방향일 수 있다. 몇몇 실시예에 따르면, 제1 높이(H11)와 제2 높이(H21)는 서로 동일할 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120)의 적어도 일부를 둘러쌀 수 있다. 다시 말해서, 필드 절연막(105)은 제1 트렌치(T1)의 적어도 일부와 제2 트렌치(T2)의 적어도 일부를 채울 수 있다.
제1 영역(I)에서, 제1 게이트 절연막(205)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 절연막(205)은 제1 핀형 패턴(110)과 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제1 게이트 절연막(205)은 필드 절연막(105)과 제1 핀형 패턴(110)의 측벽 일부의 프로파일을 따라 형성될 수 있다. 제2 영역(II)에서, 제2 게이트 절연막(215)은 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 절연막(215)은 제2 핀형 패턴(120)과 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제2 게이트 절연막(215)은 필드 절연막(105)과 제2 핀형 패턴(120)의 측벽 일부의 프로파일을 따라 형성될 수 있다.
제1 영역(I)에서, 제1 게이트 전극(210)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(210)은 제1 게이트 절연막(205) 상에 형성될 수 있다. 제2 영역(II)에서, 제2 게이트 전극(220)은 제4 방향(Y2)으로 연장될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(215) 상에 형성될 수 있다.
도 2b를 참조하면, 제1 영역(I)에서, 제1 활성 영역(ACT1)이 정의될 수 있다. 예를 들어, 제1 활성 영역(ACT1)은 제1 딥 트렌치(DT1)에 의해 정의될 수 있다. 제2 영역(II)에서, 제2 활성 영역(ACT2)이 정의될 수 있다. 예를 들어, 제2 활성 영역(ACT2)은 제2 딥 트렌치(DT2)에 의해 정의될 수 있다. 이하에서는 설명의 편의를 위해, 활성 영역을 따로 도시하지는 않으나, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 필요에 따라, 활성 영역을 정의하기 위해 적절한 방법으로 딥 트렌치를 형성할 수 있을 것이다.
도 3을 참조하면, 제1 영역(I)에서, 제1 게이트 스페이서(GS1)는 제1 방향(X1)으로 이격될 수 있다. 예를 들어, 제1 게이트 스페이서(GS1)는 제1 게이트 전극(210) 상에, 제1 방향(X1)으로 이격되어 형성될 수 있다. 제1 게이트 절연막(205)은 제1 게이트 스페이서(GS1)의 적어도 일 측벽을 따라 연장될 수 있다. 제2 영역(II)에서, 제2 게이트 스페이서(GS2)는 제3 방향(X2)으로 이격될 수 있다. 예를 들어, 제2 게이트 스페이서(GS2)는 제2 게이트 전극(220) 상에, 제3 방향(X2)으로 이격되어 형성될 수 있다. 제2 게이트 절연막(215)은 제2 게이트 스페이서(GS2)의 적어도 일 측벽을 따라 연장될 수 있다.
제1 영역(I)에서, 제1 에피택셜 패턴(310)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 에피택셜 패턴(310)은 제1 방향(X1)으로 이격될 수 있다. 제1 에피택셜 패턴(310) 아래에서, 제1 핀형 패턴(110)의 높이를 제3 높이(H12)로 정의한다. 제2 영역(II)에서, 제2 에피택셜 패턴(340)은 제2 핀형 패턴(120) 상에 형성될 수 있다. 제2 에피택셜 패턴(340)은 제3 방향(X2)으로 이격될 수 있다. 제2 에피택셜 패턴(340) 아래에서, 제2 핀형 패턴(120)의 높이를 제4 높이(H22)로 정의한다. 몇몇 실시예에 따르면, 제3 높이(H12)와 제4 높이(H22)는 서로 동일할 수 있다. 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)은 각각 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)의 바닥면보다 위로 돌출된 상면을 포함하는 상승된(elevated) 소오스 및 드레인 영역일 수 있으나, 실시예들이 이에 제한되지는 않는다.
제1 영역(I)에서, 제1 컨택(CT1)은 제1 에피택셜 패턴(310) 상에 형성될 수 있다. 제1 컨택(CT1)은 제1 에피택셜 패턴(310)의 적어도 일부 내에 형성된 제1 리세스(RC1)를 채움으로써 형성될 수 있다. 제1 리세스(RC1)의 깊이를 제1 깊이(D1)로 정의한다. 제1 깊이(D1)는 제3 층간 절연막(370)의 바닥면에서, 제1 리세스(RC1)의 하면까지의 깊이일 수 있다.
제2 영역(II)에서, 제2 컨택(CT2)은 제2 에피택셜 패턴(340) 상에 형성될 수 있다. 제2 컨택(CT2)은 제2 에피택셜 패턴(340)의 적어도 일부 내에 형성된 제2 리세스(RC2)를 채움으로써 형성될 수 있다. 제2 리세스(RC2)의 깊이를 제2 깊이(D2)로 정의한다. 제2 깊이(D2)는 제3 층간 절연막(370)의 바닥면에서, 제2 리세스(RC2)의 하면까지의 깊이일 수 있다. 몇몇 실시예에 따르면, 제1 깊이(D1)와 제2 깊이(D2)는 동일할 수 있다.
제1 층간 절연막(330)은 제1 에피택셜 패턴(310)과 제1 컨택(CT1) 상에 형성될 수 있다. 예를 들어, 제1 층간 절연막(330)은 제1 컨택(CT1)과 제1 게이트 구조체(G1) 사이에 형성될 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니고, 도시된 것과는 달리, 제1 컨택(CT1)과 제1 게이트 구조체(G1) 사이에 제1 층간 절연막(330)이 형성되지 않을 수도 있다. 제2 층간 절연막(360)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(360)은 제2 컨택(CT2)과 제2 게이트 구조체(G2) 사이에 형성될 수 있다. 마찬가지로, 도시된 것과는 달리, 제2 컨택(CT2)과 제2 게이트 구조체(G2) 사이에 제2 층간 절연막(360)이 형성되지 않을 수도 있다.
제1 게이트 보호층(320)은 제1 게이트 구조체(G1) 상에 형성될 수 있다. 제2 게이트 보호층(350)은 제2 게이트 구조체(G2) 상에 형성될 수 있다. 제3 층간 절연막(370)은 제1 컨택(CT1), 제1 층간 절연막(330), 제1 게이트 보호층(320), 제2 컨택(CT2), 제2 층간 절연막(360) 및 제2 게이트 보호층(350) 상에 형성될 수 있다.
도 4 내지 도 7을 참조하여 설명한다. 설명의 편의를 위해, 몇가지 용어를 정의한다. 필드 절연막(105)과 제1 핀형 패턴(110)의 측벽이 접촉하는 부분을 필드 절연막의 제1 상면(105u1)으로 정의한다. 필드 절연막(105)과 제2 핀형 패턴(120)의 측벽이 접촉하는 부분을 필드 절연막의 제2 상면(105u2)으로 정의한다. 제1 에피택셜 패턴(310)이 복수개의 에피택셜 패턴이 머지(merge)된 형상인 경우, 제1 에피택셜 패턴(310)의 제1 부피는 제1 에피택셜 패턴(310) 전체의 부피에서 머지(merge)된 에피택셜 패턴의 개수만큼 나눈 것으로 정의한다. 예를 들어, 도 4의 경우 제1 에피택셜 패턴(310)의 제1 부피는 제1 에피택셜 패턴(310)의 전체 부피에서 3을 나눈 것을 의미한다. 반면, 제1 에피택셜 패턴(310)이 하나의 에피택셜 패턴만 포함하는 경우, 제1 에피택셜 패턴(310)의 제1 부피는 제1 에피택셜 패턴(310) 전체의 부피를 의미한다. 마찬가지로, 제2 에피택셜 패턴(340)이 하나의 에피택셜 패턴만 포함하는 경우, 제2 에피택셜 패턴(340)의 제2 부피는 제2 에피택셜 패턴(340)의 전체의 부피를 의미한다. 제1 에피택셜 패턴(310)이 복수개의 에피택셜 패턴이 머지(merge)된 형상인 경우, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 머지(merge)된 복수개의 에피택셜 패턴 중 최외곽에 배치되는 에피택셜 패턴의 제1 중심선(CL1)을 기준으로, 제1 중심선(CL1)과 인접한 제1 에피택셜 패턴의 측면(310s)까지의 폭을 의미한다. 제1 에피택셜 패턴(310)이 하나의 에피택셜 패턴만 포함하는 경우, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제1 에피택셜 패턴(310)의 제1 중심선(CL1)을 기준으로, 제1 중심선(CL1)과 인접한 제1 에피택셜 패턴의 측면(310s)까지의 폭을 의미한다. 제2 에피택셜 패턴(340)이 하나의 에피택셜 패턴만 포함하는 경우, 제2 에피택셜 패턴(340)의 제4 폭(W4)은 제2 에피택셜 패턴(340)의 제2 중심선(CL2)을 기준으로, 제2 중심선(CL2)과 인접한 제2 에피택셜 패턴의 측면(340s)까지의 폭을 의미한다. 제1 에피택셜 패턴(310)이 복수개의 에피택셜 패턴이 머지(merge)된 형상인 경우, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 전체 면적에서 머지(merge)된 에피택셜 패턴의 개수만큼 나눈 것으로 정의한다. 예를 들어, 도 4의 경우, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 전체 면적에서 3을 나눈 것을 의미한다. 제1 에피택셜 패턴(310)이 하나의 에피택셜 패턴만 포함하는 경우, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 전체 면적을 제1 면적(CTA1)으로 정의한다. 제2 에피택셜 패턴(340)이 하나의 에피택셜 패턴만 포함하는 경우, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 전체 면적을 제2 면적(CTA2)으로 정의한다.
도 4 내지 도 6을 참조하면, 제1 영역(I)에서, 제1 에피택셜 패턴(310)은 복수개의 에피택셜 패턴이 머지(merge)된 형상일 수 있다. 제1 에피택셜 패턴(310)은 필드 절연막의 제1 상면(105u1)에서부터 성장될 수 있다. 제1 트렌치(T1)의 바닥면에서 필드 절연막의 제1 상면(105u1)까지의 높이를 제5 높이(H1)로 정의한다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)의 제3 높이(H12)는 제5 높이(H1)와 동일할 수 있으나, 실시예들이 이에 제한되지는 않는다.
제2 영역(II)에서, 제2 에피택셜 패턴(340)은 필드 절연막의 제2 상면(105u2)에서부터 성장될 수 있다. 제2 트렌치(T2)의 바닥면에서 필드 절연막의 제2 상면(105u2)까지의 높이는 제6 높이(H2)일 수 있다. 몇몇 실시예에 따르면, 제6 높이(H2)는 제2 핀형 패턴(120)의 제4 높이(H22)와 다를 수 있다. 예를 들어, 제6 높이(H2)는 제2 핀형 패턴(120)의 제4 높이(H22)보다 작을 수 있다.
도 7을 참조하면, 제1 영역(I)에서, 필드 절연막(105)은 제1 게이트 구조체(G1) 아래의 제1 부분(105P1)과, 상기 제1 부분(105P1)의 적어도 일 측벽 상의 제2 부분(105P2)을 포함할 수 있다. 필드 절연막(105)의 제1 부분(105P1)은 기판(100)의 상면에서부터 필드 절연막(105)의 상면까지(또는 제1 게이트 구조체(G1)의 아래까지)의 제1 두께(THK1)를 갖고, 필드 절연막(105)의 제2 부분(105P2)은 기판(100)의 상면에서부터 필드 절연막(105)의 상면까지의 제2 두께(THK2)를 가질 수 있다. 제1 두께(THK1)와 제2 두께(THK2)는 제1 단차(D3)만큼 차이날 수 있다. 제2 영역(II)에서, 필드 절연막(105)은 제2 게이트 구조체(G2) 아래의 제3 부분(105P3)과, 상기 제3 부분(105P3)의 적어도 일 측벽 상의 제4 부분(105P4)을 포함할 수 있다. 필드 절연막(105)의 제3 부분(105P3)은 기판(100)의 상면에서부터 필드 절연막(105)의 상면까지(또는 제2 게이트 구조체(G2)의 아래까지)의 제3 두께(THK3)를 갖고, 필드 절연막(105)의 제4 부분(105P4)은 기판(100)의 상면에서부터 필드 절연막(105)의 상면까지의 제4 두께를 가질 수 있다. 제3 두께(THK3)와 제4 두께(THK4)는 제2 단차(D4)만큼 차이날 수 있다.
몇몇 실시예에 따르면, 제5 높이(H1)는 제6 높이(H2)보다 클 수 있다. 제5 높이(H1)가 제6 높이(H2)보다 큰 경우, 제1 단차(D3)는 제2 단차(D4)보다 작을 수 있다. 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)은 각각 필드 절연막의 제1 상면(105u1)과 제2 상면(105u2)에서부터 성장되기 때문에, 제2 에피택셜 패턴(340)은 제1 에피택셜 패턴(310)보다 낮은 위치에서부터 성장될 수 있다. 따라서, 제5 높이(H1)가 제6 높이(H2)보다 큰 경우 또는 제1 단차(D3)가 제2 단차(D4)보다 작은 경우, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)보다 작을 수 있다.
집적도의 향상을 위해, 단 하나의 핀만 포함하는 반도체 구조를 이용할 필요가 있다. 그러나, 단 하나의 핀만 포함하는 경우, 에피택셜 패턴의 부피가 감소하여 충분한 구동 전류가 보장되지 않을 수 있다. 그러나, 몇몇 실시예에 따르면, 제2 영역(II)의 반도체 구조는 제2 에피택셜 패턴(340)의 부피가 상대적으로 크기 때문에, 제2 에피택셜 패턴(340)으로부터 채널 영역에 가해지는 스트레스(stress)가 증가될 수 있다. 따라서, 제2 영역(II)에서 채널 영역의 이동도(mobility)를 증가시킬 수 있다. 제2 영역(II)에서, 채널 영역의 이동도가 증가되기 때문에, 제2 영역(II)에 포함된 반도체 구조의 구동 전류는 증가될 수 있다. 뿐만 아니라, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)은 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)보다 크기 때문에, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)의 접촉 저항이 감소될 수 있다. 따라서, 제2 영역(II)에 형성된 반도체 구조는, 하나의 핀만 포함함에도 불구하고, 제2 에피택셜 패턴(340)의 제2 부피(또는 제4 폭(W4), 또는 제2 면적(CTA2))이 크기 때문에, 필요한 구동 전류가 보장될 수 있다.
도 8 내지 도 16은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 앞서 설명한 내용과 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 8을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2a 및 도 2b에 도시된 바와는 달리, 기판(100)의 제2 영역(II)에는 잔여 핀(120R)이 형성될 수 있다. 잔여 핀(120R)은 제2 핀형 패턴(120)을 형성할 때 제거된 핀의 일부가 남아 형성된 것일 수 있다.
도 1, 도 3 및 도 9를 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제1 리세스(RC1)의 제1 깊이(D1)는 제2 리세스(RC2)의 제2 깊이(D2)보다 클 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 7을 이용하여 설명한 반도체 장치에서, 제2 리세스(RC2)의 제2 깊이(D2)가 작아진 반도체 장치일 수 있다. 이때, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)과 동일할 수 있다.
몇몇 실시예에 따르면, 제2 리세스(RC2)의 제2 깊이(D2)는 제1 리세스(RC1)의 제1 깊이(D1)보다 작기 때문에, 제2 리세스(RC2)의 형성에 대한 부담이 감소될 수 있다. 즉, 제2 에피택셜 패턴(340)과 제2 컨택(CT2) 사이의 접촉 저항을 제1 에피택셜 패턴(310)과 제1 컨택(CT1) 사이의 접촉 저항의 수준으로 유지하면서, 제2 리세스(RC2)의 형성에 대한 부담을 감소시킬 수 있다. 이때, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다.
도 1, 도 3 및 도 10을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제2 컨택(CT2)은 제2 에피택셜 패턴(340)의 일 측벽을 감싸도록 형성될 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 7을 이용하여 설명한 반도체 장치에서, 제2 컨택(CT2)의 형상이 변경된 반도체 장치일 수 있다. 이때, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)은 증가될 수 있다.
몇몇 실시예에 따르면, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)의 접촉 저항이 감소될 수 있다. 이때, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다.
도 1, 도 3 및 도 11을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제2 컨택(CT2)은 필드 절연막(105)의 상면까지 연장될 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 7을 이용하여 설명한 반도체 장치에서, 제2 컨택(CT2)의 형상이 변경된 반도체 장치일 수 있다. 이때, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)은 증가될 수 있다.
도 1, 도 12 및 도 13을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)의 제3 높이(H12)는 제2 핀형 패턴(120)의 제4 높이(H22)보다 클 수 있다. 몇몇 실시예에 따르면, 제2 트렌치(T2)의 바닥면에서 필드 절연막의 제2 상면(105u2)까지의 제6 높이(H2)가 감소될 때, 제2 핀형 패턴(120)의 제4 높이(H22)도 감소될 수 있다. 이때, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)보다 작을 수 있다.
도 1, 도 12 및 도 14를 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제1 리세스(RC1)의 제1 깊이(D1)는 제2 리세스(RC2)의 제2 깊이(D2)보다 클 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 1, 도 12 및 도 13을 이용하여 설명한 반도체 장치에서, 제2 리세스(RC2)의 제2 깊이(D2)가 작아진 반도체 장치일 수 있다. 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)과 동일할 수 있다. 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다.
도 1, 도 12 및 도 15을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제2 컨택(CT2)은 제2 에피택셜 패턴(340)의 일 측벽을 감싸도록 형성될 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 1, 도 12 및 도 13을 이용하여 설명한 반도체 장치에서, 제2 컨택(CT2)의 형상이 변경된 반도체 장치일 수 있다. 제2 컨택(CT2)이 제2 에피택셜 패턴(340)의 일 측벽을 감싸므로, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)은 증가될 수 있다. 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다.
도 1, 도 12 및 도 16을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제2 컨택(CT2)은 필드 절연막(105)의 상면까지 연장될 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 1, 도 12 및 도 13을 이용하여 설명한 반도체 장치에서, 제2 컨택(CT2)의 형상이 변경된 반도체 장치일 수 있다. 이때, 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)은 증가될 수 있다. 이때, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다.
도 17은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 18 내지 도 20은 도 17의 J-J' 및 K-K'을 따라 절단한 단면도이다. 설명의 편의를 위해, 제1 컨택(CT1), 제2 컨택(CT2), 제1 층간 절연막(330) 내지 제3 층간 절연막(370)은 생략하여 도시한다. 또한, 설명의 편의를 위해, 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 17을 참조하면, 하면이 제1 폭(W1)을 갖는 제1 핀형 패턴(110)은 제1 방향(X1)으로 연장되고, 하면이 제2 폭(W2)을 갖는 제2 핀형 패턴(120)은 제3 방향(X2)으로 연장될 수 있다. 제1 폭(W1)과 제2 폭(W2)은 서로 다를 수 있다. 예를 들어, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다. 제1 게이트 구조체(G1)는 제1 핀형 패턴(110)과 교차하고, 제2 방향(Y1)으로 연장될 수 있다. 제2 게이트 구조체(G2)는 제2 핀형 패턴(120)과 교차하고, 제4 방향(Y2)으로 연장될 수 있다.
도 17 및 도 18을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)의 제3 높이(H12)와 제2 핀형 패턴(120)의 제4 높이(H22)는 서로 동일할 수 있다. 또한, 제1 트렌치(T1)의 바닥면에서 필드 절연막의 제1 상면(105u1)까지의 제5 높이(H1)와, 제2 트렌치(T2)의 바닥면에서 필드 절연막의 제2 상면(105u2)까지의 제6 높이(H2)는 서로 동일할 수 있다. 다만, 제1 핀형 패턴(110) 하면의 제1 폭(W1)은 제2 핀형 패턴(120) 하면의 제2 폭(W2)보다 작을 수 있다. 따라서, 제1 핀형 패턴(110)이 제1 에피택셜 패턴(310)과 접촉되는 면적은 제2 핀형 패턴(120)이 제2 에피택셜 패턴(340)과 접촉되는 면적보다 작을 수 있다. 다시 말해서, 제1 에피택셜 패턴(310)의 바닥면의 제2 방향(Y1)으로의 폭은 제2 에피택셜 패턴(340)의 바닥면의 제4 방향(Y2)으로의 폭보다 작을 수 있다. 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)은 동일한 방향으로(즉, 동일한 각도로) 성장되기 때문에, 바닥면의 폭이 더 작은 제1 에피택셜 패턴(310)의 제1 부피는, 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 마찬가지로, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)보다 작을 수 있다.
도 17 및 도 19를 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제1 트렌치(T1)의 바닥면에서 필드 절연막의 제1 상면(105u1)까지의 제5 높이(H1)는 제2 트렌치(T2)의 바닥면에서 필드 절연막의 제2 상면(105u2)까지의 제6 높이(H2)보다 클 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 17 및 도 18을 이용하여 설명한 반도체 장치에서, 필드 절연막의 제2 상면(105u2)의 제6 높이(H2)가 더 낮게 형성된 것일 수 있다. 몇몇 실시예에 따르면, 제1 에피택셜 패턴(310)의 제1 부피는, 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)보다 작을 수 있다.
도 17 및 도 20을 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)의 제3 높이(H12)는 제2 핀형 패턴(120)의 제4 높이(H22)보다 클 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 17 및 도 19를 이용하여 설명한 반도체 장치에서, 제2 핀형 패턴(120)의 제4 높이(H22)가 더 낮게 형성된 것일 수 있다. 몇몇 실시예에 따르면, 제1 에피택셜 패턴(310)의 제1 부피는, 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)보다 작을 수 있다.
도 21은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 22 내지 도 30은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 21을 참조하면, 기판(100)의 제1 영역(I)에서, 제1 트렌치(T1)에 의해 제1 핀형 패턴(110)이 정의될 수 있다. 예를 들어, 제1 트렌치(T1)에 의해 제1 핀형 패턴(110)의 측벽이 정의될 수 있다. 제1 핀형 패턴(110)은 제1 방향(X1)으로 연장될 수 있다. 기판(100)의 제2 영역(II)에서, 제2 트렌치(T2)에 의해 제2 핀형 패턴(120)이 정의될 수 있다. 예를 들어, 제2 트렌치(T2)에 의해, 제2 핀형 패턴(120)의 측벽이 정의될 수 있다. 제2 핀형 패턴(120)은 제3 방향(X2)으로 연장될 수 있다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 각각은 하나의 핀을 포함할 수 있다. 도 21의 C-C' 및 D-D'을 따라 절단한 단면도는 앞서 설명한 도 3 또는 도 12와 유사할 수 있다.
도 21, 도 22 및 도 23을 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)의 제1 높이(H11)는 제2 핀형 패턴(120)의 제2 높이(H21)와 동일할 수 있다. 또한, 제1 핀형 패턴(110)의 제3 높이(H12)는 제2 핀형 패턴(120)의 제4 높이(H22)와 동일할 수 있다. 또한, 제1 핀형 패턴(110) 하면의 제1 폭(W1)은 제2 핀형 패턴(120) 하면의 제2 폭(W2)과 동일할 수 있다.
몇몇 실시예에 따르면, 제1 트렌치(T1)의 바닥면에서 필드 절연막의 제1 상면(105u1)까지의 제5 높이(H1)는 제2 트렌치(T2)의 바닥면에서 필드 절연막의 제2 상면(105u2)까지의 제6 높이(H2)보다 클 수 있다. 이때, 제1 에피택셜 패턴(310)의 제1 부피는, 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)보다 작을 수 있다.
몇몇 실시예에 따르면, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 모두 하나의 핀을 포함할 수 있다. 그러나, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 집적도가 상대적으로 높은 경우, 제1 에피택셜 패턴(310)보다 부피가 큰 제2 에피택셜 패턴(340)은 이웃하는 반도체 구조와 쇼트(short)될 가능성이 있다. 따라서, 집적도가 상대적으로 높은 영역(예를 들어, SRAM 영역)은 제1 영역(I)에 포함된 반도체 구조를 배치하고, 집적도가 상대적으로 낮은 영역(예를 들어, 로직 영역)은 제2 영역(II)에 포함된 반도체 구조를 배치할 수 있다.
도 21, 도 22 및 도 24를 이용하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시에에 따르면, 제1 리세스(RC1)의 제1 깊이(D1)는 제2 리세스(RC2)의 제2 깊이(D2)보다 클 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 21, 도 22 및 도 23을 참조하여 설명한 반도체 장치에서, 제2 리세스(RC2)의 제2 깊이(D2)가 작아진 반도체 장치일 수 있다. 이때, 제1 에피택셜 패턴(310)과 제1 컨택(CT1)이 접촉하는 제1 면적(CTA1)은 제2 에피택셜 패턴(340)과 제2 컨택(CT2)이 접촉하는 제2 면적(CTA2)과 동일할 수 있다. 몇몇 실시예에 따르면, 제1 에피택셜 패턴(310)의 제1 부피는, 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있다. 또한, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다.
도 21, 도 22 및 도 25를 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시에에 따르면, 제1 컨택(CT1)과 제2 컨택(CT2)은 각각 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)의 측벽 일부를 덮도록 형성될 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 21, 도 22 및 도 23을 참조하여 설명한 반도체 장치에서, 제1 컨택(CT1)과 제2 컨택(CT2)의 형상이 변경된 반도체 장치일 수 있다.
도 21, 도 22 및 도 26을 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시에에 따르면, 제1 컨택(CT1)과 제2 컨택(CT2)은 각각 필드 절연막(105)까지 연장되어, 필드 절연막(105)과 접촉할 수 있다. 다시 말해서, 몇몇 실시예에 따른 반도체 장치는 도 21, 도 22 및 도 25를 참조하여 설명한 반도체 장치에서, 제1 컨택(CT1)과 제2 컨택(CT2)의 형상이 변경된 반도체 장치일 수 있다.
도 21, 도 22 및 도 27을 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시예에 따르면, 제1 핀형 패턴(110)의 제3 높이(H12)는 제2 핀형 패턴(120)의 제4 높이(H22)보다 클 수 있다. 몇몇 실시예에 따른 반도체 장치는, 도 21, 도 22 및 도 23을 참조하여 설명한 반도체 장치에서, 제2 핀형 패턴(120)의 제4 높이(H22)가 작아진 반도체 장치일 수 있다.
도 21, 도 22 및 도 28을 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시예에 따르면, 제1 리세스(RC1)의 제1 깊이(D1)는 제2 리세스(RC2)의 제2 깊이(D2)보다 클 수 있다. 몇몇 실시예에 따른 반도체 장치는, 도 21, 도 22 및 도 24를 참조하여 설명한 반도체 장치에서, 제2 핀형 패턴(120)의 제4 높이(H22)가 작아진 반도체 장치일 수 있다.
도 21, 도 22 및 도 29를 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시예에 따르면, 제1 컨택(CT1)과 제2 컨택(CT2)은 각각 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)의 측벽 일부를 덮도록 형성될 수 있다. 몇몇 실시예에 따른 반도체 장치는, 도 21, 도 22 및 도 25를 참조하여 설명한 반도체 장치에서, 제2 핀형 패턴(120)의 제4 높이(H22)가 작아진 반도체 장치일 수 있다.
도 21, 도 22 및 도 30을 참조하여 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 몇몇 실시예에 따르면, 제1 컨택(CT1)과 제2 컨택(CT2)은 각각 필드 절연막(105)까지 연장되어, 필드 절연막(105)과 접촉할 수 있다. 몇몇 실시예에 따른 반도체 장치는, 도 21, 도 22 및 도 26을 참조하여 설명한 반도체 장치에서, 제2 핀형 패턴(120)의 제4 높이(H22)가 작아진 반도체 장치일 수 있다.
도 31은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 32 내지 도 34는 도 31의 P-P' 및 Q-Q'을 따라 절단한 단면도이다. 설명의 편의를 위해, 제1 컨택(CT1), 제2 컨택(CT2), 제1 층간 절연막(330) 내지 제3 층간 절연막(370)은 생략하여 도시한다. 또한, 설명의 편의를 위해, 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 31을 참조하면, 하면이 제1 폭(W1)을 갖는 제1 핀형 패턴(110)은 제1 방향(X1)으로 연장되고, 하면이 제2 폭(W2)을 갖는 제2 핀형 패턴(120)은 제3 방향(X2)으로 연장될 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다. 제1 핀형 패턴(110)은 제1 트렌치(T1)에 의해 정의되고, 제2 핀형 패턴(120)은 제2 트렌치(T2)에 의해 정의될 수 있다. 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 하나의 핀만을 포함할 수 있다. 제1 게이트 구조체(G1)는 제1 핀형 패턴(110)과 교차하고, 제2 방향(Y1)으로 연장될 수 있다. 제2 게이트 구조체(G2)는 제2 핀형 패턴(120)과 교차하고, 제4 방향(Y2)으로 연장될 수 있다.
도 32에 따른 반도체 장치는, 제1 핀형 패턴(110)이 하나의 핀을 포함하는 것을 제외하고는, 도 18에 따른 반도체 장치와 유사할 수 있다. 도 33에 따른 반도체 장치는, 제1 핀형 패턴(110)이 하나의 핀을 포함하는 것을 제외하고는, 도 19에 따른 반도체 장치와 유사할 수 있다. 도 34에 따른 반도체 장치는, 제1 핀형 패턴(110)이 하나의 핀을 포함하는 것을 제외하고는, 도 20에 따른 반도체 장치와 유사할 수 있다. 따라서, 도 32 내지 도 34에 대한 구체적인 설명은 생략한다.
도 35 내지 도 37은 몇몇 실시예에 따른 제1 핀형 패턴 하면의 제1 폭과 제2 핀형 패턴 하면의 제2 폭을 달리하는 방법을 설명하기 위한 예시적인 도면이다.
도 35를 참조하면, 기판(100)의 제1 영역(I)과 제2 영역(II)에, 각각 제1 방향(X1) 및 제3 방향(X2)으로 연장되는 반도체 패턴(3510)을 형성한다. 제1 영역(I)에서, 반도체 패턴(3510)의 양 측벽 상에 제5 폭(W5)을 갖는 제1 마스크 패턴(3520)을 형성한다. 제2 영역(II)에서, 반도체 패턴(3510)의 양 측벽 상에 제6 폭(W6)을 갖는 제2 마스크 패턴(3530)을 형성한다. 몇몇 실시예에 따르면, 제5 폭(W5)과 제6 폭(W6)은 서로 다를 수 있다. 예를 들어, 제5 폭(W5)은 제6 폭(W6)보다 작을 수 있다. 예를 들어, 제5 폭(W5)의 제1 마스크 패턴(3520)을 기판(100)의 제1 영역(I)과 제2 영역(II)에 형성하고, 기판(100)의 제1 영역(I)을 하드 마스크로 덮을 수 있다. 이어서, 기판(100)의 제2 영역(II)에 형성된 제1 마스크 패턴(3520)에 추가적인 증착(또는 에피) 공정을 수행하여, 제5 폭(W5)보다 큰 제6 폭(W6)의 제2 마스크 패턴(3530)을 형성할 수 있다. 다른 예를 들어, 제6 폭(W6)의 제2 마스크 패턴(3530)을 기판(100)의 제1 영역(I)과 제2 영역(II)에 형성하고, 기판(100)의 제2 영역(II)을 하드 마스크로 덮을 수 있다. 이어서, 기판의 제1 영역(I)에 형성된 제2 마스크 패턴(3530)에 추가적인 식각 공정을 수행하여, 제5 폭(W5)의 제1 마스크 패턴(3520)을 형성할 수 있다. 그러나, 실시예들이 이에 제한되지는 않고, 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 적절한 방법으로 제5 폭(W5)의 제1 마스크 패턴(3520)과 제6 폭(W6)의 제2 마스크 패턴(3530)을 형성할 수 있을 것이다.
도 36을 참조하면, 기판(100)의 제1 영역(I)과 제2 영역(II) 상에 형성된 반도체 패턴(3510)을 제거한다. 제1 영역(I)에서, 제1 마스크 패턴(3520)을 이용하여, 제1 트렌치(T1)를 형성한다. 제2 영역(II)에서 제2 마스크 패턴(3530)을 이용하여, 제2 트렌치(T2)를 형성한다. 제1 트렌치(T1)와 제2 트렌치(T2)는 동일한 공정에서 형성될 수 있으나, 실시예들이 이에 제한되지는 않는다.
도 37을 참조하면, 제1 마스크 패턴(3520)을 제거하여, 제1 핀형 패턴(110)을 형성할 수 있다. 제2 마스크 패턴(3530)을 제거하고, 기판(100)의 제2 영역(II)에 형성된 핀 일부를 제거하여, 제2 핀형 패턴(120)을 형성할 수 있다.
도 38 내지 도 42는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 예시적인 도면이다.
도 38을 참조하면, 기판(100)의 제1 영역(I)에 제1 핀형 패턴(110)을 형성하고, 기판(100)의 제2 영역(II)에 제2 핀형 패턴(120)을 형성한다. 이어서, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)의 일부를 둘러싸도록 필드 절연막(105)을 형성한다. 예를 들어, 제1 트렌치(T1)와 제2 트렌치(T2)의 적어도 일부를 채움으로써, 필드 절연막(105)을 형성할 수 있다.
도 39를 참조하면, 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 구조체(DG1)와 제2 핀형 패턴(120)과 교차하는 제2 더미 게이트 구조체(DG2)를 형성한다. 제1 더미 게이트 구조체(DG1)는 제1 더미 게이트 스페이서(DS1), 제1 더미 게이트 전극(DE1) 및 제1 캡핑막(CP1)을 포함할 수 있다. 제2 더미 게이트 구조체(DG2)는 제2 더미 게이트 스페이서(DS2), 제2 더미 게이트 전극(DE2) 및 제2 캡핑막(CP2)을 포함할 수 있다.
도 40을 참조하면, 제1 더미 게이트 구조체(DG1)와 제2 더미 게이트 구조체(DG2)를 이용하여, 제1 영역(I)과 제2 영역(II)에 제1 에피 영역을 형성한다.
도 41을 참조하면, 기판(100)의 제1 영역(I)을 덮는 제1 하드 마스크(4110)를 형성하고, 제2 더미 게이트 구조체(DG2)를 이용하여 추가적인 식각 공정을 수행한다. 예를 들어, 제2 영역(II)의 제1 에피 영역을 식각하여, 제2 에피 영역을 형성한다. 제1 영역(I)의 제1 에피 영역은 제1 에피택셜 패턴(310)이 형성될 영역이고, 제2 영역(II)의 제2 에피 영역은 제2 에피택셜 패턴(340)이 형성될 영역일 수 있다. 제2 에피 영역을 형성할 때, 제2 영역(II)의 필드 절연막(105)이 식각되어, 필드 절연막의 제2 상면(105u2)의 제6 높이(H2)가 작아진다. 비록 도면에서는 제2 에피 영역을 형성할 때, 제2 핀형 패턴(120)은 식각되지 않는 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 제2 에피 영역을 형성할 때, 제2 핀형 패턴(120)도 식각되어, 제2 핀형 패턴(120)의 제4 높이(H22)는 감소될 수 있다.
도 42를 참조하면, 제1 영역(I)의 제1 하드 마스크(4110)를 제거하고, 제1 에피택셜 패턴(310)과 제2 에피택셜 패턴(340)을 형성한다. 이때, 제1 에피택셜 패턴(310)의 제1 부피는 제2 에피택셜 패턴(340)의 제2 부피보다 작을 수 있고, 제1 에피택셜 패턴(310)의 제3 폭(W3)은 제2 에피택셜 패턴(340)의 제4 폭(W4)보다 작을 수 있다. 또한, 필드 절연막(105)의 제1 부분(105P1)과 제2 부분(105P2)의 제1 단차(D3)는 필드 절연막(105)의 제3 부분(105P3)과 제4 부분(105P4)의 제2 단차(D4)보다 작을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 120: 핀형 패턴 G1, G2: 게이트 구조체
310, 340: 에피택셜 패턴 CT: 컨택
320, 350: 게이트 보호층 330, 360, 370: 층간 절연막

Claims (20)

  1. 기판의 제1 영역에, 각각 제1 방향으로 연장되고, 제1 트렌치에 의해 측벽이 정의되는 복수의 핀을 포함하는 제1 핀형 패턴;
    상기 제1 핀형 패턴과 교차하고, 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 기판의 제2 영역에, 제3 방향으로 연장되고, 제2 트렌치에 의해 측벽이 정의되는 하나의 핀을 포함하는 제2 핀형 패턴;
    상기 제2 핀형 패턴과 교차하고, 제4 방향으로 연장되는 제2 게이트 구조체;
    상기 기판 상에, 상기 제1 트렌치의 적어도 일부 및 상기 제2 트렌치의 적어도 일부를 채우는 필드 절연막;
    상기 제1 핀형 패턴 상의 제1 에피택셜 패턴; 및
    상기 제2 핀형 패턴 상의 제2 에피택셜 패턴을 포함하고,
    상기 필드 절연막은 상기 제1 핀형 패턴의 측벽과 접촉하는 제1 상면과, 상기 제2 핀형 패턴의 측벽과 접촉하는 제2 상면을 포함하고,
    상기 제1 트렌치의 바닥으로부터 상기 필드 절연막의 제1 상면까지의 제1 높이는 상기 제2 트렌치의 바닥으로부터 상기 필드 절연막의 제2 상면까지의 제2 높이와 다르고,
    상기 제1 핀형 패턴의 측벽은 상기 필드 절연막에 의해 전부 커버되고,
    상기 제2 핀형 패턴의 측벽은, 상기 필드 절연막에 의해 커버되는 제1 영역 및 상기 제1 영역 상에 배치되고 상기 제2 에피택셜 패턴에 의해 커버되는 제2 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서, 상기 제1 에피택셜 패턴은, 상기 제1 핀형 패턴 상에, 상기 제1 방향으로 서로 이격되고, 상기 제1 에피택셜 패턴은 복수의 에피택셜 패턴이 머지(merge)된 형상이고,
    상기 제2 에피택셜 패턴은, 상기 제2 핀형 패턴 상에, 상기 제3 방향으로 서로 이격되고,
    상기 제1 에피택셜 패턴의 전체 부피에서 상기 복수의 에피택셜 패턴의 개수만큼 나눈 제1 부피와, 상기 제2 에피택셜 패턴의 전체 부피인 제2 부피는 서로 다른 반도체 장치.
  3. 제 2항에 있어서, 상기 제1 높이는 상기 제2 높이보다 크고, 상기 제1 부피는 상기 제2 부피보다 작은 반도체 장치.
  4. 제 3항에 있어서, 상기 제1 에피택셜 패턴 상의 상기 제1 핀형 패턴의 제3 높이는, 상기 제2 에피택셜 패턴 상의 상기 제2 핀형 패턴의 제4 높이보다 큰 반도체 장치.
  5. 제 1항에 있어서, 상기 제1 에피택셜 패턴은, 상기 제1 핀형 패턴 상에, 상기 제1 방향으로 서로 이격되고, 상기 제1 에피택셜 패턴은 복수의 에피택셜 패턴이 머지(merge)된 형상이고,
    상기 제2 에피택셜 패턴은, 상기 제2 핀형 패턴 상에, 상기 제3 방향으로 서로 이격되고,
    상기 복수의 에피택셜 패턴 중 최외곽에 배치된 에피택셜 패턴은 상기 제2 방향으로 제1 폭을 갖고, 상기 제2 에피택셜 패턴은 상기 제4 방향으로 제2 폭을 갖고,
    상기 제1 폭과 상기 제2 폭은 서로 다른 반도체 장치.
  6. 제 5항에 있어서, 상기 제1 높이는 상기 제2 높이보다 크고, 상기 제1 폭은 상기 제2 폭보다 작은 반도체 장치.
  7. 제 1항에 있어서, 상기 제1 에피택셜 패턴은, 상기 제1 핀형 패턴 상에, 상기 제1 방향으로 서로 이격되고, 상기 제1 에피택셜 패턴은 복수의 에피택셜 패턴이 머지(merge)된 형상이고,
    상기 제2 에피택셜 패턴은, 상기 제2 핀형 패턴 상에, 상기 제3 방향으로 서로 이격되고,
    상기 제1 에피택셜 패턴과 접촉하는 제1 컨택; 및
    상기 제2 에피택셜 패턴과 접촉하는 제2 컨택을 더 포함하고,
    상기 제1 에피택셜 패턴과 상기 제1 컨택이 접촉되는 전체 면적에서 상기 복수의 에피택셜 패턴의 개수만큼 나눈 제1 면적과, 상기 제2 에피택셜 패턴과 상기 제2 컨택이 접촉되는 전체 면적인 제2 면적은 서로 다른 반도체 장치.
  8. 제 7항에 있어서, 상기 제1 높이는 상기 제2 높이보다 크고, 상기 제1 면적은 상기 제2 면적보다 작은 반도체 장치.
  9. 제 1항에 있어서, 상기 제1 및 제2 에피택셜 패턴 상의 층간 절연막;
    상기 층간 절연막에서 상기 제1 에피택셜 패턴 내로 연장되는 제1 리세스; 및
    상기 층간 절연막에서 상기 제2 에피택셜 패턴 내로 연장되는 제2 리세스를 더 포함하고,
    상기 제1 리세스의 제1 깊이는 상기 제2 리세스의 제2 깊이와 다른 반도체 장치.
  10. 제 9항에 있어서, 상기 제1 높이는 상기 제2 높이보다 크고, 상기 제1 깊이는 상기 제2 깊이보다 큰 반도체 장치.
  11. 제 1항에 있어서, 상기 제1 핀형 패턴의 하면의 상기 제2 방향으로의 제3 폭은 상기 제2 핀형 패턴의 하면의 상기 제4 방향으로의 제4 폭보다 작은 반도체 장치.
  12. 기판의 제1 영역에 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 기판의 제2 영역에 제3 방향으로 연장되는 제2 핀형 패턴;
    상기 제1 및 제2 핀형 패턴의 적어도 일부를 둘러싸는 필드 절연막;
    상기 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 필드 절연막 상에, 상기 제2 핀형 패턴과 교차하고 제4 방향으로 연장되는 제2 게이트 구조체;
    상기 제1 핀형 패턴 상에, 상기 제1 방향으로 이격되는 제1 에피택셜 패턴; 및
    상기 제2 핀형 패턴 상에, 상기 제3 방향으로 이격되는 제2 에피택셜 패턴을 포함하고,
    상기 필드 절연막은 상기 제1 게이트 구조체 아래의 제1 부분과, 상기 제1 부분의 적어도 일측에 배치되는 제2 부분과, 상기 제2 게이트 구조체 아래의 제3 부분과, 상기 제3 부분의 적어도 일측에 배치되는 제4 부분을 포함하고,
    상기 제1 부분은 상기 기판의 상면에서 상기 제1 게이트 구조체의 아래까지 제1 두께를 갖고, 상기 제2 부분은 상기 기판의 상면에서 상기 필드 절연막의 상면까지 제2 두께를 갖고, 상기 제3 부분은 상기 기판의 상면에서 상기 제2 게이트 구조체의 아래까지 제3 두께를 갖고, 상기 제4 부분은 상기 기판의 상면에서 상기 필드 절연막의 상면까지 제4 두께를 갖고,
    상기 제1 두께와 상기 제2 두께의 차이는 상기 제3 두께와 상기 제4 두께의 차이보다 작고,
    상기 제1 에피택셜 패턴의 제1 부피는 상기 제2 에피택셜 패턴의 제2 부피보다 작고,
    상기 제1 핀형 패턴의 측벽은 상기 필드 절연막에 의해 전부 커버되고,
    상기 제2 핀형 패턴의 측벽은, 상기 필드 절연막에 의해 커버되는 제1 영역 및 상기 제1 영역 상에 배치되고 상기 제2 에피택셜 패턴에 의해 커버되는 제2 영역을 포함하는 반도체 장치.
  13. 제 12항에 있어서, 상기 제1 에피택셜 패턴의 상기 제2 방향으로의 제1 폭은 상기 제2 에피택셜 패턴의 상기 제4 방향으로의 제2 폭보다 작은 반도체 장치.
  14. 제 12항에 있어서, 상기 제1 에피택셜 패턴과 접촉하는 제1 컨택; 및
    상기 제2 에피택셜 패턴과 접촉하는 제2 컨택을 더 포함하고,
    상기 제1 에피택셜 패턴과 상기 제1 컨택이 접촉하는 제1 면적은, 상기 제2 에피택셜 패턴과 상기 제2 컨택이 접촉하는 제2 면적보다 작은 반도체 장치.
  15. 제 12항에 있어서, 상기 제1 및 제2 에피택셜 패턴 상의 층간 절연막;
    상기 층간 절연막에서 상기 제1 에피택셜 패턴 내로 연장되는 제1 리세스; 및
    상기 층간 절연막에서 상기 제2 에피택셜 패턴 내로 연장되는 제2 리세스를 더 포함하고,
    상기 제1 리세스의 제1 깊이는 상기 제2 리세스의 제2 깊이보다 큰 반도체 장치.
  16. 제 12항에 있어서, 상기 제1 에피택셜 패턴 아래에서, 상기 제1 핀형 패턴은 제3 높이를 갖고,
    상기 제2 에피택셜 패턴 아래에서, 상기 제2 핀형 패턴은 상기 제3 높이보다 작은 제4 높이를 갖는 반도체 장치.
  17. 제 12항에 있어서, 상기 제1 핀형 패턴은 복수의 핀을 포함하고, 상기 제2 핀형 패턴은 하나의 핀을 포함하고, 상기 제1 에피택셜 패턴은 복수의 에피택셜 패턴이 머지(merge)된 형상이고, 상기 제1 부피는 상기 제1 에피택셜 패턴의 전체 부피에서 상기 복수의 에피택셜 패턴의 개수만큼 나눈 것이고, 상기 제2 부피는 상기 제2 에피택셜 패턴의 전체 부피인 반도체 장치.
  18. 제1 방향으로 연장되는 제1 핀형 패턴;
    제3 방향으로 연장되는 제2 핀형 패턴;
    상기 제1 핀형 패턴과 교차하고 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 교차하고 제4 방향으로 연장되는 제2 게이트 구조체;
    상기 제1 및 제2 핀형 패턴의 적어도 일부를 둘러싸는 필드 절연막;
    상기 제1 핀형 패턴 상의 제1 에피택셜 패턴; 및
    상기 제2 핀형 패턴 상의 제2 에피택셜 패턴을 포함하고,
    상기 제1 핀형 패턴의 하면의 상기 제2 방향으로의 제1 폭은 상기 제2 핀형 패턴의 하면의 상기 제4 방향으로의 제2 폭보다 작고,
    상기 제1 에피택셜 패턴의 제1 부피는 상기 제2 에피택셜 패턴의 제2 부피보다 작고,
    상기 제1 핀형 패턴의 측벽은 상기 필드 절연막에 의해 전부 커버되고,
    상기 제2 핀형 패턴의 측벽은, 상기 필드 절연막에 의해 커버되는 제1 영역 및 상기 제1 영역 상에 배치되고 상기 제2 에피택셜 패턴에 의해 커버되는 제2 영역을 포함하는 반도체 장치.
  19. 제 18항에 있어서, 상기 필드 절연막과 상기 제1 에피택셜 패턴이 접촉하는 제1 높이와, 상기 필드 절연막과 상기 제2 에피택셜 패턴이 접촉하는 제2 높이는 서로 동일한 반도체 장치.
  20. 제 18항에 있어서, 상기 제1 핀형 패턴은 복수의 핀을 포함하고, 상기 제2 핀형 패턴은 하나의 핀을 포함하고, 상기 제1 에피택셜 패턴은 복수의 에피택셜 패턴이 머지(merge)된 형상이고, 상기 제1 부피는 상기 제1 에피택셜 패턴의 전체 부피에서 상기 복수의 에피택셜 패턴의 개수만큼 나눈 것이고, 상기 제2 부피는 상기 제2 에피택셜 패턴의 전체 부피인 반도체 장치.
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