KR102544153B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

스케일링이 용이한 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 기판 상에, 제1 핀형 패턴의 일부 및 제2 핀형 패턴의 일부를 둘러싸는 필드 절연막, 제1 핀형 패턴 상에, 제1 핀형 패턴과 교차하는 제1 게이트 구조체, 제2 핀형 패턴 상에, 제2 핀형 패턴과 교차하는 제2 게이트 구조체, 및 필드 절연막의 상면으로부터 돌출되어, 제1 게이트 구조체와 제2 게이트 구조체를 분리하는 분리 구조체를 포함하고, 필드 절연막과 분리 구조체는 동일한 절연 물질을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 게이트 전극을 분리하는 분리 구조체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 스케일링이 용이한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 스케일링이 용이한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 기판 상에, 제1 핀형 패턴의 일부 및 제2 핀형 패턴의 일부를 둘러싸는 필드 절연막, 제1 핀형 패턴 상에, 제1 핀형 패턴과 교차하는 제1 게이트 구조체, 제2 핀형 패턴 상에, 제2 핀형 패턴과 교차하는 제2 게이트 구조체, 및 필드 절연막의 상면으로부터 돌출되어, 제1 게이트 구조체와 제2 게이트 구조체를 분리하는 분리 구조체를 포함하고, 필드 절연막과 분리 구조체는 동일한 절연 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 기판 상에, 제1 핀형 패턴의 일부 및 제2 핀형 패턴의 일부를 둘러싸는 필드 절연막, 제1 핀형 패턴 상에, 제1 핀형 패턴과 교차하는 제1 게이트 구조체, 제2 핀형 패턴 상에, 제2 핀형 패턴과 교차하는 제2 게이트 구조체, 제1 핀형 패턴 상에, 제1 게이트 구조체와 이격되어 연장되고, 제1 핀형 패턴과 교차하는 제3 게이트 구조체, 제2 핀형 패턴 상에, 제2 게이트 구조체와 이격되어 연장되고, 제2 핀형 패턴과 교차하는 제4 게이트 구조체, 제1 핀형 패턴과 제2 핀형 패턴 사이에, 제1 게이트 구조체와 제2 게이트 구조체를 분리하고, 제3 게이트 구조체와 제4 게이트 구조체를 분리하는 분리 구조체를 포함하고, 필드 절연막과 분리 구조체는 일체로 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 핀형 패턴과 교차하는 제1 게이트 구조체, 제2 핀형 패턴 상에, 제2 핀형 패턴과 교차하는 제2 게이트 구조체, 기판 상에, 제1 게이트 구조체와 제2 게이트 구조체를 분리하는 분리 구조체, 및 제1 핀형 패턴의 측벽, 제2 핀형 패턴의 측벽 및 분리 구조체의 측벽을 따라 연장되는 스페이서를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 제1 핀형 패턴 및 제2 핀형 패턴을 덮는 분리 절연막을 형성하고, 제1 핀형 패턴과 제2 핀형 패턴 사이의 분리 절연막 상에, 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 수행하여, 제1 핀형 패턴의 상부 및 제2 핀형 패턴의 상부를 노출시키고, 제1 핀형 패턴 상에 제1 게이트 구조체를 형성하고, 제2 핀형 패턴 상에, 제1 게이트 구조체와 이격되는 제2 게이트 구조체를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 영역(R)을 확대한 확대도이다.
도 3은 도 1의 A-A'를 따라 절단한 단면도이다.
도 4는 도 1의 B-B'를 따라 절단한 단면도이다.
도 5는 도 1의 C-C'를 따라 절단한 단면도이다.
도 6은 도 1의 D-D'를 따라 절단한 단면도이다.
도 7a 내지 도 9는 도 1의 A-A'를 따라 절단한 다양한 단면도들이다.
도 10 은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 11 내지 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도들이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 16a 및 도 16b는 도 15의 E-E'를 따라 절단한 다양한 단면도들이다.
도 17 내지 도 43b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 16b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 영역(R)을 확대한 확대도이다. 도 3은 도 1의 A-A'를 따라 절단한 단면도이다. 도 4는 도 1의 B-B'를 따라 절단한 단면도이다. 도 5는 도 1의 C-C'를 따라 절단한 단면도이다. 도 6은 도 1의 D-D'를 따라 절단한 단면도이다.
도 1 내지 도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 필드 절연막(110), 제1 게이트 구조체(G1), 제2 게이트 구조체(G2), 제3 게이트 구조체(G3), 제4 게이트 구조체(G4), 분리 구조체(SS), 스페이서(150), 제1 에피택셜 패턴(162), 제2 에피택셜 패턴(164) 및 제1 층간 절연막(210)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 몇몇 실시예에서, 제1 영역(I) 및 제2 영역(II)에는 서로 다른 도전형의 반도체 장치가 형성될 수 있다. 예를 들어, 제1 영역(I)에는 PMOS 트랜지스터가 형성될 수 있고, 제2 영역(II)에는 NMOS 트랜지스터가 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 영역(I) 및 제2 영역(II)에는 서로 동일한 도전형의 반도체 장치가 형성될 수도 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은, 기판(100) 상에서 서로 이격되어 연장될 수 있다. 예를 들어, 제1 핀형 패턴(F1)은 기판(100)의 제1 영역(I) 상에 형성될 수 있고, 제2 핀형 패턴(F2)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
또한, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은, 기판(100) 상으로부터 돌출되어 길게 연장될 수 있다. 예를 들어, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 각각 단변과 장변을 가질 수 있다. 도 1에서, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 장변은 제1 방향(X)을 따라 연장되는 것으로 도시되었다. 즉, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은, 기판(100) 상에서 각각 제1 방향(X)을 따라 길게 연장될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(110)은, 기판(100) 상에서 제1 핀형 패턴(F1)의 일부 및 제2 핀형 패턴(F2)의 일부를 둘러쌀 수 있다. 예를 들어, 기판(100)은 제1 핀형 패턴(F1)의 측벽 및 제2 핀형 패턴(F2)의 측벽에 의해 정의되는 제1 트렌치(T1)를 포함할 수 있다. 이 때, 필드 절연막(110)은, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 제1 트렌치(T1)의 일부를 채울 수 있다.
도 4에서, 필드 절연막(110)의 상면은 제1 핀형 패턴(F1)의 일부의 상면 및 제2 핀형 패턴(F2)의 일부의 상면과 동일한 높이를 갖는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 필드 절연막(110)보다 위로 돌출될 수도 있다.
제1 게이트 구조체(G1)는, 제1 핀형 패턴(F1) 상에서 제1 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 예를 들어, 제1 게이트 구조체(G1)는, 제1 핀형 패턴(F1) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다.
제2 게이트 구조체(G2)는, 제2 핀형 패턴(F2) 상에서 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 예를 들어, 제2 게이트 구조체(G2)는, 제2 핀형 패턴(F2) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다.
제3 게이트 구조체(G3)는 제1 게이트 구조체(G1)와 이격되어 연장될 수 있다. 또한, 제3 게이트 구조체(G3)는, 제1 핀형 패턴(F1) 상에서 제1 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 예를 들어, 제3 게이트 구조체(G3)는, 제1 핀형 패턴(F1) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다.
제4 게이트 구조체(G4)는 제2 게이트 구조체(G2)와 이격되어 연장될 수 있다. 또한, 제4 게이트 구조체(G4)는, 제2 핀형 패턴(F2) 상에서 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 예를 들어, 제4 게이트 구조체(G4)는, 제2 핀형 패턴(F2) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다.
각각의 제1 내지 제4 게이트 구조체(G1~G4)는, 게이트 절연막 및 금속막을 포함할 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 제1 게이트 절연막(132a), 제1 금속막(134a) 및 제2 금속막(136a)을 포함할 수 있다. 도 3 및 도 5에 도시된 것처럼, 제1 금속막(134a) 및 제2 금속막(136a)은, 제1 게이트 절연막(132a) 상에 적층되어 형성될 수 있다. 또한, 제2 게이트 구조체(G2)는 제2 게이트 절연막(132b), 제3 금속막(134b) 및 제4 금속막(136b)을 포함할 수 있다. 도 3 및 도 5에 도시된 것처럼, 제3 금속막(134b) 및 제4 금속막(136b)은, 제2 게이트 절연막(132b) 상에 적층되어 형성될 수 있다.
제1 게이트 절연막(132a)과 제2 게이트 절연막(132b)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은, 동일한 제조 공정에 의해 형성되는 것을 의미한다. 마찬가지로, 제1 금속막(134a)과 제3 금속막(134b)은 동일 레벨에서 형성될 수 있다. 또한, 제2 금속막(136a)과 제4 금속막(136b)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제1 게이트 절연막(132a)은 제1 핀형 패턴(F1)의 상면 및 측벽, 필드 절연막(110)의 상면 및 분리 구조체(SS)의 측벽을 따라 연장될 수 있다. 마찬가지로, 제2 게이트 절연막(132b)은 제2 핀형 패턴(F2)의 상면 및 측벽, 필드 절연막(110)의 상면 및 분리 구조체의 측벽을 따라 연장될 수 있다.
제1 게이트 절연막(132a) 및 제2 게이트 절연막(132b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체(high-k) 물질을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 절연막(132a) 및 제2 게이트 절연막(132b)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 금속막(134a) 및 제3 금속층(134b)은 일함수를 조절할 수 있다. 제2 금속층(136a) 및 제4 금속층(136b)은 각각 제1 금속층(134a) 및 제3 금속층(134b)에 의해 형성된 공간을 채울 수 있다.
제1 금속층(134a) 및 제3 금속층(134b)은 예를 들어, TiN, TaN, TiC, TaC, TiAl, 및 TiAlC 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 제2 금속층(136a) 및 제4 금속층(136b)은 예를 들어, W, Al, TiN, 및 Co 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제4 금속층(134a, 136a, 134b, 136b)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다. 이러한 제1 내지 제4 금속층(134a, 136a, 134b, 136b)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
분리 구조체(SS)는 필드 절연막(110)의 상면으로부터 돌출될 수 있다. 또한, 분리 구조체(SS)는 기판(100)의 제1 영역(I)과 제2 영역(II) 사이에 형성될 수 있다. 예를 들어, 분리 구조체(SS)는 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이에 형성될 수 있다.
분리 구조체(SS)는 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 분리하고, 제3 게이트 구조체(G3)와 제4 게이트 구조체(G4)를 분리할 수 있다. 또한, 분리 구조체(SS)는 절연 물질을 포함할 수 있다. 이에 따라, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)는 전기적으로 절연될 수 있고, 제3 게이트 구조체(G3)와 제4 게이트 구조체(G4)는 전기적으로 절연될 수 있다.
분리 구조체(SS)는 제1 내지 제4 게이트 구조체(G1~G4)를 분리시키므로, 각각의 제1 내지 제4 게이트 구조체(G1~G4)는, 분리 구조체(SS)의 측벽과 접촉할 수 있다. 이 때, 분리 구조체(SS)의 측벽에 인접하는 제1 내지 제4 게이트 구조체(G1)의 폭은, 분리 구조체(SS)의 측벽에 인접할수록 증가하는 모양을 가질 수 있다. 여기서, 게이트 구조체의 폭이란, 제1 방향(X)으로의 폭을 의미한다. 이하에서는, 대표적으로 제4 게이트 구조체(G4)를 예로 들어 설명한다.
예를 들어, 도 2에 도시된 것처럼, 분리 구조체(SS)의 측벽에 인접하는 제4 게이트 구조체(G4)의 측벽은 제1 오목 라인(CL1)을 포함할 수 있다. 제1 오목 라인(CL1)은, 분리 구조체(SS)의 측벽에 인접할수록 제4 게이트 구조체(G4)의 폭이 증가하도록 형성될 수 있다.
이러한 제4 게이트 구조체(G4)의 형상은, 분리 구조체(SS)가 형성된 뒤에 제4 게이트 구조체(G4)가 형성됨에 기인할 수 있다. 예를 들어, 분리 구조체(SS)가 형성된 뒤에, 분리 구조체(SS)와 교차하는 방향으로 제4 게이트 구조체(G4)가 패터닝될 수 있다. 패터닝 공정의 특성에 따라, 분리 구조체(SS)에 인접하는 제4 게이트 구조체(G4)의 일부는 날카롭게 패터닝되지 않을 수 있다. 이에 따라, 예를 들어, 제1 오목 라인(CL1)을 포함하는 제4 게이트 구조체(G4)가 형성될 수 있다.
각각의 제1 내지 제4 게이트 구조체(G1~G4)는 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)과 교차하므로, 각각의 제1 내지 제4 게이트 구조체(G1~G4)는, 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)의 측벽과 접촉할 수 있다. 이 때, 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)의 측벽에 인접하는 제1 내지 제4 게이트 구조체(G1)의 폭은, 제1 핀형 패턴 또는 제2 핀형 패턴(F2)의 측벽에 인접할수록 증가하는 모양을 가질 수 있다. 여기서, 게이트 구조체의 폭이란, 제1 방향(X)으로의 폭을 의미한다. 이하에서는, 대표적으로 제4 게이트 구조체(G4)를 예로 들어 설명한다.
예를 들어, 도 2에 도시된 것처럼, 제2 핀형 패턴(F2)의 측벽에 인접하는 제4 게이트 구조체(G4)의 측벽은 제2 오목 라인(CL2)을 포함할 수 있다. 제2 오목 라인(CL2)은, 제2 핀형 패턴(F2)의 측벽에 인접할수록 제4 게이트 구조체(G4)의 폭이 증가하도록 형성될 수 있다.
이러한 제4 게이트 구조체(G4)의 형상은, 제2 핀형 패턴(F2)이 형성된 뒤에 제4 게이트 구조체(G4)가 형성됨에 기인할 수 있다. 예를 들어, 제2 핀형 패턴(F2)이 형성된 뒤에, 제2 핀형 패턴(F2)과 교차하는 방향으로 제4 게이트 구조체(G4)가 패터닝될 수 있다. 패터닝 공정의 특성에 따라, 제2 핀형 패턴(F2)에 인접하는 제4 게이트 구조체(G4)의 일부는 날카롭게 패터닝되지 않을 수 있다. 이에 따라, 예를 들어, 제2 오목 라인(CL2)을 포함하는 제4 게이트 구조체(G4)가 형성될 수 있다.
분리 구조체(SS)는 필드 절연막(110)과 일체로 형성될 수 있다. 예를 들어, 분리 구조체(SS)와 필드 절연막(110)은 동일 레벨에서 형성될 수 있다. 이에 따라, 필드 절연막(110)과 분리 구조체(SS)는 실질적으로 동일한 절연 물질을 포함할 수 있다. 예를 들어, 필드 절연막(110)과 분리 구조체(SS)는 실질적으로 동일한 산화물을 포함할 수 있다.
몇몇 실시예에서, 분리 구조체(SS)는, 게이트 구조체의 측벽보다 옆으로 돌출될 수 있다. 예를 들어, 분리 구조체(SS)는, 제1 게이트 구조체(G1)의 측벽 및 제2 게이트 구조체(G2)의 측벽보다 옆으로 돌출될 수 있다. 도 1에서, 분리 구조체(SS)의 상면은 타원 모양인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 분리 구조체(SS)의 상면은 직사각형 모양일 수도 있다.
예를 들어, 분리 구조체(SS)는 제2 방향(Y)을 따라 연장되는 형상을 가질 수 있다. 예를 들어, 도 1에 도시된 것처럼, 분리 구조체(SS)는 제2 방향(Y)을 따라 연장되어, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 분리하고, 제3 게이트 구조체(G3)와 제4 게이트 구조체(G4)를 분리할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 분리 구조체(SS)는 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 분리하지만, 제3 게이트 구조체(G3)와 제4 게이트 구조체(G4)는 분리하지 않을 수도 있다. 반대로, 분리 구조체(SS)는 제3 게이트 구조체(G3)와 제4 게이트 구조체(G4)를 분리하지만, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)는 분리하지 않을 수도 있다.
몇몇 실시예에서, 분리 구조체(SS)의 상면은, 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정 등의 평탄화 공정에 의해, 분리 구조체(SS)의 상면, 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면은 실질적으로 동일 평면 상에 배치될 수 있다.
몇몇 실시예에서, 분리 구조체(SS)는, 필드 절연막(110) 상에 차례로 적층되는 제1 절연 패턴(122p), 제2 절연 패턴(124p) 및 제3 절연 패턴(126p)을 포함할 수 있다. 이에 따라, 제1 절연 패턴(122p)의 하면은 필드 절연막(110)의 상면과 접촉할 수 있다.
제2 절연 패턴(124p)은 제1 절연 패턴(122p)과 다른 물질을 포함할 수 있다. 제3 절연 패턴(126p)은 제2 절연 패턴(124p)과 다른 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 절연 패턴(122p) 및 제3 절연 패턴(126p)은 산화물을 포함하고, 제2 절연 패턴(124p)은 질화물을 포함할 수 있다.
분리 구조체(SS)와 필드 절연막(110)은 일체로 형성되므로, 제1 절연 패턴(122p)과 필드 절연막(110)은 실질적으로 동일한 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(122p)과 필드 절연막(110)은 실질적으로 동일한 산화물을 포함할 수 있다.
또한, 몇몇 실시예에서, 제2 절연 패턴(124p)은, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)보다 높게 배치될 수 있다. 예를 들어, 제2 절연 패턴(124p)의 상면은, 제1 핀형 패턴(F1)의 상면 및 제2 핀형 패턴(F2)의 상면보다 높을 수 있다.
스페이서(150)는 제1 내지 제4 게이트 구조체(G1~G4)의 측벽 및 분리 구조체(SS)의 측벽 상에 형성될 수 있다. 예를 들어, 도 1, 도 4 내지 도 6에 도시된 것처럼, 스페이서(150)는 제1 게이트 구조체(G1)의 측벽, 제2 게이트 구조체(G2)의 측벽 및 분리 구조체(SS)의 측벽을 따라 연장될 수 있다.
스페이서(150)는 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 스페이서(150)는 다중막으로 형성될 수도 있다.
스페이서(150)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 또는 예를 들어, 스페이서(150)는 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전체(low-k) 물질을 포함할 수 있다.
제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은, 게이트 구조체의 양 측의 핀형 패턴 상에 형성될 수 있다. 예를 들어, 제1 에피택셜 패턴(162)은, 제1 게이트 구조체(G1)와 제3 게이트 구조체(G3) 사이의, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 또한, 예를 들어, 제2 에피택셜 패턴(164)은, 제2 게이트 구조체(G2)와 제4 게이트 구조체(G4) 사이의, 제2 핀형 패턴(F2) 상에 형성될 수 있다.
그러나, 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은, 제1 내지 제4 게이트 전극(G1~G4)과 절연될 수 있다. 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은 트랜지스터의 소오스/드레인으로 기능할 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은 상승된 소오스/드레인일 수 있다. 즉, 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)의 최상부는 제1 핀형 패턴(F1)의 상면 및 제2 핀형 패턴(F2)의 상면보다 위로 돌출될 수 있다. 또한, 몇몇 실시예에서, 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은 복수의 게이트 전극에 공통되는 공유 소오스/드레인일 수 있다.
제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은 단일막인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은 다중막으로 형성될 수도 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)은, 분리 구조체(SS)에 의해 분리될 수 있다. 예를 들어, 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164) 사이에, 분리 구조체(SS)가 개재될 수 있다. 분리 구조체(SS)는 절연 물질을 포함하므로, 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164)은 전기적으로 절연될 수 있다.
제1 에피택셜 패턴(162)의 단면과 제2 에피택셜 패턴(164)의 단면은 오각형 형상인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 에피택셜 패턴(162)의 단면과 제2 에피택셜 패턴(164)의 단면은, 예를 들어, 다이아몬드 형상(또는 육각형 형상) 등 다양한 형상을 가질 수 있다.
제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164)은 서로 다른 도전형의 불순물을 포함할 수도 있고, 서로 동일한 도전형의 불순물을 포함할 수도 있다.
예를 들어, 제1 영역(I) 또는 제2 영역(II)에 형성되는 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 영역(I) 또는 제2 영역(II)에 형성되는 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)이 Si인 경우에, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 Si에 비해 격자 상수가 큰 물질, 예를 들어, SiGe를 포함할 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)에 압축 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 제1 영역(I) 또는 제2 영역(II)에 형성되는 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 제1 영역(I) 또는 제2 영역(II)에 형성되는 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)이 Si인 경우에, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)은 Si에 비해 격자 상수가 작은 물질, 예를 들어, SiC를 포함할 수 있다. 인장 스트레스 물질은 제1 핀형 패턴(F1) 또는 제2 핀형 패턴(F2)에 인장 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 층간 절연막(210)은 제1 내지 제4 게이트 구조체(G1~G4), 분리 구조체(SS), 제1 에피택셜 패턴(162) 및 제2 에피택셜 패턴(164)의 주변 공간을 채우도록 형성될 수 있다. 도 4 내지 도 6에서, 제1 층간 절연막(210)의 상면은, 제1 게이트 구조체(G1)의 상면, 제2 게이트 구조체(G2)의 상면 및 분리 구조체(SS)의 상면과 동일 평면 상에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(210)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7a 내지 도 9는 도 1의 A-A'를 따라 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7a를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리 구조체(SS)의 폭은 필드 절연막(110)의 상면으로부터 멀어짐에 따라 점진적으로 감소할 수 있다. 분리 구조체(SS)의 폭이란, 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)가 연장되는 방향으로의 분리 구조체(SS)의 폭을 의미한다.
예를 들어, 분리 구조체(SS)의 하면의 폭인 제1 폭(W1)은, 분리 구조체(SS)의 상면의 폭인 제2 폭(W2)보다 클 수 있다. 이에 따라, 도시된 것처럼, 분리 구조체(SS)의 측벽은 필드 절연막(110)의 상면에 대해 경사를 가질 수 있다.
이러한 분리 구조체(SS)의 형상은, 분리 구조체(SS)를 형성하는 식각 공정의 특성에 기인할 수 있다. 이에 관하여는, 도 29 내지 도 34에 관한 설명에서 자세히 후술한다.
도 7b 및 도 7c를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리 구조체(SS)의 상면은, 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면과 동일 평면에 배치되지 않을 수 있다.
예를 들어, 도 7b에 도시된 것처럼, 분리 구조체(SS)는 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면보다 위로 돌출될 수 있다. 몇몇 실시예에서, 분리 구조체(SS)의 상면은 볼록한 모양을 가질 수 있다.
예를 들어, 도 7c에 도시된 것처럼, 분리 구조체(SS)는 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면보다 아래로 인입될 수 있다. 몇몇 실시예에서, 분리 구조체(SS)의 상면은 오목한 모양을 가질 수 있다.
이러한 분리 구조체(SS)의 형상은, 제1 및 제2 게이트 구조체(G1, G2) 및 분리 구조체(SS)에 대한 평탄화 공정의 특성에 기인할 수 있다. 예를 들어, 상기 평탄화 공정에서, 분리 구조체(SS)의 식각률이 제1 및 제2 게이트 구조체(G1, G2)의 식각률보다 작은 경우에, 도 7b에 따른 분리 구조체(SS)가 형성될 수 있다. 반대로, 상기 평탄화 공정에서, 분리 구조체(SS)의 식각률이 제1 및 제2 게이트 구조체(G1, G2)의 식각률보다 큰 경우에, 도 7c에 따른 분리 구조체(SS)가 형성될 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제2 트렌치(T2)를 더 포함할 수 있다.
제2 트렌치(T2)는, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이에서, 제1 트렌치(T1)에 인접할 수 있다. 또한, 제2 트렌치(T2)는 제1 트렌치(T1)보다 깊게 형성될 수 있다. 예를 들어, 제2 트렌치(T2)의 하면은 제1 트렌치(T1)의 하면보다 낮을 수 있다.
이 때, 필드 절연막(110)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 채울 수 있다.
몇몇 실시예에서, 분리 구조체(SS)는 제2 트렌치(T2)와 중첩될 수 있다. 여기서, 중첩이란, 연직 방향에서 중첩되는 것을 의미한다. 즉, 분리 구조체(SS)는 제2 트렌치(T2)의 연직 방향 위에 형성될 수 있다.
이에 따라, 제1 트렌치(T1) 및 제2 트렌치(T2)를 채우는 필드 절연막(110)은, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)을 분리시킬 수 있다. 또한, 필드 절연막(110) 상의 분리 구조체(SS)는, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 분리시킬 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 필드 절연막(110)은 제1 서브 필드 절연막(110) 및 제2 서브 필드 절연막(110)을 포함할 수 있다. 몇몇 실시예에서, 제1 서브 필드 절연막(110) 및 제2 서브 필드 절연막(110)은, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이에 형성될 수 있다.
제1 서브 필드 절연막(110)은, 제1 트렌치(T1)의 측벽 및 하면을 따라 형성될 수 있다. 즉, 제1 서브 필드 절연막(110)은 제1 핀형 패턴(F1)의 측벽 및 제2 핀형 패턴(F2)의 측벽과 접촉하는 필드 절연막(110)의 일부일 수 있다.
제2 서브 필드 절연막(110)은, 제1 서브 필드 절연막(110) 상에 형성될 수 있다. 또한, 제2 서브 필드 절연막(110)은 분리 구조체(SS)와 직접(directly) 접촉할 수 있다. 예를 들어, 제2 서브 필드 절연막(110)은 분리 구조체(SS)의 제1 절연 패턴(122p)과 직접 접촉할 수 있다. 필드 절연막(110)과 분리 구조체(SS)는 일체로 형성되므로, 제2 서브 필드 절연막(110)과 분리 구조체(SS)는 동일한 절연 물질을 포함할 수 있다. 예를 들어, 제2 서브 필드 절연막(110)과 분리 구조체(SS)의 제1 절연 패턴(122p)은, 실질적으로 동일한 산화물을 포함할 수 있다.
도 10 은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 참고적으로, 도 10은 도 1의 B-B'를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리 구조체(SS)는 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164)을 분리할 수 있다.
예를 들어, 제1 에피택셜 패턴(162)의 측벽의 적어도 일부는 분리 구조체(SS)의 측벽을 따라 연장될 수 있다. 또는, 제2 에피택셜 패턴(164)의 측벽의 적어도 일부는 분리 구조체(SS)의 측벽을 따라 연장될 수 있다.
예를 들어, 제1 에피택셜 패턴(162)의 측벽의 일부 또는 제2 에피택셜 패턴(164)의 측벽의 일부는, 분리 구조체(SS)의 측벽 상의 스페이서(150)와 접촉할 수 있다. 즉, 제1 에피택셜 패턴(162)의 측벽의 일부는, 스페이서(150)의 측벽에 의해 정의될 수 있다. 마찬가지로, 제2 에피택셜 패턴(164)의 측벽의 일부는, 스페이서(150)의 측벽에 의해 정의될 수 있다.
몇몇 실시예에서, 분리 구조체(SS)를 경계로 서로 다른 도전형의 에피택셜 패턴이 형성될 수 있다. 예를 들어, 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164)은 서로 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(162)은 p형 불순물을 포함하고, 제2 에피택셜 패턴(164)은 n형 불순물을 포함할 수 있다. 이러한 경우에, 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164)은 서로 다른 모양을 가질 수 있다. 예를 들어, 제1 에피택셜 패턴(162)의 외면은 오각형 모양일 수 있고, 제2 에피택셜 패턴(164)의 외면은 라운드진(rounded) 모양일 수 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(162)은, 제1 핀형 패턴(F1)에 인접하는 핀형 패턴 상의 에피택셜 패턴과 연결될 수 있다. 또는, 제2 에피택셜 패턴(164)은 제2 에피택셜 패턴(164)에 인접하는 핀형 패턴 상의 에피택셜 패턴과 연결될 수 있다.
반도체 장치가 스케일링됨에 따라, 핀형 패턴 사이의 거리가 감소할 수 있다. 제1 에피택셜 패턴(162)은 제1 핀형 패턴(F1) 상에 형성되고, 제2 에피택셜 패턴(164)은 제2 핀형 패턴(F2) 상에 형성되므로, 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164) 사이의 거리 또한 감소할 수 있다. 그러나, 분리 구조체(SS)는 제1 에피택셜 패턴(162)과 제2 에피택셜 패턴(164) 사이에 배치되어, 이들의 접촉을 방지할 수 있다. 예를 들어, 분리 구조체(SS)는 p형 불순물을 포함하는 제1 에피택셜 패턴(162)과, n형 불순물을 포함하는 제2 에피택셜 패턴(164)의 접촉을 효율적으로 방지할 수 있다.
도 11 내지 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 층간 절연막(220) 및 컨택(170)을 더 포함한다.
제2 층간 절연막(220)은 제1 층간 절연막(210) 상에 적층될 수 있다. 예를 들어, 제2 층간 절연막(220)은, 제1 층간 절연막(210), 제1 내지 제4 게이트 구조체(G1~G4) 및 분리 구조체(SS)를 덮을 수 있다.
제2 층간 절연막(220)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
컨택(170)은 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)과 접촉하도록 형성될 수 있다. 예를 들어, 컨택(170)은 제1 층간 절연막(210)의 일부 및 제2 층간 절연막(220)의 일부를 관통하여, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)과 접촉할 수 있다.
몇몇 실시예에서, 컨택(170)은 실리사이드막(172), 제1 도전막(174) 및 제2 도전막(176)을 포함할 수 있다.
실리사이드막(172)은 컨택(170)의 하면에 형성되어, 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)과 접촉할 수 있다. 실리사이드막(172)은 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도전막(174)은 실리사이드막(172)의 상면, 제1 층간 절연막(210)의 측벽 및 제2 층간 절연막(220)의 측벽을 따라 형성될 수 있다. 제2 도전막(176)은 제1 도전막(174)에 의해 형성되는 공간을 채우도록 형성될 수 있다.
컨택(170)은 제1 에피택셜 패턴(162) 또는 제2 에피택셜 패턴(164)의 일부를 관통하여 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택(170)의 하면은 제1 에피택셜 패턴(162)의 상면 또는 제2 에피택셜 패턴(164)의 상면을 따라 연장될 수도 있다.
제1 도전막(174)은 예를 들어, Ti 또는 TiN을 포함할 수 있고, 제2 도전막(176)은 예를 들어, W, Al 또는 Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 도 16a 및 도 16b는 도 15의 E-E'를 따라 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16a를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리 구조체(SS)의 상면은 요철을 가질 수 있다.
예를 들어, 분리 구조체(SS)는 제1 분리부(SP1), 제2 분리부(SP2) 및 연결부(CP)를 포함할 수 있다.
제1 분리부(SP1)는 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 분리하는 분리 구조체(SS)의 일부일 수 있다. 제2 분리부(SP2)는 제3 게이트 구조체(G3)와 제4 게이트 구조체(G4)를 분리하는 분리 구조체(SS)의 일부일 수 있다. 연결부(CP)는 필드 절연막(110) 상에서 제1 분리부(SP1)와 제2 분리부(SP2)를 연결하는 분리 구조체(SS)의 일부일 수 있다.
몇몇 실시예에서, 연결부(CP)의 상면은, 제1 분리부(SP1)의 상면 및 제2 분리부(SP2)의 상면보다 낮을 수 있다. 이에 따라, 분리 구조체(SS)의 상면은 요철을 가질 수 있다. 또한, 몇몇 실시예에서, 연결부(CP)의 상면은 오목한 모양을 가질 수 있다.
몇몇 실시예에서, 제1 분리부(SP1) 및 제2 분리부(SP2)는, 제1 내지 제4 게이트 구조체(G1~G4)와 동일 레벨에서 형성될 수 있다. 예를 들어, 제1 분리부(SP1) 및 제2 분리부(SP2)는, 제1 내지 제4 게이트 구조체(G1~G4)를 형성하는 패터닝 공정 시에 함께 형성될 수 있다. 이에 따라, 몇몇 실시예에서, 제1 분리부(SP1)의 측벽은, 제1 게이트 구조체(G1)의 측벽 및 제2 게이트 구조체(G2)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다. 마찬가지로, 제2 분리부(SP2)의 측벽은, 제3 게이트 구조체(G3)의 측벽 및 제4 게이트 구조체(G4)의 측벽과 실질적으로 동일 평면 상에 배치될 수 있다.
스페이서(150)는 분리 구조체(SS)의 측벽을 따라 연장될 수 있다. 예를 들어, 스페이서(150)는 제1 분리부(SP1)의 양 측벽을 따라 연장될 수 있다. 또한, 스페이서(150)는 제2 분리부(SP2)의 양 측벽을 따라 연장될 수 있다. 이에 따라, 스페이서(150)는 제1 내지 제4 게이트 구조체(G1~G4)의 측벽 및 분리 구조체(SS)의 측벽을 따라 연장될 수 있다.
도 15 및 도 16b를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 분리부(SP1)와 제2 분리부(SP2)는 서로 접촉하지 않을 수 있다.
예를 들어, 도 16a에 따른 반도체 장치와 달리, 몇몇 실시예에 따른 분리 구조체(SS)는 연결부(CP)를 포함하지 않을 수 있다. 이에 따라, 제1 분리부(SP1)의 양 측벽 및 제2 분리부(SP2)의 양 측벽 상의 스페이서(150)는, 필드 절연막(110)의 상면과 접촉할 수 있다.
이하에서, 도 1 내지 도 6, 도 17 내지 도 43b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 17 내지 도 43b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 16b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 내지 도 19를 참조하면, 기판(100) 상에 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)을 형성한다.
예를 들어, 기판(100) 상에 식각 공정을 수행하여, 서로 이격되어 연장되는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)을 형성할 수 있다.
제1 핀형 패턴(F1)은 기판(100)의 제1 영역(I) 상에 형성될 수 있고, 제2 핀형 패턴(F2)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 방향(X)을 따라 연장될 수 있다.
도 20 내지 도 22를 참조하면, 기판(100) 상에 분리 절연막(120)을 형성한다.
분리 절연막(120)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)을 덮도록 형성될 수 있다. 즉, 기판(100) 상에, 제1 핀형 패턴(F1)의 상면 및 제2 핀형 패턴(F2)의 상면보다 높은 상면을 갖는 분리 절연막(120)이 형성될 수 있다.
몇몇 실시예에서, 분리 절연막(120)은, 기판(100) 상에 순차적으로 적층되는 제1 절연막(122), 제2 절연막(124) 및 제3 절연막(126)을 포함할 수 있다. 또한, 몇몇 실시예에서, 제2 절연막(124)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)보다 높게 형성될 수 있다. 예를 들어, 제2 절연막(124)의 상면은, 제1 핀형 패턴(F1)의 상면 및 제2 핀형 패턴(F2)의 상면보다 높게 형성될 수 있다.
몇몇 실시예에서, 제1 절연막(122) 및 제3 절연막(126)은 산화물을 포함하고, 제2 절연막(124)은 질화물을 포함할 수 있다.
그러나, 몇몇 실시예에서, 분리 절연막(120)은 단일막일 수도 있다. 예를 들어, 분리 절연막(120)은 산화물을 포함하는 단일막일 수도 있다.
도 23 내지 도 25를 참조하면, 분리 절연막(120) 상에 희생 패턴(310) 및 제1 마스크 패턴(320)을 형성한다.
먼저, 분리 절연막(120)의 상면의 일부를 노출시키는 희생 패턴(310)을 형성할 수 있다. 예를 들어, 희생 패턴(310)은, 제1 영역(I) 상의 분리 절연막(120)을 덮고, 제2 영역(II) 상의 분리 절연막(120)을 노출시키도록 형성될 수 있다. 예를 들어, 희생 패턴(310)의 측벽은, 제2 영역(II)에 인접하는 제1 영역(I)의 경계를 따라 형성될 수 있다.
희생 패턴(310)은 예를 들어, 스핀 온 하드마스크(SOH; Spin On Hardmask)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 희생 패턴(310)의 측벽을 따라 연장되는 제1 마스크 패턴(320)을 형성할 수 있다. 예를 들어, 희생 패턴(310) 및 분리 절연막(120)의 프로파일을 따라 연장되는 마스크막을 형성할 수 있다. 이어서, 상기 마스크막에 대한 에치백(etch back) 공정을 수행하여, 희생 패턴(310)의 측벽을 따라 연장되는 제1 마스크 패턴(320)을 형성할 수 있다.
희생 패턴(310)의 측벽은 제2 영역(II)에 인접하는 제1 영역(I)의 경계를 따라 형성될 수 있으므로, 제1 마스크 패턴(320)은 제1 영역(I)과 제2 영역(II) 사이에 형성될 수 있다. 예를 들어, 제1 마스크 패턴(320)은, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 분리 절연막(120) 상에 형성될 수 있다. 또한, 제1 마스크 패턴(320)은 제1 방향(X)을 따라 길게 연장될 수 있다.
도 26 내지 도 28을 참조하면, 희생 패턴(310)을 제거한다.
이에 따라, 제1 영역(I) 및 제2 영역(II) 상의 분리 절연막(120)을 노출시키는 제1 마스크 패턴(320)이 형성될 수 있다.
도 29 내지 도 31을 참조하면, 제1 마스크 패턴(320)을 패터닝할 수 있다.
예를 들어, 제1 방향(X)을 따라 연장되는 제1 마스크 패턴(320)의 일부를 제거할 수 있다. 이에 따라, 도 29에 도시된 것처럼, 예를 들어, 상면이 타원 모양인 제1 마스크 패턴(320)이 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 패터닝 공정의 특성에 따라, 제1 마스크 패턴(320)의 상면은 직사각형 모양일 수도 있다.
몇몇 실시예에서, 제1 마스크 패턴(320)이 패터닝되는 과정에서, 분리 절연막(120)의 일부가 함께 패터닝될 수 있다. 예를 들어, 도시된 것처럼, 제1 마스크 패턴(320)이 패터닝되는 과정에서, 제3 절연막(126)의 적어도 일부가 함께 패터닝될 수 있다. 그러나, 도시된 것과 달리, 제1 마스크 패턴(320)이 패터닝되는 과정에서, 분리 절연막(120)은 함께 패터닝되지 않을 수도 있다.
몇몇 실시예에서, 제1 마스크 패턴(320)이 패터닝되는 과정에서, 제2 절연막(124)은 식각 저지막으로 이용될 수 있다. 예를 들어, 질화물을 포함하는 제2 절연막(124)은, 제1 마스크 패턴(320)이 패터닝되는 과정에서 식각 저지막으로 이용될 수 있다. 이에 따라, 제1 마스크 패턴(320)이 패터닝되는 과정에서, 제2 절연막(124)의 상면의 일부가 노출될 수 있다. 그러나, 제2 절연막(124)에 의해 제1 절연막(122)이 보호되므로, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 노출되지 않을 수 있다.
도 32 내지 도 34를 참조하면, 제1 마스크 패턴(320)을 식각 마스크로 이용하는 제1 식각 공정을 수행하여, 제1 핀형 패턴(F1)의 상부 및 제2 핀형 패턴(F2)의 상부를 노출시킨다. 이어서, 제1 마스크 패턴(320)을 제거한다.
이에 따라, 제1 핀형 패턴(F1)의 일부 및 제2 핀형 패턴(F2)의 일부를 둘러싸는 필드 절연막(110)과, 필드 절연막(110) 상의 분리 구조체(SS)가 형성될 수 있다.
도 33에서, 분리 구조체(SS)의 제3 폭(W3)은, 필드 절연막(110)의 상면으로부터 멀어짐에 따라 실질적으로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상기 제1 식각 공정의 특성에 따라, 분리 구조체(SS)의 제3 폭(W3)은, 필드 절연막(110)의 상면으로부터 멀어짐에 따라 변할 수 있다. 예를 들어, 도 33에 도시된 것과 달리, 분리 구조체(SS)의 제3 폭(W3)은, 필드 절연막(110)의 상면으로부터 멀어짐에 따라 점진적으로 감소할 수도 있다.
도 35 내지 도 37을 참조하면, 제1 핀형 패턴(F1), 제2 핀형 패턴(F2) 및 필드 절연막(110)을 덮는 더미 게이트막(410)을 형성한다.
먼저, 도 32 내지 도 34에 따른 결과물 상에 더미 게이트막(410)을 형성할 수 있다. 이에 따라, 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 필드 절연막(110) 및 분리 구조체(SS)를 덮는 더미 게이트막(410)이 형성될 수 있다.
더미 게이트막(410)은 예를 들어, 폴리 실리콘을 포함할 수 있다. 또한, 더미 게이트막(410)은 예를 들어, 실리콘 산화막 및 실리콘 산화막 상에 형성되는 폴리 실리콘을 포함할 수도 있다.
이어서, 분리 구조체(SS)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 38 내지 도 40a를 참조하면, 더미 게이트막(410)을 패터닝한다.
먼저, 도 35 내지 도 37에 따른 결과물 상에 제2 마스크 패턴(420)을 형성할 수 있다.
제2 마스크 패턴(420)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하도록 형성될 수 있다. 예를 들어, 제2 방향(Y)을 따라 연장되는 복수의 제2 마스크 패턴(420)이 형성될 수 있다. 또한, 제2 마스크 패턴(420)의 적어도 일부는 분리 구조체(SS)와 교차하도록 형성될 수 있다.
이어서, 제2 마스크 패턴(420)을 식각 마스크로 이용하는 제2 식각 공정을 수행할 수 있다. 이에 따라, 노출된 제1 핀형 패턴(F1) 상에 제1 더미 게이트 구조체(DG1)가 형성될 수 있다. 또한, 노출된 제2 핀형 패턴(F2) 상에 제2 더미 게이트 구조체(DG2)가 형성될 수 있다. 제1 더미 게이트 구조체(DG1)와 제2 더미 게이트 구조체(DG2)는, 분리 구조체(SS)에 의해 서로 분리될 수 있다.
도 38 및 도 40b를 참조하면, 몇몇 실시예에서, 상기 제2 식각 공정에 의해 분리 구조체(SS)의 일부가 식각될 수 있다.
예를 들어, 도 40b에 도시된 것처럼, 제2 마스크 패턴(420)에 의해 노출된 분리 구조체(SS)의 일부가 식각될 수 있다. 이에 따라, 제1 분리부(SP1), 제2 분리부(SP2) 및 연결부(CP)를 포함하는 분리 구조체(SS)가 형성될 수 있다. 연결부(CP)의 상면은, 제1 분리부(SP1)의 상면 및 제2 분리부(SP2)의 상면보다 낮을 수 있다.
몇몇 실시예에서, 분리 구조체(SS)는 연결부(CP)를 포함하지 않을 수도 있다. 예를 들어, 도시된 것과 달리, 상기 제2 식각 공정은, 제1 분리부(SP1)와 제2 분리부(SP2) 사이의 필드 절연막(110)이 노출될 때까지 수행될 수도 있다.
도 41 내지 43a를 참조하면, 제1 더미 게이트 구조체(DG1)의 측벽, 제2 더미 게이트 구조체(DG2)의 측벽 및 분리 구조체(SS)의 측벽 상에 스페이서(150)를 형성한다.
예를 들어, 제1 더미 게이트 구조체(DG1), 제2 더미 게이트 구조체(DG2) 및 분리 구조체(SS)의 프로파일을 따라 연장되는 절연막을 형성할 수 있다. 이어서, 상기 절연막에 대한 에치백(etch back) 공정을 수행할 수 있다. 이에 따라, 제1 더미 게이트 구조체(DG1)의 측벽, 제2 더미 게이트 구조체(DG2)의 측벽 및 분리 구조체(SS)의 측벽을 따라 연장되는 스페이서(150)가 형성될 수 있다.
도 41 및 도 43b를 참조하면, 몇몇 실시예에서, 분리 구조체(SS)가 제1 분리부(SP1) 및 제2 분리부(SP2)를 포함하는 경우에, 제1 분리부(SP1)의 양 측벽 및 제2 분리부(SP2)의 양 측벽을 따라 연장되는 스페이서(150)가 형성될 수 있다.
이어서, 도 1 내지 도 6을 참조하면, 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)를 형성한다.
예를 들어, 제1 더미 게이트 구조체(DG1)를 제1 게이트 구조체(G1)로 치환하고, 제2 더미 게이트 구조체(DG2)를 제2 게이트 구조체(G2)로 치환할 수 있다. 예를 들어, 대체 금속 게이트(RMG; Replacement Metal Gate) 공정을 수행할 수 있다.
반도체 장치가 스케일링됨에 따라, 게이트 구조체를 분리하는 것이 어려워지고 있다. 예를 들어, 식각 공정을 이용하여 게이트 구조체를 절단하고, 절단된 부분에 절연 물질을 채움으로써 게이트 구조체를 분리할 수 있다. 그러나, 이러한 경우에, 반도체 장치가 스케일링됨에 따라, 절단된 부분에 절연 물질이 용이하게 채워지지 않는 문제가 있다. 이는 제조되는 반도체 장치의 불량을 야기할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 분리 구조체(SS)를 이용하여 스케일링이 용이한 반도체 장치를 제공할 수 있다. 예를 들어, 상술한 것처럼, 분리 구조체(SS)를 형성한 후에, 분리 구조체(SS)에 의해 분리되는 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)를 형성할 수 있다. 즉, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서는, 별도로 게이트 구조체를 절단하고, 절단된 부분에 절연 물질을 채우는 과정이 생략될 수 있다. 이에 따라, 예를 들어, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2) 사이의 거리를 감소시키면서, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 효율적으로 분리할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
150: 스페이서 162: 제1 에피택셜 패턴
164: 제2 에피택셜 패턴 210: 제1 층간 절연막
F1: 제1 핀형 패턴 F2: 제2 핀형 패턴
G1: 제1 게이트 구조체 G2: 제2 게이트 구조체
G3: 제3 게이트 구조체 G4: 제4 게이트 구조체
SS: 분리 구조체

Claims (20)

  1. 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 둘러싸는 필드 절연막;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체;
    상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체; 및
    상기 필드 절연막의 상면으로부터 돌출되어, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체를 분리하는 분리 구조체를 포함하되,
    상기 분리 구조체는, 상기 필드 절연막의 상면으로부터 돌출되는 제1 절연 패턴과, 제1 절연 패턴의 상면 상에 적층되는 제2 절연 패턴과, 상기 제2 절연 패턴의 상면 상에 적층되는 제3 절연 패턴을 포함하고,
    상기 필드 절연막 및 상기 분리 구조체의 상기 제1 절연 패턴은 동일한 산화물을 포함하고,
    상기 분리 구조체의 상기 제2 절연 패턴은 질화물을 포함하고,
    상기 분리 구조체의 상기 제3 절연 패턴은 상기 분리 구조체의 상기 제2 절연 패턴과 물질이 다르고,
    상기 제1 및 제2 게이트 구조체는, 제1 및 제2 금속막과 제1 및 제2 게이트 절연막을 포함하고,
    상기 제1 및 제2 게이트 절연막은, 상기 제1 및 제2 금속막과 상기 분리 구조체 사이에, 상기 분리 구조체의 측벽을 따라 연장되는, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 절연 패턴의 상면은, 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 높은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 구조체의 측벽, 상기 제2 게이트 구조체의 측벽 및 상기 분리 구조체의 측벽을 따라 연장되는 스페이서를 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 분리 구조체의 폭은, 상기 필드 절연막의 상면으로부터 멀어짐에 따라 점진적으로 감소하는 반도체 장치..
  5. 제 1항에 있어서,
    상기 필드 절연막은, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽과 접촉하는 제1 서브 필드 절연막과, 상기 제1 서브 필드 절연막 상의 제2 서브 필드 절연막을 포함하고,
    상기 제2 서브 필드 절연막과 상기 분리 구조체는 동일한 산화물을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판은, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽에 의해 정의되는 제1 트렌치를 포함하고,
    상기 필드 절연막은, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 상기 제1 트렌치의 일부를 채우는 반도체 장치.
  7. 제 6항에 있어서,
    상기 기판은, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 트렌치의 하면보다 낮은 제2 트렌치를 더 포함하고,
    상기 필드 절연막은 상기 제2 트렌치를 채우고,
    상기 분리 구조체는 상기 제2 트렌치와 중첩되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 게이트 구조체의 측벽 상의 에피택셜 패턴을 더 포함하고,
    상기 에피택셜 패턴의 측벽의 적어도 일부는, 상기 분리 구조체의 측벽을 따라 연장되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 분리 구조체의 상면은, 상기 제1 게이트 구조체의 상면 및 상기 제2 게이트 구조체의 상면과 실질적으로 동일 평면 상에 배치되는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 게이트 구조체의 측벽 상의 제1 에피택셜 패턴과,
    상기 제2 게이트 구조체의 측벽 상의 제2 에피택셜 패턴을 더 포함하고,
    상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴은, 상기 분리 구조체에 의해 분리되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 게이트 구조체의 측벽 상의 제1 에피택셜 패턴과,
    상기 제2 게이트 구조체의 측벽 상의 제2 에피택셜 패턴을 더 포함하고,
    상기 제1 에피택셜 패턴은 p형 불순물을 포함하고, 상기 제2 에피택셜 패턴은 n형 불순물을 포함하는 반도체 장치.
  12. 기판 상에, 서로 이격되어 연장되는 제1 핀형 패턴 및 제2 핀형 패턴으로, 상기 기판은, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽에 의해 정의되는 제1 트렌치, 및 상기 제1 트렌치보다 깊은 제2 트렌치를 포함하고;
    상기 제2 트렌치 및 상기 제1 트렌치의 일부를 채우는 필드 절연막;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하는 제1 게이트 구조체;
    상기 제1 핀형 패턴 상 및 상기 제1 게이트 구조체의 측벽 상의 제1 에피택셜 패턴;
    상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체;
    상기 제2 핀형 패턴 상 및 상기 제2 게이트 구조체의 측벽 상의 제2 에피택셜 패턴;
    상기 필드 절연막의 상면으로부터 돌출되어, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체를 서로 분리하는 분리 구조체;
    상기 필드 절연막, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체, 상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴을 덮는 층간 절연막; 및
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴 중 적어도 하나와 접촉하는 상기 층간 절연막 내의 컨택을 포함하되,
    상기 분리 구조체는, 상기 필드 절연막의 상면으로부터 돌출되는 제1 절연 패턴과, 제1 절연 패턴의 상면 상에 적층되는 제2 절연 패턴과, 상기 제2 절연 패턴의 상면 상에 적층되는 제3 절연 패턴을 포함하고,
    상기 필드 절연막 및 상기 분리 구조체의 상기 제1 절연 패턴은 동일한 절연 물질을 포함하고,
    상기 분리 구조체의 상기 제2 절연 패턴은 질화물을 포함하고,
    상기 분리 구조체의 상기 제3 절연 패턴은 상기 분리 구조체의 상기 제2 절연 패턴과 다른 절연 물질을 포함하는, 반도체 장치.
  13. 제 12항에 있어서,
    상기 분리 구조체는 상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴을 서로 분리하는, 반도체 장치.
  14. 제 12항에 있어서,
    상기 필드 절연막, 상기 분리 구조체의 상기 제1 절연 패턴은 동일한 산화물을 포함하고,
    상기 분리 구조체의 상기 제2 절연 패턴은 질화물을 포함하는, 반도체 장치.
  15. 제 12항에 있어서,
    상기 제2 트렌치는 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 배치되고,
    상기 분리 구조체는 상기 제2 트렌치와 중첩되는, 반도체 장치.
  16. 제 12항에 있어서,
    상기 제2 절연 패턴의 상면은, 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 높은 반도체 장치.
  17. 제 12항에 있어서,
    상기 제1 게이트 구조체의 측벽, 상기 제2 게이트 구조체의 측벽 및 상기 분리 구조체의 상기 제1 내지 제3 절연 패턴의 측벽을 따라 연장되는 스페이서를 더 포함하는 반도체 장치.
  18. 제 12항에 있어서,
    상기 분리 구조체의 폭은, 상기 필드 절연막의 상면으로부터 멀어짐에 따라 점진적으로 감소하는 반도체 장치.
  19. 제 12항에 있어서,
    상기 필드 절연막은, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽과 접촉하는 제1 서브 필드 절연막과, 상기 제1 서브 필드 절연막 상의 제2 서브 필드 절연막을 포함하고,
    상기 제2 서브 필드 절연막과 상기 분리 구조체의 상기 제1 절연 패턴은 상기 동일한 절연 물질을 포함하는 반도체 장치.
  20. 제 12항에 있어서,
    상기 분리 구조체의 상면은, 상기 제1 게이트 구조체의 상면 및 상기 제2 게이트 구조체의 상면과 실질적으로 동일 평면 상에 배치되는 반도체 장치.
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