KR20130133559A - 반도체 소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성방법에 관한 것으로서, 특히 6F2 새들 핀 게이트 구조 트랜지스터에서 핀을 게이트로 둘러싸도록 형성하여 채널 면적을 증대시킬 수 있는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성화 영역을 정의하는 단계와, 상기 활성화 영역 상에 기 설정된 깊이를 가지는 제 1 리세스를 형성하는 단계와, 상기 제 1 리세스 내 하부에 기 설정된 두께의 희생막을 형성하는 단계와, 상기 희생막 상부에 핀 구조물을 형성하는 단계와, 상기 희생막을 제거하여 상기 핀 구조물을 상기 활성화 영역으로부터 상부로 이격시키는 단계와, 상기 핀 구조물을 둘러싸도록 게이트를 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성화 영역을 정의하는 단계와, 상기 활성화 영역 상에 기 설정된 깊이를 가지는 제 1 리세스를 형성하는 단계와, 상기 제 1 리세스 내 하부에 기 설정된 두께의 희생막을 형성하는 단계와, 상기 희생막 상부에 핀 구조물을 형성하는 단계와, 상기 희생막을 제거하여 상기 핀 구조물을 상기 활성화 영역으로부터 상부로 이격시키는 단계와, 상기 핀 구조물을 둘러싸도록 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로서, 특히 6F2 새들 핀 게이트 구조 트랜지스터에서 핀 구조물을 게이트가 둘러싸도록 형성하여 채널 면적을 증대시킬 수 있는 기술에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 증가하는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중에서 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 현재 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다.
즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널(short channel effect) 효과 및 DIBL(Drain Induced Barrier Lowering) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 이에, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 채널 길이를 물리적으로 증가시키기 위해 리세스 게이트, 새들 핀 구조 게이트가 개발되었다.
특히, 새들 핀 구조 트랜지스터는 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 방지할 수 있다.
그러나, 새들 핀 구조 트랜지스터도 30nm급 이하의 매우 작은 셀에서는 셀 사이즈 감소로 인해 핀 폭이 매우 작아져서 채널 증가의 효과가 약화되는 문제점이 있다.
본 발명에서는 6F2 매립 새들 핀 게이트 구조에서의 게이트가 핀 구조물을 감싸는 써라운드 타입(surround type)으로 형성하여 채널 면적을 증가시킬 수 있는 반도체 소자의 형성방법을 제공하고자 한다.
또한, 본 발명에서는 셀 트랜지스터의 동작 전류와 셀 트랜지스터의 동작 전류 및 게이트 제어성능을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판에 소자분리막을 형성하여 활성화 영역을 정의하는 단계와, 상기 활성화 영역 상에 기 설정된 깊이를 가지는 제 1 리세스를 형성하는 단계와, 상기 제 1 리세스 내 하부에 기 설정된 두께의 희생막을 형성하는 단계와, 상기 희생막 상부에 핀 구조물을 형성하는 단계와, 상기 희생막을 제거하여 상기 핀 구조물을 상기 활성화 영역으로부터 상부로 이격시키는 단계와, 상기 핀 구조물을 둘러싸도록 게이트를 형성하는 단계를 포함한다.
또한, 상기 핀 구조물을 형성하는 단계는, 상기 희생막 상부에 실리콘 에피텍셜 성장층을 형성하는 단계와, 상기 실리콘 에피텍셜 성장층의 일부 및 상기 소자 분리막의 일부를 식각하여 제 2 리세스를 형성하고, 남아있는 실리콘 에피텍셜 성장층을 상기 핀 구조물로 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 핀 구조물을 둘러싸도록 상기 게이트를 형성하는 단계는, 상기 희생막이 제거된 영역과 상기 핀 구조물의 상부에 상기 게이트를 형성하기 위한 폴리실리콘을 증착하는 단계와, 상기 폴리실리콘을 에치백하여 상기 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 리세스를 형성하는 단계는, 상기 소자분리막 및 상기 활성화 영역 상부에 제 1 하드 마스크 패턴을 형성하는 단계와, 상기 제 1 하드 마스크 패턴을 마스크로 하여 상기 활성화 영역의 일부를 식각하여 상기 활성화 영역 하부에 상기 제 1 리세스를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 소자 분리막 상부의 상기 제 1 하드 마스크 패턴의 일부를 식각하여 제 2 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제 2 리세스를 형성하는 단계는, 상기 제 2 하드 마스크 패턴을 마스크로 하여 상기 소자 분리막 내 및 상기 활성화 영역에 상기 제 2 리세스를 형성하는 것을 특징으로 한다.
또한, 상기 제 1 하드 마스크 패턴 및 상기 제 2 하드 마스크 패턴은 폴리 물질로 형성되는 것을 특징으로 한다.
또한, 상기 제 1 리세스는 1000Å이상 1500Å 이하의 범위의 깊이로 형성하는 것을 특징으로 한다.
또한, 상기 희생막은 실리콘 게르마늄(SiGe) 물질 또는 실리콘 질소(SiN) 물질을 중 적어도 하나로 형성하는 것을 특징으로 한다.
또한, 상기 희생막은 두께가 100Å 이상에서 300Å 이하의 범위내인 것을 특징으로 한다.
또한, 상기 희생막을 제거하는 단계는, 불화수소(HF), 아세트산(CH3COOH), 과산화수소(H2O2 ) 의 비율을 1 : 50 : 50 용액으로 상기 희생막을 습식 식각하는 것을 특징으로 한다.
본 발명은 기존의 6F2 매립 새들핀 게이트(Buried saddle fin gate) 구조를 그대로 유지하면서 핀 구조물을 게이트가 감싸는 써라운드 타입(Surrounding type)의 채널을 형성함으로써 채널 면적을 극대화시키는 효과가 있다.
또한, 본 발명은 30nm급 이하의 매우 작은 셀에서도 채널면적을 증가시킴으로써 셀 트랜지스터의 동작 전류와 게이트 제어능력(controllability)를 증가시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타내는 도면,
도 3은 본 발명의 실시예에 따른 써라운드 타입의 게이트 구조의 사시도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타내는 도면,
도 3은 본 발명의 실시예에 따른 써라운드 타입의 게이트 구조의 사시도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 6F2 타입의 반도체 소자의 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판 상에 소자분리막(200)으로 활성화 영역(100)을 정의하고, 활성화 영역(100)은 두 개의 워드라인 WL(게이트)과 교차하게 된다.
즉, 복수의 열로 구획되는 반도체 메모리 셀에 있어서, 상기 각 열에서 열방향과 장축의 방향이 일치하도록 일정 간격으로 배치되며, 그 양측단의 스토리지노드 콘택 예정 영역과 그 중심부의 비트라인 콘택 예정 영역을 구비하는 활성화 영역(100)과 활성화 영역(100)의 상부에서 비트라인 콘택 예정 영역과 접속되며, 비트라인 콘택 예정 영역의 일부와 오버랩되어 인접하는 다음 열의 일부까지 확장되어 배치된 비트라인 콘택(미도시)을 포함한다.
이하, 도 2a 내지 도 2g를 참조하여, 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기로 한다. 이때, 도 2a 내지 도 2g의 (i)는 도 1의 Y축 단면도이고, (ii)는 도 1의 X축 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판상에 소자 분리막(103)에 의해 정의되는 활성화 영역(101) 상부에 리세스를 형성하기 위한 하드 마스크 패턴(105a)을 형성한다. 즉, 소자 분리막(103) 상부는 하드 마스크 패턴(105a)으로 덮히고 활성화 영역(101) 상부의 일부 즉, 리세스 형성을 위한 영역이 오픈되도록 한다. 이때, 하드 마스크 패턴(105a)은 후속하는 식각 공정 시에 소자 분리막(103) 상부의 하드 마스크 패턴이 식각되도록 폴리(Poly) 물질로 형성되도록 하는 것이 바람직하다.
이어서, 식각공정을 수행하면 도 2b와 같이, 활성화 영역(101) 상에 리세스(107)가 형성되고, 소자분리막(103) 상부의 하드 마스크 패턴(105a)의 일부가 식각되어 후속하는 식각 공정을 위한 하드 마스크 패턴(105b)이 형성된다. 여기서, 소자분리막(103)은 식각되지 않고 하드 마스크 패턴(105a)만 식각되어 소자분리막(103)의 상단이 노출된다. 이때, 리세스(107)는 통상적인 매립 게이트를 형성하기 위한 리세스보다 더욱 깊게 형성하며 그 깊이가 1000Å이상 1500Å 이하가 되록 하는 것이 바람직하다.
그 후, 도 2c를 참조하면, 활성화 영역(101)의 리세스(107) 내 하부에 실리콘 게르마늄(SiGe) 물질 또는 실리콘 질소(SiN) 물질을 증착한 후 식각하여 소정 두께의 희생막(109)을 형성한다. 이때, 희생막(109)은 그 두께가 100Å 이상에서 300Å 이하의 범위 내가 되도록 남기는 것이 바람직하다.
이어서, 도 2d를 참조하면, 리세스(107) 내 하부의 희생막(109) 상부에 실리콘 에피텍셜 성장층(Silicon Epitaxial Growth;111)을 형성한다. 이때, 실리콘 에피텍셜 성장층(111)은 단결정 실리콘막(Poly-Si)을 적층 성장시키는 방법으로 형성된다.
그 후, 도 2e를 참조하면, 도 2b에서 형성된 하드 마스크 패턴(105b)을 마스크로 하여 식각공정을 수행하여, 소자 분리막(103) 및 실리콘 에피텍셜 성장층(111)을 식각하여 소정 두께의 핀 구조물(113)을 남기고, 매립 게이트를 형성하기 위한 리세스(115a, 115b)를 형성한다. 이때, 리세스(115a, 115b)는 서로 깊이가 동일하거나 유사하게 형성되도록 하고, 그 두께는 1000Å이 되도록 형성하는 것이 바람직하다.
이어서, 도 2f를 참조하면, 습식식각 공정을 통해 도 2c에서 형성된 희생막(109)을 제거하여 희생막(109) 자리에 홀(117)이 형성되고 도 2e에서 형성된 리세스(115b)를 더욱 깊게 식각하여 리세스(119)를 형성한다. 즉, (ii)의 단면도에서, 희생막(109)의 측벽이 노출되도록 소자분리막(103)을 식각하여 제거하고, 노출된 희생막(109)을 습식 식각으로 제거함으로써, 핀 구조물(113)이 활성화 영역(101)과 분리된 상태가 된다. 이때, 희생막(109)을 습식 제거할 때, 불화수소(HF), 아세트산(CH3COOH), 과산화수소(H2O2 ) 의 비율을 1 : 50 : 50으로 혼합한 용액으로 습식제거하도록 한다.
이 후, 도 2g를 참조하면, 리세스(115a, 115b) 내부 전면에 소정 두께의 게이트 산화막(123)을 형성하고, 그 상부에 폴리 실리콘(poly-silicon)을 증착한 후 평탄화함으로써 매립 게이트(121a, 121b)를 형성한다. 이에, 게이트(121a)가 채널이 되는 핀 구조물(113)을 감싸는 구조로 형성된다. 이때, 평탄화는 CMP(chemical mechanical polishing) 또는 에치백(etch back) 공정을 이용할 수 있다.
그 후, 매립 게이트(121a, 12b) 상부 및 그 전면에 질화막(미도시)을 증착하고 그 상부에 비트라인 콘택 플러그(미도시)를 형성한 후 비트라인(미도시)을 형성한다. 또한, 질화막(미도시) 상부 일측에 스토리지 노드 콘택 플러그(미도시)를 형성한 후 캐패시터(미도시)를 형성함으로써 게이트가 핀 구조물을 둘러싼 형태의 써라운드 게이트 구조의 반도체 소자를 형성하게 된다.
이와 같은 형성 방법으로 형성된 본 발명의 새들 핀 구조 게이트는 도 3과 같이, 핀 구조물(113)을 게이트(121a)가 감싸는 형태로 형성되어 채널 면적을 극대화 시킬 수 있다.
이와 같이, 본 발명은 활성영역에 매립 게이트 형성을 위한 리세스(107)를 통상보다 더욱 깊에 형성하고 리세스(107) 내의 하부에 희생막(109)을 소정 두께로 형성한 후, 희생막(109) 상부에 핀 구조물(113)을 형성하고 나서, 희생막(109)을 제거한 후 희생막(109)이 제거된 자리에 폴리실리콘을 매립함으로써 소자 분리막(103) 보다 높은 자리에 채널(핀 구조물)이 형성되어 그 채널(핀)을 게이트가 감싸는 구조의 반도체 소자를 형성함으로써 채널 면적을 극대화시킬 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 활성화 영역 103 : 소자분리막
105a, 105b : 하드 마스크 패턴 107 : 리세스
109 : 희생막 111 : 실리콘 에피텍셜 성장층
113 : 핀 구조물 115a, 115b : 리세스
117 : 홀 119 : 소자분리막 리세스
121a, 121b : 매립 게이트 123 : 게이트 산화막
105a, 105b : 하드 마스크 패턴 107 : 리세스
109 : 희생막 111 : 실리콘 에피텍셜 성장층
113 : 핀 구조물 115a, 115b : 리세스
117 : 홀 119 : 소자분리막 리세스
121a, 121b : 매립 게이트 123 : 게이트 산화막
Claims (11)
- 반도체 기판에 소자분리막을 형성하여 활성화 영역을 정의하는 단계;
상기 활성화 영역 상에 기 설정된 깊이를 가지는 제 1 리세스를 형성하는 단계;
상기 제 1 리세스 내 하부에 기 설정된 두께의 희생막을 형성하는 단계;
상기 희생막 상부에 핀 구조물을 형성하는 단계;
상기 희생막을 제거하여 상기 핀 구조물을 상기 활성화 영역으로부터 상부로 이격시키는 단계; 및
상기 핀 구조물을 둘러싸도록 게이트를 형성하는 단계
를 포함하는 반도체 소자의 형성방법. - 청구항 1에 있어서,
상기 핀 구조물을 형성하는 단계는,
상기 희생막 상부에 실리콘 에피텍셜 성장층을 형성하는 단계; 및
상기 실리콘 에피텍셜 성장층의 일부 및 상기 소자 분리막의 일부를 식각하여 제 2 리세스를 형성하고, 남아있는 실리콘 에피텍셜 성장층을 상기 핀 구조물로 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 1 또는 청구항 2에 있어서,
상기 핀 구조물을 둘러싸도록 상기 게이트를 형성하는 단계는,
상기 희생막이 제거된 영역과 상기 핀 구조물의 상부에 상기 게이트를 형성하기 위한 폴리실리콘을 증착하는 단계; 및
상기 폴리실리콘을 에치백하여 상기 게이트를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 2에 있어서,
상기 제 1 리세스를 형성하는 단계는,
상기 소자분리막 및 상기 활성화 영역 상부에 제 1 하드 마스크 패턴을 형성하는 단계; 및
상기 제 1 하드 마스크 패턴을 마스크로 하여 상기 활성화 영역의 일부를 식각하여 상기 활성화 영역 하부에 상기 제 1 리세스를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 4에 있어서,
상기 소자 분리막 상부의 상기 제 1 하드 마스크 패턴의 일부를 식각하여 제 2 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 5에 있어서,
상기 제 2 리세스를 형성하는 단계는,
상기 제 2 하드 마스크 패턴을 마스크로 하여 상기 소자 분리막 내 및 상기 활성화 영역에 상기 제 2 리세스를 형성하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 6에 있어서,
상기 제 1 하드 마스크 패턴 및 상기 제 2 하드 마스크 패턴은 폴리 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 1 또는 청구항 4에 있어서,
상기 제 1 리세스는 1000Å이상 1500Å 이하의 범위의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 1 또는 청구항 2에 있어서,
상기 희생막은
실리콘 게르마늄(SiGe) 물질 또는 실리콘 질소(SiN) 물질을 중 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 1 또는 청구항 2에 있어서,
상기 희생막은 두께가 100Å 이상에서 300Å 이하의 범위 내인 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 1에 있어서,
상기 희생막을 제거하는 단계는,
불화수소(HF), 아세트산(CH3COOH), 과산화수소(H2O2 ) 의 비율을 1 : 50 : 50 용액으로 상기 희생막을 습식 식각하는 것을 특징으로 하는 반도체 소자의 형성방법.
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