KR101095802B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 매립 게이트를 포함하는 반도체 소자에 있어서 콘택 형성을 위한 공정 마진을 증가시킬뿐만 아니라 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 활성영역상에 콘택을 형성하는 단계, 및 콘택 사이에 매립게이트를 형성하는 단계를 포함한다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR APPARATUS AND FABRICATION METHOD THEREOF}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 매립 워드라인 구조의 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질 수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트 라인과의 전기적인 격리를 보다 명확하게 할 수 있다.
도 1은 일반적인 반도체 장치 내 매립 게이트를 가지는 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 장치는 반도체 기판(102) 상에 STI(Shallow trench isolation)기법을 이용하여 활성 영역을 정의하는 소자분리막(104)을 포함한다. 활성 영역 및 소자분리막(104) 상에 형성된 리세스에는 게이트 산화막(120)이 형성되어 있고 리세스의 하부는 TiN과 같은 금속물질이 증착된 매립 게이트(116)가 형성되어 있고, 리세스 내 매립 게이트(116)의 상부에는 SiO2와 같은 절연막(118)이 형성되어 있다. 매립 게이트(116)의 양측 활성 영역의 상부에는 N형 불순물이 주입된 소스/드레인 영역(122)이 포함된다.
소스/드레인 영역(122) 상에는 콘택(110)을 형성하고, 콘택(110)과 연결된 캐패시터 및 비트라인이 형성한다. 도시되지 않았지만, 콘택(110)의 형성을 위해서는 소스/드레인 영역(122) 및 절연막(118) 상에 층간절연막(미도시)을 증착한 후, 콘택(110)이 형성될 위치에 콘택홀(미도시)을 형성한다. 이때, 콘택홀은 소스/드레인 영역(122)을 노출시켜야하고, 콘택홀에 도전물질을 매립하면 콘택(110)을 형성할 수 있다.
이러한 콘택의 형성과정은 매립 게이트(116)를 형성하는 공정과 같이 복잡하여 제조 과정에서 많은 시간과 비용이 소요된다. 아울러, 고집적 반도체 장치에서 이웃한 매립 게이트(116) 사이의 간격이 매우 좁아 콘택홀을 형성하기 위해 층간 절연막을 패터닝하는 과정에서 공정마진을 확보하기 어렵다. 만약, 정렬오차나 공정마진의 부족으로 인해 콘택홀이 소스/드레인 영역(122)을 노출시키지 못할 경우, 소스/드레인 영역(122)과 콘택(110) 사이의 접촉저항이 증가한다. 또한, 소스/드레인 영역(122)을 충분히 노출하기 위해 콘택홀 형성시 과도하게 식각하는 경우, 소스/드레인 영역(122)이나 매립 게이트(116)에 손상을 줄 수가 있다. 이렇듯, 콘택(110) 형성과정에서의 공정 마진 부족과 정렬오차의 발생은 반도체 장치의 동작 안정성을 해치거나 결함을 발생시킬 수 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 게이트를 포함하는 반도체 소자를 형성함에 있어서 콘택 형성을 위한 공정 마진을 증가시킬뿐만 아니라 공정 단계를 줄임으로써 반도체 소자의 동작 신뢰성을 저하시키는 요인을 배제시키고 생산성을 높일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 상기 활성영역상에 콘택을 형성하는 단계, 및 상기 콘택 사이에 매립게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계는 반도체 기판에 패드 절연막을 증착하는 단계 및 상기 패드 절연막 및 상기 반도체 기판을 식각하여 활성영역을 정의하는 소자분리영역을 형성하는 단계를 포함한다.
바람직하게는, 상기 활성영역상에 콘택을 형성하는 단계는 상기 패드 절연막을 제거하는 단계, 상기 활성영역 상에 폴리실리콘을 증착하는 단계, 상기 소자분리영역이 노출되도록 평탄화하는 단계, 및 상기 폴리실리콘을 패터닝하여 상기 활성영역을 노출시키는 단계를 포함한다.
바람직하게는, 상기 폴리실리콘은 1e19 ~ 9e20 / cm3의 N형 불순물에 도핑된 것을 특징으로 한다.
바람직하게는, 상기 폴리실리콘을 패터닝하여 상기 활성영역을 노출시키는 단계는 상기 폴리실리콘 상에 절연막을 증착하는 단계; 상기 매립게이트의 위치를 정의한 마스크를 이용하여 상기 절연막을 패터닝하는 단계; 및 상기 절연막을 식각마스크로 하여 상기 폴리실리콘 및 상기 활성영역의 일부를 식각하는 단계를 포함한다.
바람직하게는, 상기 활성영역의 식각된 깊이는 상기 매립게이트의 깊이에 10%~90%인 것을 특징으로 한다.
바람직하게는, 상기 콘택 사이에 매립게이트를 형성하는 단계는 상기 콘택의 측벽에 질화막을 형성하는 단계; 상기 질화막 사이에 상기 활성영역을 식각하여 리세스를 형성하는 단계; 상기 리세스로 인해 노출된 상기 활성영역에 산화막을 형성하는 단계; 상기 리세스의 하부에 도전물질을 매립하는 단계; 및 상기 리세스 내 상기 도전물질 상에 절연물질을 매립하는 단계를 포함한다.
바람직하게는, 상기 도전물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W) 또는 티타늄(Ti)을 포함하고, 상기 절연물질은 SOD(Spin On Dielectric)막, SOC(Spin On Carbon) 또는 SiO2를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 리세스의 하부에 도전물질을 매립하는 단계는 상기 리세스에 도전물질을 증착하는 단계; 상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백 공정을 수행하는 단계; 및 상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함한다.
바람직하게는, 상기 리세스는 상기 활성영역을 비등방 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 콘택에 포함된 불순물을 상기 활성영역으로 확산시켜 소스/드레인 영역을 형성하는 단계를 더 포함한다.
본 발명은 활성 영역의 소스/드레인 예정영역 상에 불순물이 도핑된 폴리실리콘층을 증착하여 콘택을 형성한 후 활성 영역 상에 매립 게이트를 형성함으로써, 콘택을 형성하기 위한 별도의 세부 공정 단계를 크게 줄일 수 있는 장점이 있다.
또한, 본 발명은 소스/드레인 영역을 형성한 후 콘택을 형성할 때 발생하는 공정마진의 부족과 정렬오차의 발생을 방지할 수 있어 소스/드레인 영역과 콘택 사이의 접촉저항을 낮출 수 있고 반도체 소자의 동작 안정성을 높일 수 있다.
도 1은 일반적인 반도체 장치 내 매립 게이트를 가지는 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 4은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
본 발명의 실시예는 매립 게이트를 포함하는 반도체 기억 장치를 예로 들어 설명한다. 구체적으로는, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터 상에 콘택 형성을 위한 세부 공정의 수를 줄이고 공정 마진이 감소하는 것을 방지하여 반도체 소자의 동작 성능을 향상시킬 수 있는 기술이다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2 내지 도 4은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(202)에 활성영역을 정의하는 소자분리영역(204)을 형성한다. 일례로, 소자분리영역(204)은 STI공법으로 형성할 수 있다. 먼저, 반도체 기판 상에 패드 산화막 및 패드 질화막으로 구성된 패드 절연막(206)을 증착한다. 이후, 감광막(미도시)을 증착하고 활성영역을 정의하는 마스크를 이용하여 노광공정을 수행한다. 이후, 노출된 패드 절연막(206)과 반도체 기판(202)을 식각하여 형성된 트랜치에 SOD 물질을 매립하고 패드 절연막(206)이 노출될 때까지 평탄화하여 소자분리영역(204)을 완성한다.
도 3을 참조하면, 소자분리영역(204)의 형성 후 콘택(210)을 형성한다. 구체적으로 살펴보면, 소자분리영역(204)의 형성 후, 노출된 패드 절연막(206)을 제거한다. 노출된 활성영역 상에 1e19 ~ 9e20 / cm3의 N형 불순물에 도핑된 폴리실리콘을 매립한 후 소자분리영역(204)이 노출되도록 평탄화한다. 여기서, 폴리실리콘은 콘택(210)의 역할을 한다. 이후, 소자분리영역(204)과 폴리실리콘 상부에 층간 절연막(212)을 증착한다.
층간 절연막(212) 상에 감광막(미도시)을 형성한 후, 매립 게이트의 위치를 정의한 마스크를 이용하여 노광공정을 수행하여 층간 절연막(212)을 패터닝한다. 이후, 패터닝된 층간 절연막(212)을 식각마스크로 하여 노출된 폴리실리콘 및 활성영역의 일부를 식각한다. 이때, 활성영역의 식각된 깊이는 추후에 형성될 매립게이트의 깊이에 10%~90% 정도로 할 수 있다. 이러한 식각공정을 통해, 활성영역 상에 형성되는 콘택(210)은 패터닝되며, 콘택(210)의 측벽을 포함한 구조물 상부에 일정한 두께의 질화막(214)을 증착한다.
도 4를 참조하면, 질화막(214)의 증착 후 비등방성 전면식각을 수행하여, 활성영역의 상에 증착된 질화막(214)을 제거하고 노출된 활성영역에 리세스(미도시)를 형성한다. 리세스를 형성할 때, 콘택(210)의 상부에 형성된 층간 절연막(212)이나 질화막(214)이 손상될 수 있으나, 평탄화공정을 통해 제거할 대상이므로 문제가 발생하지 않는다. 리세스의 형성 후, 노출된 활성영역에는 게이트 산화막(220)을 형성한다.
게이트 산화막(220)이 형성된 리세스의 하부에는 폴리실리콘, 알루미늄(Al), 텅스텐(W) 또는 티타늄(Ti)을 포함하는 도전물질을 매립하고 에치백 공정을 수행하여 매립게이트(216)을 형성하고, 남아있는 리세스의 상부와 질화막(214) 사이 영역에는 SOD(Spin On Dielectric)막, SOC(Spin On Carbon) 또는 SiO2를 포함하는 절연물질(218)을 매립한다. 이후, 콘택(210)의 상부가 노출되도록 평탄화한다. 콘택(210)의 형성 후, 콘택(210)에 포함된 N형 불순물을 활성영역으로 확산시켜 소스/드레인 영역(222)을 형성한다.
전술한 바와 같이, 본 발명의 일 실시예에 다른 반도체 소자의 제조 방법에서는 매립게이트를 형성하기 전 소스/드레인 영역에 연결된 콘택을 형성함으로써 콘택 형성시 공정마진의 부족이나 정렬오차로 발생했던 결함을 제거할 수 있는 것이 특징이다. 이러한 반도체 소자의 제조 방법은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 활성영역상에 콘택을 형성하는 단계, 콘택 사이에 매립게이트를 형성하는 단계를 포함한다. 매립게이트 형성 후, 콘택에 포함된 불순물을 상기 활성영역으로 확산시켜 소스/드레인 영역을 형성하는 것이 특징이다. 이러한 방법에 따라 제조된 반도체 소자는 소스/드레인 영역과 매립게이트의 상부에 형성된 절연막 사이에 질화막이 형성되어 있는 것이 특징이다. 이때, 질화막의 깊이는 상기 매립게이트의 깊이에 10%~90% 정도이다. 또한, 본 발명의 일 실시예에 따라 활성 영역의 소스/드레인 예정영역 상에 불순물이 도핑된 폴리실리콘층을 증착하여 콘택을 형성한 후 활성 영역 상에 매립 게이트를 형성함으로써, 콘택을 형성하기 위한 별도의 세부 공정 단계를 크게 줄일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계;
    상기 활성영역상에 콘택을 형성하는 단계;
    상기 콘택의 측벽에 질화막을 형성하여 상기 콘택 사이에 매립게이트를 형성하는 단계; 및
    상기 콘택에 포함된 불순물을 상기 활성영역으로 확산시켜 소스/드레인 영역을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계는
    반도체 기판에 패드 절연막을 증착하는 단계; 및
    상기 패드 절연막 및 상기 반도체 기판을 식각하여 활성영역을 정의하는 소자분리영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 활성영역상에 콘택을 형성하는 단계는
    상기 패드 절연막을 제거하는 단계;
    상기 활성영역 상에 폴리실리콘을 증착하는 단계;
    상기 소자분리영역이 노출되도록 평탄화하는 단계; 및
    상기 폴리실리콘을 패터닝하여 상기 활성영역을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 폴리실리콘은 1e19 ~ 9e20 / cm3의 N형 불순물에 도핑된 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 폴리실리콘을 패터닝하여 상기 활성영역을 노출시키는 단계는
    상기 폴리실리콘 상에 절연막을 증착하는 단계;
    상기 매립게이트의 위치를 정의한 마스크를 이용하여 상기 절연막을 패터닝하는 단계; 및
    상기 절연막을 식각마스크로 하여 상기 폴리실리콘 및 상기 활성영역의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 활성영역의 식각된 깊이는 상기 매립게이트의 깊이에 10%~90%인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 콘택 사이에 매립게이트를 형성하는 단계는
    상기 콘택의 측벽에 상기 질화막을 형성하는 단계;
    상기 질화막 사이에 상기 활성영역을 식각하여 리세스를 형성하는 단계;
    상기 리세스로 인해 노출된 상기 활성영역에 산화막을 형성하는 단계;
    상기 리세스의 하부에 도전물질을 매립하는 단계; 및
    상기 리세스 내 상기 도전물질 상에 절연물질을 매립하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 도전물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W) 또는 티타늄(Ti)을 포함하고, 상기 절연물질은 SOD(Spin On Dielectric)막, SOC(Spin On Carbon) 또는 SiO2를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 리세스의 하부에 도전물질을 매립하는 단계는
    상기 리세스에 도전물질을 증착하는 단계;
    상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백 공정을 수행하는 단계; 및
    상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 리세스는 상기 활성영역을 비등방 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 삭제
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