CN108461449B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。制作半导体元件的方法包括：首先形成一浅沟隔离于一基底内，然后去除部分浅沟隔离以形成一第一凹槽，形成一遮盖层于第一凹槽内，形成一掩模层于遮盖层及基底上以及去除部分该罩层、部分该盖层以及部分浅沟隔离以形成一第二凹槽。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)元件的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明公开一种制作半导体元件的方法。首先形成一浅沟隔离于一基底内，然后去除部分浅沟隔离以形成一第一凹槽，形成一遮盖层于第一凹槽内，形成一掩模层于遮盖层及基底上以及去除部分该罩层、部分该盖层以及部分浅沟隔离以形成一第二凹槽。
本发明另一实施例公开一种半导体元件，其主要包含：一浅沟隔离设于一基底内、一遮盖层设于该浅沟隔离上以及一第一栅极电极设于遮盖层及浅沟隔离内。
附图说明
图1至图9为本发明较佳实施例制作一随机动态处理存储器元件的方法示意图。
主要元件符号说明
10 动态随机存取存储器元件 12 位线
14 字符线 16 基底
18 主动区(有源区) 20 存储器区
22 栅极 24 浅沟绝缘
26 第一凹槽 28 遮盖层
30 掩模层 32 图案化光致抗蚀剂
34 凹槽 36 凹槽
38 第二凹槽 40 第三凹槽
42 阻障层 44 导电层
46 第一栅极电极 48 第二栅极电极
50 硬掩模 52 平坦表面
54 曲面 56 谷点
58 顶点
具体实施方式
请参照图1至图9，图1至图9为本发明较佳实施例制作一随机动态处理存储器元件的方法示意图，其中图1为俯视图，图2至图9则显示图1中沿着切线A-A’的剖视图。本实施例是提供一存储器元件，例如是具备凹入式栅极的随机动态处理存储器(dynamic randomaccess memory,DRAM)元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。
如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(active area,AA)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(word line,WL)14与多个位线(bit line,BL)12较佳形成于存储器区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储器区20的元件上视图并省略了位于周边区的元件。
在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。
另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此皆不同，且第一方向与第二方向及第三方向皆不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bit line contact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storage node)接触插塞(图未示)来电连接一电容。
以下针对字符线14(或又称埋藏式字符线)的制作进行说明。首先如图2所示，先于基底16内形成浅沟隔离24，然后如图3所示，进行一蚀刻制作工艺，例如可在不形成任何图案化掩模的情况下直接利用基底16与浅沟隔离24之间的选择比来去除部分浅沟隔离24以形成第一第一凹槽26。在本实施例中，用来去除部分浅沟隔离24的蚀刻制作工艺较佳为一化学氧化物去除(chemical oxide removal,COR)或SiCoNi制作工艺，其可选用例如三氟化氮(NF3)或氨气(NH3)所构成的蚀刻气体来去除由二氧化硅所构成的浅沟隔离24。补充说明的是：SiCoNi制作工艺主要是利用含氟气体和氧化硅反应生成氟硅酸铵((NH4)2SiF6)，来选择性移除原生氧化硅，其中前述含氟气体可包含氟化氢(HF)或三氟化氮(NF3)。
需注意的是，由于本实施例所使用的三氟化氮(NF3)或氨气(NH3)等蚀刻气体的蚀刻对象为二氧化硅，因此由硅所构成的基底16较佳在蚀刻过程中不受到任何影响。在本实施例中，在蚀刻制作工艺结束后所形成的第一凹槽26高度，例如由剩余浅沟隔离24的顶部至基底16表面的距离约介于40埃至60埃或更佳约50埃。
然后如图4所示，形成一遮盖层28于第一凹槽26内，其中遮盖层28除了填满第一凹槽26外又同时覆盖在基底16表面。在本实施例中，遮盖层28与浅沟隔离24较佳包含不同材料，例如可包含氮化硅、氮碳化硅、氮碳氧化硅或非晶硅，但不局限于此。
接着如图5所示，进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)或回蚀刻制作工艺去除部分遮盖层28甚至部分基底16，使剩余的遮盖层28上表面切齐基底16表面。在本实施例中，剩余的遮盖层28高度较佳约由浅沟隔离24底部至基底16表面距离的三分之一，例如约介于40埃至60埃或更佳约50埃。
如图6所示，随后先形成一掩模层30于遮盖层28与基底16上，再形成一图案化掩模，例如一图案化光致抗蚀剂32于掩模层30上并暴露部分掩模层30表面。在本实施例中，掩模层30较佳包含一非晶碳膜(amorphous carbon film,APF)，但不局限于此。
接着如图7所示，先利用图案化光致抗蚀剂32为掩模进行一蚀刻制作工艺去除部分掩模层30以形成凹槽34暴露出部分遮盖层28表面以及凹槽36暴露出基底16表面。
然后如图8所示，继续利用图案化光致抗蚀剂32为掩模向下去除凹槽34正下方的部分遮盖层28与部分浅沟隔离24以及凹槽36正下方的部分基底16，至此形成第二凹槽38暴露出浅沟隔离24上表面与部分遮盖层28侧壁以及第三凹槽40暴露出浅沟隔离24旁的基底16表面。值得注意的是，由于浅沟隔离24与基底16分别由不同材料所构成且具有不同蚀刻选择比，因此本实施例于一道蚀刻步骤中同时去除部分浅沟隔离24与部分基底16后所形成的第二凹槽38与第三凹槽40底部较佳呈现不同轮廓。更具体而言，本实施例中第二凹槽38底部较佳包含一平坦表面而第三凹槽40底部则包含一曲面。
之后如图9所示，先完全去除图案化光致抗蚀剂32与掩模层30，再依序形成一选择性介电层(图未示)、一选择性阻障层42以及一导电层44于第二凹槽38及第三凹槽40内。之后再进行一平坦化制作工艺，例如以化学机械研磨(chemical mechanical polishing,CMP)方式去除部分导电层44与阻障层42以形成第一栅极电极46于第二凹槽38内以及第二栅极电极48于第三凹槽40内。在本实施例中，介电层较佳包含氧化硅，阻障层42较佳包含氮化钛，而导电层44则较佳包含钨，但不局限于此。随后可选择性去除部分导电层44与部分阻障层42形成凹槽(图未示)，再形成一由例如氮化硅所构成的硬掩模50于凹槽内并使硬掩模50上表面切齐基底16表面。至此即完成本发明较佳实施例的一埋藏式字符线的制作。
之后可依据制作工艺需求进行一离子注入制作工艺，以于第一栅极电极46或第二栅极电极48两侧的基底16内形成一掺杂区(图未示)，例如一轻掺杂漏极或源极/漏极区域。最后进行接触插塞制作工艺，例如可分别于第二栅极电极48两侧形成位线接触插塞电连接源极/漏极区域与后续所制作的位线，以及形成存储节点接触插塞同时电连接源极/漏极区域与后续所制作的电容。
请继续参照图9，图9为本发明一实施例的一半导体元件的结构示意图。如图9所示，本发明的半导体元件主要包含浅沟隔离24设于基底16内、遮盖层28设于浅沟隔离24上、第一栅极电极46设于遮盖层28与浅沟隔离24内或同时被遮盖层28与浅沟隔离24所包围以及第二栅极电极48设于第一栅极电极46旁的基底16内。
在本实施例中，第一栅极电极46与第二栅极电极48上分别设有一选择性硬掩模50，其中第一栅极电极46上表面较佳切齐第二栅极电极48上表面，且第一栅极电极46上的硬掩模50上表面也较佳切齐第二栅极电极48上的硬掩模50上表面。需注意的是，虽然本实施例中设于第一栅极电极46上的硬掩模50底部较佳略高于两侧遮盖层28底部，但不局限于此，本发明又可于前述去除部分导电层44与部分阻障层42时调整剩余导电层44与部分阻障层42的高度，使后续所形成的硬掩模50底部切齐两侧的遮盖层28底部或是低于遮盖层28底部，这些均属本发明所涵盖的范围。
另外，本实施例的第一栅极电极46底部与第二栅极电极48底部较佳具有不同轮廓，例如第一栅极电极底部46包含一平坦表面52而第二栅极电极48底部包含一曲面54。从细部来看，第二栅极电极48底部的曲面54又包含一谷点56与二顶点58，其中平坦表面52较佳在同一水平面上切齐曲面54的二顶点58，换句话说，谷点56较佳略低于平坦表面52。
从材料面来看，基底16、浅沟隔离24以及遮盖层28三者较佳由不同材料所构成而遮盖层28与硬掩模50又可由相同或不同材料所构成，其中基底16较佳包含硅，浅沟隔离24较佳由氧化硅所构成，遮盖层28较佳包含氮化硅、氮碳化硅、氮碳氧化硅或非晶硅，硬掩模50则可由氮化硅所构成。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (13)

1.一种制作半导体元件的方法，包含：
形成一浅沟隔离于一基底内；
去除部分该浅沟隔离以形成一第一凹槽；
形成一遮盖层于该第一凹槽内；
形成一掩膜层于该遮盖层及该基底上，其中该掩膜层直接接触该遮盖层和该基底；以及
去除部分该掩膜层、部分该遮盖层以及部分该浅沟隔离以形成一第二凹槽并同时去除部分该掩膜层及部分该基底但不去除任何该遮盖层以形成一第三凹槽，其中该第三凹槽的底部低于该第二凹槽的底部。
2.如权利要求1所述的方法，另包含：
形成该遮盖层于该第一凹槽内及该基底上；以及
去除部分该遮盖层使该遮盖层上表面切齐该基底上表面。
3.如权利要求1所述的方法，其中该第二凹槽底部包含一平坦表面且该第三凹槽底部包含一曲面。
4.如权利要求1所述的方法，另包含：
在形成该第二凹槽及该第三凹槽后去除该掩膜层；
形成一导电层于该第二凹槽及该第三凹槽内；以及
去除部分该导电层以形成一第一栅极电极于该第二凹槽内以及一第二栅极电极于该第三凹槽内。
5.如权利要求4所述的方法，其中该第一栅极电极上表面切齐该遮盖层上表面。
6.如权利要求4所述的方法，其中该第一栅极电极上表面切齐该第二栅极电极上表面。
7.如权利要求1所述的方法，其中该掩膜层包含非晶碳膜。
8.如权利要求1所述的方法，其中该遮盖层包含氮化硅、氮碳化硅、氮碳氧化硅或非晶硅。
9.一种半导体元件，包含：
浅沟隔离，设于一基底内；
遮盖层，设于该浅沟隔离上；
第一栅极电极，设于该遮盖层及该浅沟隔离内；以及
第二栅极电极，设于该基底内，其中
该第一栅极电极的底部高于该第二栅极电极的底部，并且该第一栅极电极底部包含一平坦表面且该第二栅极电极底部包含一曲面。
10.如权利要求9所述的半导体元件，其中该第一栅极电极上表面切齐该第二栅极电极上表面。
11.如权利要求9所述的半导体元件，另包含一硬掩膜设于该第一栅极电极上。
12.如权利要求11所述的半导体元件，其中该硬掩膜上表面切齐该遮盖层上表面。
13.如权利要求9所述的半导体元件，其中该遮盖层包含氮化硅、氮碳化硅、氮碳氧化硅或非晶硅。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273442B (zh) * 2017-07-18 2021-05-04 联华电子股份有限公司 半导体元件及其制作方法
US10991702B2 (en) * 2019-05-15 2021-04-27 Nanya Technology Corporation Semiconductor device and method of preparing the same
EP3955296A4 (en) * 2020-05-18 2022-09-07 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING IT
CN113690185B (zh) * 2020-05-18 2023-09-29 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135458A (ja) * 2006-11-27 2008-06-12 Elpida Memory Inc 半導体装置及びその製造方法
KR101095802B1 (ko) * 2010-01-07 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101095739B1 (ko) * 2010-12-17 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR20120122776A (ko) 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 소자 및 그의 제조 방법
KR101809463B1 (ko) * 2011-05-02 2017-12-15 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102047097B1 (ko) * 2012-10-25 2019-11-20 삼성전자주식회사 반도체 장치의 제조방법
US8975155B2 (en) * 2013-07-10 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench isolation structure
KR101966277B1 (ko) * 2013-07-31 2019-08-13 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법
KR102232766B1 (ko) * 2015-01-05 2021-03-26 삼성전자주식회사 반도체 소자 및 이의 제조방법

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