CN108735744A - 半导体存储装置以及其制作方法 - Google Patents

半导体存储装置以及其制作方法 Download PDF

Info

Publication number
CN108735744A
CN108735744A CN201710264658.7A CN201710264658A CN108735744A CN 108735744 A CN108735744 A CN 108735744A CN 201710264658 A CN201710264658 A CN 201710264658A CN 108735744 A CN108735744 A CN 108735744A
Authority
CN
China
Prior art keywords
supporting layer
layer
carbon
electrode
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710264658.7A
Other languages
English (en)
Other versions
CN108735744B (zh
Inventor
吴姿锦
刘玮鑫
陈意维
张家隆
李瑞珉
陈柏均
冯立伟
王嫈乔
吕文杰
何建廷
蔡综颖
陈凯评
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201710264658.7A priority Critical patent/CN108735744B/zh
Priority to US15/927,103 priority patent/US10276650B2/en
Publication of CN108735744A publication Critical patent/CN108735744A/zh
Priority to US16/297,733 priority patent/US10672864B2/en
Application granted granted Critical
Publication of CN108735744B publication Critical patent/CN108735744B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种半导体存储装置以及其制作方法。该半导体存储装置包括一半导体基底、一第一支撑层、一第一电极、一电容介电层以及一第二电极。第一支撑层设置于半导体基底上，第一电极设置于半导体基底上且贯穿第一支撑层。电容介电层设置于第一电极上，而第二电极设置于半导体基底上，且至少部分的电容介电层设置于第一电极与第二电极之间。第一支撑层包括一掺杂碳的氮化物层，且第一支撑层的一下部的碳浓度高于第一支撑层的一上部的碳浓度。

Description

半导体存储装置以及其制作方法
技术领域
本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有电容结构的半导体存储装置以及其制作方法。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)结构串联组成。
因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，当存储单元密度增加时，存储单元中的电容结构可占面积会相对缩小，而在电容量须维持一定程度的要求下，电容结构需要向上延伸来增加电容结构中电极的面积。然而，在电容结构的高度增加的状况下，要制作出高宽比极大的电极层困难度很高，使得生产良率无法提升。
发明内容
本发明提供了一种半导体存储装置以及其制作方法，利用形成具有不同成分比例或/及不同被蚀刻率分布的第一支撑层，由此降低第一支撑层于移除氧化物层的蚀刻制作工艺中所遭受到的破坏程度，进而达到提升生产良率的效果。
本发明的一实施例提供一种半导体存储装置，包括一半导体基底、一第一支撑层、一第一电极、一电容介电层以及一第二电极。第一支撑层设置于半导体基底上，第一电极设置于半导体基底上且贯穿第一支撑层。电容介电层设置于第一电极上，而第二电极设置于半导体基底上，且至少部分的电容介电层设置于第一电极与第二电极之间。第一支撑层包括一掺杂碳的氮化物层，且第一支撑层的一下部的碳浓度高于第一支撑层的一上部的碳浓度。
本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底上依序形成一第一氧化物层以及一第一支撑层。进行一第一蚀刻制作工艺，用以对第一氧化物层以及第一支撑层进行图案化。在第一蚀刻制作工艺之后，在半导体基底上形成一第一电极，且第一电极贯穿第一支撑层与第一氧化物层。在第一电极形成之后，进行一第二蚀刻制作工艺，用以移除第一氧化物层，其中第二蚀刻制作工艺对第一支撑层的一下部的蚀刻率小于第二蚀刻制作工艺对第一支撑层的一上部的蚀刻率。
附图说明
图1至图6为本发明第一实施例的半导体存储装置的制作方法示意图，其中
图2为图1之后的状况示意图；
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为本发明第二实施例的半导体存储装置的示意图。
主要元件符号说明
10 半导体基底
11 浅沟槽隔离
21 字符线介电层
22 字符线
23 字符线盖层
31 隔离结构
32 存储节点接触
41 第一支撑层
41A 上部
41B 下部
42 第二支撑层
43 第三支撑层
44 第一掺杂碳的氮化物层
45 第二掺杂碳的氮化物层
49 图案化掩模层
51 第一氧化物层
52 第二氧化物层
61 第一电极
62 电容介电层
63 第二电极
91 第一蚀刻制作工艺
92 第二蚀刻制作工艺
101-102 半导体存储装置
D1 第一方向
D2 第二方向
具体实施方式
请参阅图1至图6。图1至图6所绘示为本发明第一实施例的半导体存储装置的制作方法示意图。本实施例的半导体存储装置的制作方法可包括但并不限于下列步骤。首先，如图1所示，提供一半导体基底10，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。在本实施例中，半导体基底10中可形成浅沟槽隔离11，用以于半导体基底10中定义出多个主动区。此外，半导体基底10中可形成多条字符线(word line)22，而本实施例的字符线22可为埋入式字符线(buried word line)，但并不以此为限。字符线22可利用以埋入方式形成于半导体基底10中，字符线22与半导体基底10之间可形成一字符线介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的字符线介电层21、字符线22以及字符线盖层23可通过先于半导体基底10中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，也可视需要形成其他型式的字符线结构。此外，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝(Al)、钨(W)、铜(Cu)、钛铝合金(TiAl)或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
然后，可于半导体基底10上形成多个位线结构(未绘示)以及多个存储节点接触(storage node contact)32，存储节点接触32与多个主动区中的至少一个对应且电连接。存储节点接触32可通过于半导体基底10上形成具有多个开口的隔离结构31，再于隔离结构31的开口中填入导电材料后对此导电材料进行回蚀刻(etching back)制作工艺而形成，但并不以此为限。存储节点接触32可包括含硅的导电材料例如非晶硅、多晶硅或/及其他导电材料例如金属导电材料。举例来说，存储节点接触32的下部可为含硅的导电材料，而存储节点接触32的上部可为电阻率较低的金属导电材料例如钨，但并不以此为限。此外，各存储节点接触32的下部与上部之间可视需要形成一金属硅化物层，用以降低含硅的导电材料与金属导电材料之间的接触阻抗，但并不以此为限。
之后，在半导体基底上依序形成一第一氧化物层51以及一第一支撑层41。第一支撑层41具有一与第一氧化物层51相连的下部41B以及一位于下部41B上方的上部41A。此外，在一些实施例中，可视需要于第一氧化物层51与第一支撑层41形成之前，先于半导体基底10上依序形成一第三支撑层43、一第二氧化物层52以及一第二支撑层42。第一氧化物层51是一垂直的第一方向D1位于第一支撑层41与第二支撑层42之间，第二氧化物层42则于第一方向D1上位于第二支撑层42与半导体基底10之间，第三支撑层43则于第一方向D1上位于第二氧化物层52与半导体基底10之间。第一支撑层41的厚度较佳是大于第二支撑层42与第三支撑层43的厚度，由此避免过厚的第二支撑层42与第三支撑层43影响到可形成电容结构的区域大小，而较厚的第一支撑层41则可确保其支撑效果。在一些实施例中，也可视需要仅形成第一氧化物层51与第一支撑层41而未形成第二氧化物层52、第二支撑层42或/及第三支撑层43。此外，第一氧化物层51与第二氧化物层52可分别包括单层或多层的氧化物材料例如氧化硅、硅酸四乙酯(tetraethyl orthosilicate，TEOS)或硼磷硅玻璃(boro-phospho-silicate-glass，BPSG)，而第一支撑层41、第二支撑层42与第三支撑层43可分别包括单层或多层的材料例如氮化物(例如氮化硅)、掺杂碳的氮化物(例如掺杂碳的氮化硅)、碳化物(例如碳化硅)、氧化物(例如氧化钽、氧化钛)等，但并不以此为限。
如图2所示，可利用一图案化掩模层49进行一第一蚀刻制作工艺91，用以对第一氧化物层51以及第一支撑层41进行图案化。在形成有第二支撑层42、第二氧化物层52以及第三支撑层43的状况下，第一蚀刻制作工艺91也可同时对第二支撑层42、第二氧化物层52以及第三支撑层43进行图案化，而使得至少部分的存储节点接触32暴露出来。
如图2至图3所示，在第一蚀刻制作工艺91之后，将图案化掩模层49移除，并于半导体基底10上形成一第一电极61，而第一电极61贯穿第一支撑层41与第一氧化物层51。在一些实施例中，第一电极61可还贯穿第二支撑层42、第二氧化物层52以及第三支撑层43，但并不以此为限。此外，第一电极61与对应的存储节点接触32电连接，且第一支撑层41、第二支撑层42与第三支撑层43是于一水平的第二方向D2上位于第一电极61的侧边上。在一些实施例中，第一电极61的材料可包括金属导电材料例如金属氮化物或其他适合的导电材料。上述的金属氮化物可包括氮化钛、氮化钽、氮化钨等，但并不以此为限。
如图3至图4所示，在第一电极61形成之后，进行一第二蚀刻制作工艺92，用以移除第一氧化物层51。在一些实施例中，第二蚀刻制作工艺92可还移除第二氧化物层52，但并不以此为限。值得说明的是，上述的第一蚀刻制作工艺较佳为一各向异性(anisotropic)蚀刻制作工艺例如干式蚀刻制作工艺，而第二蚀刻制作工艺较佳可为各向同性(isotropic)蚀刻制作工艺例如湿式蚀刻制作工艺，但并不以此为限。在一些实施例中，第一蚀刻制作工艺可为单一蚀刻步骤连续对第一支撑层41、第一氧化物层51、第二支撑层42、第二氧化物层52以及第三支撑层43进行蚀刻，或者第一蚀刻制作工艺也可视需要包括多个不同制作工艺条件的蚀刻步骤分别对第一支撑层41、第一氧化物层51、第二支撑层42、第二氧化物层52以及第三支撑层43进行蚀刻。举例来说，当第一支撑层41、第二支撑层42以及第三支撑层43为氮化物层时，第一蚀刻制作工艺可包括一等离子体蚀刻(plasma etching)对第一支撑层41、第二支撑层42以及第三支撑层43进行蚀刻，且此等离子体蚀刻所使用的反应气体可包括氧气、氮气、氢气、三氟化氮(NF3)、四氟化碳(CF4)、六氟化硫(SF6)或/及甲烷(CH4)，但并不以此为限。通过调整上述的反应气体中的成分比例可控制等离子体蚀刻对不同材料的蚀刻选择比，例如在一些实施例中，第一蚀刻制作工艺的等离子体蚀刻对第一支撑层41、第二支撑层42以及第三支撑层43的蚀刻率可大于对第一氧化物层51以及第二氧化物层52的蚀刻率，但并不以此为限。此外，在第一蚀刻制作工艺中对第一氧化物层51与第二氧化物层52进行的蚀刻步骤也可对第一氧化物层51与第二氧化物层52具有较高的蚀刻选择比，由此提升第一蚀刻制作工艺对于所形成的蚀刻图案的控制状况。此外，第二蚀刻制作工艺92对第一支撑层41的下部41B的蚀刻率较佳是小于第二蚀刻制作工艺92对第一支撑层41的上部41A的蚀刻率，由此加强第一支撑层41中与第一氧化物层51接触的一侧于第二蚀刻制作工艺92中的抗蚀刻性，确保第一支撑层41不会被第二蚀刻制作工艺92破坏而影响到支撑第一电极61的效果。换句话说，第一支撑层41的上部41A与下部41B可由不同的材料或不同的材料成分比组成来形成对于第二蚀刻制作工艺92的蚀刻率差异。举例来说，当第一支撑层41为一掺杂碳的氮化物层时，由于掺杂碳的浓度越高对于上述的第二蚀刻制作工艺92的抗蚀刻能力越高，故第一支撑层41的下部41B的碳浓度较佳高于第一支撑层41的上部41A的碳浓度，例如第一支撑层41的上部41A的碳浓度可约为6％，而第一支撑层41的下部41B的碳浓度可约为10％至15％。值得说明的是，第一支撑层41的材料组成也须考虑于上述第一蚀刻制作工艺进行时的蚀刻状况，由于第一蚀刻制作工艺可为各向异性蚀刻制作工艺，故第一支撑层41的上部41A进行第一蚀刻制作工艺的蚀刻率不可过快，避免第一支撑层41以第一蚀刻制作工艺进行图案化时无法控制所欲形成的结构图案。当第一支撑层41为掺杂碳的氮化物层时，由于掺杂碳的浓度越高会使得在上述的第一蚀刻制作工艺中的蚀刻率增加，故第一支撑层41的上部41A的碳浓度须维持一相对较低的状态，故第一蚀刻制作工艺对第一支撑层41的上部41A的蚀刻率会小于第一蚀刻制作工艺对第一支撑层41的下部41B的蚀刻率。
此外，在一些实施例中，第一支撑层41的碳浓度也可具有由上至下渐增的梯度变化，例如第一支撑层41的碳浓度可由上至下具有由6％逐渐增加到10％至15％的梯度变化，但并不以此为限。在一些实施例中，第二支撑层42也可包括一掺杂碳的氮化物层，且第二支撑层42的碳浓度可高于第一支撑层41的上部41A的碳浓度，由此提升第二支撑层42对第二蚀刻制作工艺92的抗蚀刻能力，但并不以此为限。在一些实施例中，第三支撑层43也可包括一掺杂碳的氮化物层，且第三支撑层43的碳浓度可高于第一支撑层41的上部41A的碳浓度，由此提升第三支撑层43对第二蚀刻制作工艺92的抗蚀刻能力，但并不以此为限。值得说明的是，上述状况是以第一支撑层41、第二支撑层42以及第三支撑层43为掺杂碳的氮化物的状况为例，但本发明并不以此为限。在一些其他的实施例中，也可使用其他材料来形成第一支撑层41、第二支撑层42或/及第三支撑层43，并可通过调整其材料种类或/及材料组成比例来获得上述所需的于第一蚀刻制作工艺与第二蚀刻制作工艺中的蚀刻率状况。
然后，如图4至图6所示，在第二蚀刻制作工艺92之后，在半导体基底10上形成一电容介电层62以及一第二电极63。至少部分的电容介电层62位于第一电极61与第二电极63之间而构成电容结构，且部分的电容结构可位于存储节点接触32上、位于第一支撑层41与第二支撑层42之间以及位于第二支撑层42与第三支撑层43之间，但并不以此为限。在一些实施例中，在第一电极61与第二电极63可分别被视为上述电容结构中的下电极与上电极，但并不以此为限。通过上述的制作方法可获得如图6所示的半导体存储装置101。本实施例的半导体存储装置101可包括半导体基底10、第一支撑层41、第一电极61、电容介电层62以及第二电极63。第一支撑层41设置于半导体基底10上，第一电极61设置于半导体基底10上且贯穿第一支撑层41。电容介电层62设置于第一电极61上，而第二电极63设置于半导体基底10上，且至少部分的电容介电层62设置于第一电极61与第二电极63之间。第一支撑层41包括掺杂碳的氮化物层，且第一支撑层41的下部41B的碳浓度高于第一支撑层41的上部41A的碳浓度。
如图6所示，在一些实施例中，半导体存储装置101可还包括第二支撑层42与第三支撑层43。第二支撑层42设置于半导体基底10与第一支撑层41之间，第一电极61还贯穿第二支撑层42，且至少部分的电容介电层62与至少部分的第二电极63可设置于第一支撑层41与第二支撑层42之间，但并不以此为限。第三支撑层43设置于半导体基底10与第二支撑层42之间，第一电极61还贯穿第三支撑层43，且至少部分的电容介电层62与至少部分的第二电极63可设置于第二支撑层42与第三支撑层43之间，但并不以此为限。半导体存储装置101可还包括至少一存储节点接触32设置于半导体基底10上，而第一电极61是贯穿，第一支撑层41、第二支撑层42与第三支撑层43而与存储节点接触32电连接。
在一些实施例中，第二支撑层42与第三支撑层43的厚度较佳可分别小于第一支撑层41的厚度，避免过厚的第二支撑层42与第三支撑层43影响到可形成电容介电层62与第二电极63的区域大小。此外，在一些实施例中，第一支撑层41、第二支撑层42与第三支撑层43可分别为一掺杂碳的氮化物层，且第二支撑层42与第三支撑层43的碳浓度可高于第一支撑层41的上部41A的碳浓度，由此提升第二支撑层42与第三支撑层43于上述第二蚀刻制作工艺中的抗蚀刻能力，但并不以此为限。
请参阅图7。图7所绘示为本发明第二实施例的半导体存储装置102的示意图。如图7所示，与上述第一实施例不同的地方在于，在半导体存储装置102中，第一支撑层41可包括一第一掺杂碳的氮化物层44以及一第二掺杂碳的氮化物层45，第一掺杂碳的氮化物层44是于第一方向D1上设置于第二掺杂碳的氮化物层45与半导体基底10之间，且第一掺杂碳的氮化物层44的碳浓度高于第二掺杂碳的氮化物层45的碳浓度，由此增加第一支撑层41于上述的第二蚀刻制作工艺时的抗蚀刻能力。换句话说，第一支撑层41可包括由两个具有不同碳浓度的掺杂碳的氮化物层形成的一堆叠结构，而第一掺杂碳的氮化物层44与第二掺杂碳的氮化物层45可通过不同制作工艺参数的成膜制作工艺步骤形成。
综上所述，在本发明的半导体存储装置以及其制作方法中，可利用形成具有不同碳浓度分布的第一支撑层，由此加强第一支撑层于移除氧化物层的第二蚀刻制作工艺中的抗蚀刻能力，确保第一支撑层对于第一电极的支撑效果，进而可提升半导体存储装置的生产良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (21)

1.一种半导体存储装置，包括：
半导体基底；
第一支撑层，设置于该半导体基底上；
第一电极，设置于该半导体基底上且贯穿该第一支撑层；
电容介电层，设置于该第一电极上；以及
第二电极，设置于该半导体基底上，其中至少部分的该电容介电层设置于该第一电极与该第二电极之间，该第一支撑层包括一掺杂碳的氮化物层，且该第一支撑层的一下部的碳浓度高于该第一支撑层的一上部的碳浓度。
2.如权利要求1所述的半导体存储装置，其中该掺杂碳的氮化物层包括掺杂碳的氮化硅。
3.如权利要求1所述的半导体存储装置，其中该第一支撑层的碳浓度具有由上至下渐增的梯度变化。
4.如权利要求1所述的半导体存储装置，其中该第一支撑层包括一第一掺杂碳的氮化物层以及一第二掺杂碳的氮化物层，该第一掺杂碳的氮化物层设置于该第二掺杂碳的氮化物层与该半导体基底之间，且该第一掺杂碳的氮化物层的碳浓度高于该第二掺杂碳的氮化物层的碳浓度。
5.如权利要求1所述的半导体存储装置，还包括：
第二支撑层，设置于该半导体基底与该第一支撑层之间，其中该第一电极还贯穿该第二支撑层，且至少部分的该电容介电层与至少部分的该第二电极设置于该第一支撑层与该第二支撑层之间。
6.如权利要求5所述的半导体存储装置，其中该第二支撑层包括掺杂碳的氮化物层，且该第二支撑层的碳浓度高于该第一支撑层的该上部的碳浓度。
7.如权利要求5所述的半导体存储装置，其中该第二支撑层的厚度小于该第一支撑层的厚度。
8.如权利要求5所述的半导体存储装置，还包括：
第三支撑层，设置于该半导体基底与该第二支撑层之间，其中该第一电极还贯穿该第三支撑层，且至少部分的该电容介电层与至少部分的该第二电极设置于该第二支撑层与该第三支撑层之间。
9.如权利要求8所述的半导体存储装置，其中该第三支撑层包括掺杂碳的氮化物层，且该第三支撑层的碳浓度高于该第一支撑层的该上部的碳浓度。
10.如权利要求8所述的半导体存储装置，其中该第三支撑层的厚度小于该第一支撑层的厚度。
11.如权利要求1所述的半导体存储装置，还包括：
至少一存储节点接触，设置于该半导体基底上，其中该第一电极与该至少一存储节点接触电连接。
12.一种半导体存储装置的制作方法，包括：
提供一半导体基底；
在该半导体基底上依序形成一第一氧化物层以及一第一支撑层；
进行一第一蚀刻制作工艺，用以对该第一氧化物层以及该第一支撑层进行图案化；
在该第一蚀刻制作工艺之后，在该半导体基底上形成一第一电极，其中该第一电极贯穿该第一支撑层与该第一氧化物层；以及
在该第一电极形成之后，进行一第二蚀刻制作工艺，用以移除该第一氧化物层，其中该第二蚀刻制作工艺对该第一支撑层的一下部的蚀刻率小于该第二蚀刻制作工艺对该第一支撑层的一上部的蚀刻率。
13.如权利要求12所述的半导体存储装置的制作方法，其中该第一支撑层包括一掺杂碳的氮化物层，且该第一支撑层的该下部的碳浓度高于该第一支撑层的该上部的碳浓度。
14.如权利要求12所述的半导体存储装置的制作方法，其中该第一支撑层包括一掺杂碳的氮化物层，且该第一支撑层的碳浓度具有由上至下渐增的梯度变化。
15.如权利要求12所述的半导体存储装置的制作方法，其中该第一支撑层包括第一掺杂碳的氮化物层以及第二掺杂碳的氮化物层，该第一掺杂碳的氮化物层设置于该第二掺杂碳的氮化物层与该半导体基底之间，且该第一掺杂碳的氮化物层的碳浓度高于该第二掺杂碳的氮化物层的碳浓度。
16.如权利要求12所述的半导体存储装置的制作方法，其中该第一蚀刻制作工艺对该第一支撑层的该上部的蚀刻率小于该第一蚀刻制作工艺对该第一支撑层的该下部的蚀刻率。
17.如权利要求12所述的半导体存储装置的制作方法，还包括：
在该半导体基底上形成一第二支撑层、一第二氧化物层以及一第三支撑层，其中该第一氧化物层位于该第一支撑层与该第二支撑层之间，该第二氧化物层位于该第二支撑层与该半导体基底之间，且该第三支撑层位于该第二氧化物层与该半导体基底之间，其中该第一电极还贯穿该第二支撑层、该第二氧化物层以及该第三支撑层，且该第二蚀刻制作工艺还移除该第二氧化物层。
18.如权利要求17所述的半导体存储装置的制作方法，其中该第一支撑层与该第二支撑层分别包括一掺杂碳的氮化物层，且该第二支撑层的碳浓度高于该第一支撑层的该上部的碳浓度。
19.如权利要求17所述的半导体存储装置的制作方法，其中该第一支撑层与该第三支撑层分别包括掺杂碳的氮化物层，且该第三支撑层的碳浓度高于该第一支撑层的该上部的碳浓度。
20.如权利要求12所述的半导体存储装置的制作方法，还包括：
在该第二蚀刻制作工艺之后，在该半导体基底上形成电容介电层以及第二电极，其中至少部分的该电容介电层位于该第一电极与该第二电极之间。
21.如权利要求12所述的半导体存储装置的制作方法，其中该第一蚀刻制作工艺包括一等离子体蚀刻，且该等离子体蚀刻对该第一支撑层的蚀刻率大于对该第一氧化物层的蚀刻率。
CN201710264658.7A 2017-04-21 2017-04-21 半导体存储装置以及其制作方法 Active CN108735744B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710264658.7A CN108735744B (zh) 2017-04-21 2017-04-21 半导体存储装置以及其制作方法
US15/927,103 US10276650B2 (en) 2017-04-21 2018-03-21 Semiconductor memory device and manufacturing method thereof
US16/297,733 US10672864B2 (en) 2017-04-21 2019-03-11 Manufacturing method of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710264658.7A CN108735744B (zh) 2017-04-21 2017-04-21 半导体存储装置以及其制作方法

Publications (2)

Publication Number Publication Date
CN108735744A true CN108735744A (zh) 2018-11-02
CN108735744B CN108735744B (zh) 2021-02-02

Family

ID=63854715

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710264658.7A Active CN108735744B (zh) 2017-04-21 2017-04-21 半导体存储装置以及其制作方法

Country Status (2)

Country Link
US (2) US10276650B2 (zh)
CN (1) CN108735744B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113284899A (zh) * 2021-05-13 2021-08-20 长鑫存储技术有限公司 半导体结构及其制作方法
WO2021175154A1 (zh) * 2020-03-02 2021-09-10 长鑫存储技术有限公司 电容器及其形成方法、dram存储器及其形成方法
CN113764419A (zh) * 2021-09-09 2021-12-07 福建省晋华集成电路有限公司 半导体装置及其形成方法
WO2023245758A1 (zh) * 2022-06-21 2023-12-28 长鑫存储技术有限公司 半导体结构及其制作方法、存储器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834338A (zh) * 2019-04-22 2020-10-27 长鑫存储技术有限公司 电容器及其形成方法、dram单元和存储器
KR20220006801A (ko) * 2020-07-09 2022-01-18 현대자동차주식회사 경량 카울 크로스바 제조방법
CN112331650B (zh) * 2020-11-03 2022-12-02 福建省晋华集成电路有限公司 存储器及其形成方法
CN112786537B (zh) * 2021-02-05 2022-07-05 长鑫存储技术有限公司 存储器的制备方法及存储器
CN113555504B (zh) * 2021-07-22 2023-10-03 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
TW202401756A (zh) * 2022-03-23 2024-01-01 美商應用材料股份有限公司 用於小間距填充的支撐層
CN117500365B (zh) * 2023-12-29 2024-05-10 长鑫新桥存储技术有限公司 电容器的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103081077A (zh) * 2010-08-10 2013-05-01 国立大学法人东北大学 半导体装置的制造方法及半导体装置
US20130228837A1 (en) * 2012-03-01 2013-09-05 Elpida Memory, Inc. Semiconductor device
US8816418B2 (en) * 2011-10-31 2014-08-26 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614803B1 (ko) 2004-10-26 2006-08-22 삼성전자주식회사 커패시터 제조 방법
KR100654353B1 (ko) 2005-06-28 2006-12-08 삼성전자주식회사 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법
KR100885922B1 (ko) 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
KR101935395B1 (ko) 2012-08-29 2019-01-04 삼성전자주식회사 캐패시터를 포함하는 반도체 장치의 제조 방법
KR101944479B1 (ko) 2012-11-01 2019-01-31 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103081077A (zh) * 2010-08-10 2013-05-01 国立大学法人东北大学 半导体装置的制造方法及半导体装置
US8816418B2 (en) * 2011-10-31 2014-08-26 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US20130228837A1 (en) * 2012-03-01 2013-09-05 Elpida Memory, Inc. Semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021175154A1 (zh) * 2020-03-02 2021-09-10 长鑫存储技术有限公司 电容器及其形成方法、dram存储器及其形成方法
US11882686B2 (en) 2020-03-02 2024-01-23 Changxin Memory Technologies, Inc. Capacitor and forming method thereof, and DRAM and forming method thereof
CN113284899A (zh) * 2021-05-13 2021-08-20 长鑫存储技术有限公司 半导体结构及其制作方法
CN113764419A (zh) * 2021-09-09 2021-12-07 福建省晋华集成电路有限公司 半导体装置及其形成方法
CN113764419B (zh) * 2021-09-09 2023-09-05 福建省晋华集成电路有限公司 半导体装置及其形成方法
WO2023245758A1 (zh) * 2022-06-21 2023-12-28 长鑫存储技术有限公司 半导体结构及其制作方法、存储器

Also Published As

Publication number Publication date
US20190206982A1 (en) 2019-07-04
CN108735744B (zh) 2021-02-02
US10276650B2 (en) 2019-04-30
US20180308923A1 (en) 2018-10-25
US10672864B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
CN108735744A (zh) 半导体存储装置以及其制作方法
CN108389861B (zh) 半导体元件及其形成方法
CN108573926A (zh) 半导体存储装置以及其制作方法
CN110061000A (zh) 半导体存储装置以及其制作方法
CN110061001A (zh) 半导体元件及其制作方法
CN211017075U (zh) 半导体存储器件
CN209496851U (zh) 双面电容结构、dram存储器
US20230171947A1 (en) Semiconductor structure and manufacturing method thereof
CN108666274A (zh) 半导体存储装置的形成方法
CN108461449B (zh) 半导体元件及其制作方法
CN108666310A (zh) 半导体存储装置及其形成方法
CN108389863A (zh) 半导体存储装置以及其制作方法
CN108364911A (zh) 半导体存储装置以及其制作方法
CN1331214C (zh) 半导体器件的制造方法
CN109755243A (zh) 半导体元件及其制作方法
JPH1050839A (ja) 導体を分離するシリコンナイトライド側壁と上表面層
CN108269804B (zh) 半导体存储装置的制作方法
US11832435B2 (en) Semiconductor device and method of fabricating the same
CN105789179A (zh) 动态随机存取存储器的有源区接触窗及其制造方法
US20120156849A1 (en) Method for fabricating semiconductor device
KR20090044595A (ko) 반도체 소자 및 그 제조 방법
WO2019151043A1 (ja) Ｄｒａｍ及びその製造方法
JP2007173470A (ja) 半導体記憶装置の製造方法
CN110459507A (zh) 一种半导体存储装置的形成方法
CN110246841A (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant