WO2019151043A1 - Ｄｒａｍ及びその製造方法 - Google Patents

Abstract

この製造方法は、一対の側壁間の空間で規定されるトレンチを有する基板を用意する工程と、側壁の頂面及びトレンチの内側の面上を覆う第１絶縁膜、第２絶縁膜、及び、第３の絶縁膜を、この順番に形成する工程と、第３絶縁膜、第２絶縁膜、及び、第１絶縁膜における、側壁の頂面及びトレンチの底面上に位置する部分を、異方性エッチングにより、順次除去する工程と、ビットラインの材料を、側壁の頂面及びトレンチの内側の面上に形成する工程と、ビットラインの材料をエッチングし、ビットラインの材料をトレンチ内に残留させ、ビットラインを形成する工程を備えている。

Description

ＤＲＡＭ及びその製造方法

　本開示の例示的実施形態は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）及びその製造方法に関する。

　従来、ビットラインの周囲にスペーサを配置したＤＲＡＭが知られている（下記、特許文献１、特許文献２参照）。このようなビットラインは、従来、エッチングによって形成されていた。

米国特許出願公開２０１６／０２７６３４９号明細書 米国特許出願公開２０１５／０３４０２８１号明細書

　近年、素子の微細化に伴い、高速で低消費電力なＤＲＡＭが求められている。また、従来のＤＲＡＭは、ビットラインをエッチングして切り出しているが、このようなＤＲＡＭの性能は、十分ではなかった。ＤＲＡＭの性能を向上可能なＤＲＡＭ及びその製造方法が求められている。

　本願発明者らが鋭意検討した結果、ＤＲＡＭのビットラインをエッチングにより切り出した場合、ビットラインにダメージが入り、ダメージによる抵抗の増加に伴って、ＤＲＡＭの動作速度が低下するという旨を発見した。

　そこで、第１の例示的実施形態に係るＤＲＡＭの製造方法は、基板表面に沿って延びるビットラインと、前記ビットラインに接続された電界効果トランジスタと、前記電界効果トランジスタのゲートに接続され基板垂直方向に沿って延びたコンタクトラインと、前記コンタクトラインに接続されたワードラインとを備えたＤＲＡＭの製造方法において、（ａ）一対の側壁間の空間で規定されるトレンチを有する基板を用意する工程と、（ｂ）前記側壁の頂面及び前記トレンチの内側の面上を覆う第１絶縁膜、第２絶縁膜、及び、第３の絶縁膜を、この順番に形成する工程と、（ｃ）前記第３絶縁膜、前記第２絶縁膜、及び、前記第１絶縁膜における、前記側壁の頂面及び前記トレンチの底面上に位置する部分を、異方性エッチングにより、順次除去する工程と、（ｄ）前記ビットラインの材料を、前記側壁の頂面及び前記トレンチの内側の面上に形成する工程と、（ｅ）前記ビットラインの材料をエッチングし、前記ビットラインの材料を前記トレンチ内に残留させ、前記ビットラインを形成する工程とを備える。

　この製造方法によれば、ビットラインをトレンチ内に残留させることにより形成するため、ビットライン全体としては、ビットラインへ導入されるダメージが少なくなり、したがって、ダメージに伴う抵抗の増加が抑制され、ＤＲＡＭの動作速度が速くなるという性能向上が達成される。

　第２の例示的実施形態に係るＤＲＡＭの製造方法は、前記第２絶縁膜を除去する工程をさらに備えることを特徴とする。第２絶縁膜を除去すると、第１絶縁膜と第３絶縁膜との間に隙間が形成される。この隙間の誘電率は、低いため、ビットラインと周囲の回路要素との間に形成される寄生容量が小さくなり、ＤＲＡＭの動作速度が速くなる。

　第３の例示的実施形態に係るＤＲＡＭの製造方法は、前記工程（ｂ）と前記工程（ｃ）の間において、前記側壁の頂面及び前記トレンチの内側の面上に、バリア膜を形成する工程と、前記工程（ｄ）の後に、前記ビットラインの材料と実質的に同じ高さになるまで、前記バリア膜を除去する工程と、を備えることを特徴とする。バリア膜をビットラインの材料と同じ高さまで除去することで、バリア膜の周囲に形成される寄生容量を低減させることができる。

　第４の例示的実施形態に係るＤＲＡＭの製造方法においては、前記バリア膜をエッチングする工程は、ウェットエッチングにより、前記工程（ｅ）と同時に行われることを特徴とする。この場合、簡単なプロセスでエッチングが可能となる。

　第５の例示的実施形態に係るＤＲＡＭの製造方法においては、前記ウェットエッチングのエッチング液は、硫酸と過酸化水素水との混合水溶液であることを特徴とする。この混合水溶液は、Ｓｉ_３Ｎ_４やＳｉＯ_２などをエッチングせずに、バリア膜とビットラインの材料をエッチングすることができる。

　第６の例示的実施形態に係るＤＲＡＭは、基板表面に沿って延びるビットラインと、前記ビットラインに接続された電界効果トランジスタと、前記電界効果トランジスタのゲートに接続され基板垂直方向に沿って延びたコンタクトラインと、前記コンタクトラインに接続されたワードラインと、備えたＤＲＡＭにおいて、前記ビットラインが通る空間を提供する一対の側壁と、前記ビットラインと前記側壁との間に設けられたバリア膜と、を備え、前記ビットラインの材料は、Ｗからなり、前記バリア膜は、前記ビットラインと同時にウェットエッチングされる材料からなることを特徴とする。また、このビットラインの構成材料としてはＣｏ又はＲｕも使う事ができる。

　この場合、ビットラインをエッチングする際には、バリア膜はエッチングされにくいので、バリア膜の下にある第３絶縁膜が保護される。

　第７の例示的実施形態に係るＤＲＡＭにおいては、前記ビットラインの頂面は、前記側壁の頂面よりも、深い位置に存在することを特徴とする。この場合、ビットラインの頂面の位置が低下することで、ビットラインの上方に位置する導電体要素との間の寄生容量を低下させることができる。

　上記ＤＲＡＭ及びその製造方法によれば、ＤＲＡＭの性能を向上させることができる。

図１はＤＲＡＭの回路図である。 図２はＤＲＡＭの構造図である。 図３はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。 図４はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。 図５はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。 図６はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。 図７はＤＲＡＭの製造方法を実現するための製造装置である。

　以下、実施の形態に係るＤＲＡＭ及びその製造方法について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は、省略する。

　図１はＤＲＡＭの回路図である。

　ＤＲＡＭは、二次元状に配置されたメモリセルを有しており、１つのメモリセルには、１つのキャパシタＣと１つの電界効果トランジスタＦＥＴが含まれている。キャパシタＣに蓄積される電荷の有無が情報（データ）であり、キャパシタＣに接続された電界効果トランジスタＦＥＴを制御することで、キャパシタＣに電荷を書き込んだり、読み出すことができる。

　キャパシタＣに「１」のデータを書き込む場合には、トランジスタのゲートに接続されたワードラインＷＬの電位をＨＩＧＨとし、ソース又はドレインに接続されたビットラインＢＬの電位をＨＩＧＨとする。これにより、キャパシタＣに電荷が充電され、「１」の情報が保持される。キャパシタＣに、「０」を書き込む場合、ワードラインＷＬの電位のみをＨＩＧＨとし、ビットラインＢＬの電位をＬＯＷとすれば、キャパシタＣから電荷が放電され、キャパシタＣに「０」の情報が書き込まれる。ワードラインＷＬの電位をＬＯＷとしておくと、キャパシタＣに対する電荷の流入・流出経路が遮断されるので、キャパシタＣには電荷が保持されることとなる。

　キャパシタＣから電荷を読み出す場合、ワードラインＷＬの電位をＨＩＧＨとし、キャパシタＣからビットラインＢＬに電荷が流出するかどうかをセンスし、ビットラインＢＬの電位が上昇した場合には、「１」と判定し、上昇しない場合には「０」と判定する。

　同図では、アドレス（１，１）、（１，２）、（２，１）、（２，２）の位置にメモリセルが配置されている。例えば、アドレス（１，１）のキャパシタＣの電荷を操作する場合には、図中において２本示されるワードラインＷＬのうち上側のラインの電位と、図中において２本示されるビットラインＢＬのうち左側のラインの電位を制御すればよい。このようにして、所望のアドレスに位置するメモリセルを制御することができる。

　図２はＤＲＡＭの構造図である。

　ワードラインＷＬと、ビットラインＢＬは、ねじれの位置にあり、Ｚ軸方向（高さ方向）から見た場合には、ワードラインＷＬとビットラインＢＬは直交している。ワードラインＷＬは、電界効果トランジスタＦＥＴのゲート電極に接続され、電界効果トランジスタＦＥＴの一方の端子（例：ソース）は、ビットラインＢＬに接続され、他方の端子（例：ドレイン）は、キャパシタＣの一方の端子に接続されている。キャパシタＣの他方の端子は、グランド電位ＧＮＤに接続されている。キャパシタＣの物理的な位置は、ビットラインＢＬの上方であるが、同図に示すように、ビットラインＢＬの周囲には、電界効果トランジスタＦＥＴとキャパシタＣとを接続する配線との間に、複数の寄生容量Ｃ１，Ｃ２が存在する。なお、ワードラインＷＬの延びている方向をＸ軸方向、ビットラインＢＬの延びている方向をＹ軸方向、Ｘ軸及びＹ軸の双方に垂直な厚み方向をＺ軸方向とする。また、電界効果トランジスタＦＥＴのゲートに接続され基板垂直方向に沿って延びたコンタクトラインＣＬを備えており、コンタクトラインＣＬにはワードラインＷＬが接続されている。

　本形態では、ビットラインＢＬの形成方法を工夫することで、ビットラインＢＬにおけるダメージ導入量、すなわち、抵抗値を現象させ、さらに、ビットラインＢＬの加工をすることで、寄生容量Ｃ１，Ｃ２を低減させる。これにより、いわゆるＣＲ定数（時定数）が小さくなり、高速で低消費電力な動作が可能となる。

　図３はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。

　Ｓｉなどからなる半導体基板Ｓの上部に形成された絶縁層ＤＬ（ＳｉＯ_２）は、Ｚ軸方向に凹んだトレンチＤＩＰ１（凹部）を有しており、トレンチＤＩＰ１は、絶縁層ＤＬの一部領域からなる左右の第１側壁ＳＷＬ１及び第２側壁ＳＷ２の間の空間で規定される。絶縁層ＤＬの内部には、電界効果トランジスタＦＥＴに接続される第１配線Ｗ１及び第２配線Ｗ２がＺ軸方向に延びている。本例では、第２配線Ｗ２は、電界効果トランジスタのドレインに接続されているものとし、第２配線Ｗ２の上部に第１配線Ｗ１が位置しているものとする。第１配線Ｗ１の上部は、絶縁層ＤＬの表面に沿うように屈曲しており、絶縁層ＤＬ上においてＸ軸方向に延びた配線部分を第３配線Ｗ３とする。第１配線Ｗ１と第３配線Ｗ３は連続しており、第３配線Ｗ３は、トレンチＤＩＰ１の上方に位置している。トレンチＤＩＰ１の開口端周囲には、第３配線Ｗ３の他、別のトランジスタに接続された第４配線Ｗ４が位置している。

　トレンチＤＩＰ１を規定する第１側壁ＳＷＬ１及び第２側壁ＳＷＬ２の内面上には、それぞれ、第１絶縁膜１（Ｓｉ_３Ｎ_４）、第２絶縁膜２（ＳｉＯ_２）、及び、第３絶縁膜３（Ｓｉ_３Ｎ_４）が、この順番で形成されている。トレンチＤＩＰ１の底部には、両サイドの第３絶縁膜３に挟まれるように、下地層４（導電層）（Ｗ）が形成されている。下地層４上には、バリア膜（ライナー膜）ＬＦ（ＴｉＮ）を介して、ビットラインＢＬが形成されている。下地層４は、この下部に位置するコンタクト電極（図示せず：電界効果トランジスタＦＥＴに接続されている）に接触し、電気的に接続される。

　ビットラインＢＬと、第１配線Ｗ１との間には寄生容量Ｃ２が形成されており、ビットラインＢＬと第３配線Ｗ３との間には寄生容量Ｃ１が形成されている。ビットラインＢＬ１は、絶縁層ＤＬの上部露出表面からは離間した位置にあるので、寄生容量Ｃ１は低減されている。また、ビットラインＢＬと、第１配線Ｗ１との間の距離は、第１絶縁膜１、第２絶縁膜２、及び、第３絶縁膜３の合計厚み分だけ離間しており、寄生容量Ｃ２は低減されている。なお、第１絶縁膜１、第２絶縁膜２、第３絶縁膜３の誘電率は、小さい方が好ましい。すなわち、これらの膜のいずれかが、Ｌｏｗ－ｋ材料からなることとしてもよい。特に、中央の第２絶縁膜２をＬｏｗ－ｋ材料から構成したり、或いは、第２絶縁膜２をエッチングにより除去して、この領域を空気層（エアギャップ）とすることができる。

　上記の絶縁膜の材料としては、ＳｉＯ_２（シリコン酸化物）又はＳｉ_３Ｎ_４（シリコン窒化物）などを用いることができる。絶縁膜の材料として、Ｌｏｗ－ｋ材料を用いる場合、ＳｉＣＮなどが知られている。

　第３配線Ｗ３の上部には、キャパシタＣが形成されている。キャパシタＣの構造は、トレンチキャパシタであり、外側の第１電極層Ｅ１と、内側の第２電極層Ｅ２との間に、誘電材料層ＤＭが介在している。誘電材料層ＤＭの材料としては、ＳｉＯ_２などを用いることができる。外側の第１電極層Ｅ１は、第３配線Ｗ３に電気的に接続されている。なお、上記配線又は電極の材料としては、Ｃｕ又はＡｌを用いることができる。

　ビットラインＢＬの材料としては、好適には、Ｗを用いることができるが、Ｗに代えて、Ｃｏ、Ｒｕを用いることも可能である。バリア膜（ライナー膜）ＬＦの材料としては、好適には、ＴｉＮを用いることができるが、ＴｉＮに代えて、ＴａＮを用いることも可能である。

　図４はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。

　上述の構造を製造するには、まず、半導体基板Ｓ上に絶縁層ＤＬを形成する。絶縁層ＤＬには、半導体基板Ｓに形成された電界効果トランジスタＦＥＴへの電気的接続を行うためのコンタクトホールが設けられ、コンタクトホール内には、スパッタ法又はＣＶＤ（化学的気相成長）法により、上述の金属材料が埋め込まれ、第２配線Ｗ２が形成されている。第１配線Ｗ１は、第２配線Ｗ２に連続する配線であるが、これはビットラインＢＬと共通の工程を用いて形成することも可能である。

　絶縁層ＤＬを有する半導体基板Ｓを用意した後、絶縁層ＤＬの表面上に、ハードマスク用の絶縁層（窒化ケイ素：Ｓｉ_３Ｎ_４）をＣＶＤ法により形成し、この金属層上に、Ｙ軸方向に延びたストライプパターンを有するマスクをフォトレジストの塗布、露光及び現像処理により、形成する。このフォトレジストのマスクを用いて、ハードマスクをエッチングし、しかる後、ハードマスクを用いて、絶縁層ＤＬにトレンチＤＩＰ１を形成する。トレンチＤＩＰ１は、深さ方向をＺ軸方向とし、Ｙ軸方向に延びた形状を有しており、Ｚ軸方向からみた形状は、全体としてはストライプパターンを構成している。トレンチＤＩＰ１の形成後、フォトレジスト及びハードマスクを除去する。フォトレジストは、ハードマスクを用いたパターニングの前に除去することができ、除去には、アセトンなどの有機溶剤を用いる。ハードマスクの除去方法は、ウェットエッチングである。

　次に、第１絶縁膜１（Ｓｉ_３Ｎ_４）を、基板表面上に堆積し、これを形成する。このシリコン窒化物の堆積にあたっては、ＡＬＤ法を用いることができる。キャリアガスとしてＨ_２、Ｓｉ原料ガスとしてＳｉＨ_４、窒素原料ガスとしてＮＨ_３を用い、これらのガスを温度７００℃～１４００℃の間で基板上に供給し、絶縁層ＤＬ及びトレンチＤＩＰ１の表面を覆う第１絶縁膜１を形成する。第１絶縁膜１の厚みは、２ｎｍである。第１絶縁膜１の厚みの好適範囲は、１ｎｍ～５ｎｍである。

　続いて、第２絶縁膜２（ＳｉＯ_２）を、第１絶縁膜１上に堆積し、これを形成する。このシリコン酸化物の堆積にあたっては、ＣＶＤ法を用いることができる。キャリアガスとしてＨ_２、Ｓｉ原料ガスとしてＴＥＯＳ（オルトケイ酸テトラエチル）、酸素原料ガスとしてＯ_２を用い、これらのガスを温度４００℃～９００℃の間で基板上に供給し、絶縁層ＤＬ及びトレンチＤＩＰ１に存在する第１絶縁膜１を覆う第２絶縁膜２を形成する。第２絶縁膜２の厚みは、３ｎｍである。第２絶縁膜２の厚みの好適範囲は、１ｎｍ～６ｎｍである。

　しかる後、第３絶縁膜３（Ｓｉ_３Ｎ_４）を基板表面上に堆積し、これを形成する。このシリコン窒化物の堆積にあたっては、ＣＶＤ法を用いることができる。キャリアガスとしてＨ_２、Ｓｉ原料ガスとしてＳｉＨ_４、窒素原料ガスとしてＮＨ_３を用い、これらのガスを温度７００℃～１４００℃の間で基板上に供給し、絶縁層ＤＬ及びトレンチＤＩＰ１の表面を覆う第１絶縁膜１を形成する）。第３絶縁膜３の厚みは、４ｎｍである。第３絶縁膜３の厚みの好適範囲は、２ｎｍ～７ｎｍである。

　次に、絶縁層ＤＬの露出表面（ＸＹ平面）と、トレンチＤＩＰ１の底部の面（ＸＹ平面）上に堆積されている３層の絶縁膜（上部：第３絶縁膜３、中部：第２絶縁膜２、下部：第１絶縁膜１）を異方性エッチングにより、上から順に除去する。

　このエッチングは、プラズマエッチングであり、プラズマエッチング装置の処理容器内に基板を配置することにより、処理を行う。

　第３絶縁膜３を構成するシリコン窒化物のエッチング条件としては、処理容器内の圧力を１０ｍ（Ｔｏｒｒ）～５０ｍ（Ｔｏｒｒ）、すなわち、１．３（Ｐａ）～６．７（Ｐａ）とする。プラズマエッチング装置としては、容量結合性プラズマ（ＣＣＰ）型エッチング装置を用いる。ＣＣＰ型のエッチング装置では、平行平板型の一対の電極間にプラズマ発生用の高周波電力（ＨＦ）（５０～１０００Ｗ）を印加する一方、プラズマと基板間の電圧を制御する低周波電力（ＬＦ）５０～５００Ｗ）を印加する。高周波の周波数としては２７～１００ＭＨｚ、低周波の周波数としては０．４～１３ＭＨｚを用いることができる。処理容器内に導入するガスは、ＣＨＦ_３（３０～８０ｓｃｃｍ）、ＣＦ_４（５０～１５０ｓｃｃｍ）、Ｏ_２（５０～３００ｓｃｃｍ）である。エッチング時の基板温度は、２０～６０℃に設定することができる。

　第２絶縁膜２を構成するシリコン酸化物のエッチング条件としては、処理容器内の圧力を１０ｍ（Ｔｏｒｒ）～５０ｍ（Ｔｏｒｒ）、すなわち、１．３（Ｐａ）～６．７（Ｐａ）とする。プラズマエッチング装置としては、容量結合性プラズマ（ＣＣＰ）型エッチング装置を用いる。ＣＣＰ型のエッチング装置では、平行平板型の一対の電極間にプラズマ発生用の高周波電力（ＨＦ）（５０～５００Ｗ）を印加する一方、プラズマと基板間の電圧を制御する低周波電力（ＬＦ）（２５～２５０Ｗ）を印加する。高周波の周波数としては２７～１００ＭＨｚ、低周波の周波数としては０．４～１３ＭＨｚを用いることができる。処理容器内に導入するガスは、Ｃ_４Ｆ_８（１０～５０ｓｃｃｍ）、Ａｒ（３００～１０００ｓｃｃｍ）である。エッチング時の基板温度は、２０～６０℃に設定することができる。

　第１絶縁膜１を構成するシリコン酸化物のエッチング条件は、第３絶縁膜３のエッチング条件と同一である。

　このようにして、図４に示すように、トレンチの側面のみに３層の絶縁膜が残留した構造が形成される。

　３層の絶縁膜の形成後、トレンチの露出した底面上に下地層４（ポリシリコン）を形成する。下地層４は、この下部に位置するコンタクト電極（図示せず）に接触し、電気的に接続される。下地層４の形成方法は、例えば、ＳｉＨ_４系ガスを原料としたＣＶＤ法を用いることができる。下地層４を基板全面に形成後、トレンチＤＩＰ１の底部のみに下地層４が残留するように、ＣＦ_４ガスなどを用いたエッチバックを行う。また、下部に位置するコンタクト電極とのオーミック接触特性を改善するため、熱処理（４００℃～８００℃）を行うことができる。

　次に、基板表面の全体上に、バリア膜ＬＦ及びビットラインＢＬ（を構成する金属膜）を形成する。これらの金属は、トレンチの内部及び絶縁層ＤＬの表面を被覆する。

　バリア膜ＬＦの材料と、形成方法は、以下の通りである。

　バリア膜ＬＦの形成方法は、よく知られた原子層堆積（ＡＬＤ）法であり、具体的な形成条件は以下の通りである。
・バリア膜の材料：ＴｉＮ
・形成温度：２００～６００℃
・厚み：０．５ｎｍ～２．０ｎｍ
・原料ガス：ＴＤＭＡＴ（テトラキスジメチルアミノチタン）／ＮＨ_３（基板表面上に交互供給）
　バリア膜ＬＦの材料として、ＴｉＮに代えて、ＴａＮを用いることもでき、ＡＬＤ法に代えて、化学的気相成長（ＣＶＤ）法を用いることもできる。

　ビットラインＢＬの材料と、形成方法は、以下の通りである。

　ビットラインＢＬの形成方法は、よく知られたＣＶＤ法であり、具体的な形成条件は、以下の通りである。
・ビットラインＢＬの材料：Ｗ（タングステン）
・形成温度：３００～６００℃
・厚み：２０ｎｍ～５０ｎｍ
・原料ガス：ＷＦ_６、ＳｉＨ_４、Ａｒ
　ビットラインＢＬの材料としてＷの他にＲｕ又はＣｏを用いる事もでき、ＣＶＤ法に代えてＡＬＤ法を用いることもできる。また、原料ガスについてもＷＦ_６、ＳｉＨ_４以外にＷＣｌ_４、Ｈ、ＣＨ_４を用いることもできる。

　図５はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。

　次に、ビットラインＢＬを、ウェットエッチングにより、所望の高さまでエッチングする。これにより、ビットラインＢＬは、絶縁層ＤＬの露出表面よりも下方に位置することになる。ビットラインＢＬの位置が深いため、寄生容量が低減されることとなる。また、この時ドライエッチングを用いる事もできる。ビットラインＢＬを構成するＷ（タングステン）と、バリア膜ＬＦを構成するＴｉＮとを、同時にウェットエッチングによりエッチバックする。すなわち、バリア膜は、ビットラインと同時にウェットエッチングされる材料からなる。

　この時のエッチング液としては硫酸と過酸化水素水との混合水溶液を用いることができる。この混合水溶液（エッチング液）は、少なくとも硫酸及び過酸化水素を含んでおり、硫酸のモル濃度と、過酸化水素のモル濃度の好ましい比率は、硫酸：過酸化水素水＝１５：１から３：１であり、より好ましくは硫酸：過酸化水素水＝１３：１から５：１であり、エッチングにおけるエッチング液の温度は７０℃から１２０℃が好ましい。これらエッチング液の組成、温度において、ビットラインのＷとバリア膜のＴｉＮを適切な位置まで同時にエッチングできる。また、これらのエッチング液と組成、および温度の範囲においてバリア膜の下地であるトレンチの側面に位置するＳｉ_３Ｎ_４、トレンチが形成された絶縁層ＤＬを構成するＳｉＯ_２などをエッチングせずに処理することが可能となる。なお、エッチングに用いる溶液は、硫酸（Ｈ_２ＳＯ_４）と過酸化水素（Ｈ_２Ｏ_２）の混合物であり、基材から有機残渣を除去するために用いられる。この混合物は強力な酸化剤であり、ほとんどの有機物を除去することができる。すなわち、バリア膜の材料は、ビットラインと同時にエッチングされる材料からなるが、従来から知られる各種の有機物もエッチングされうる。

　図６はＤＲＡＭのビットライン周囲の縦断面構造を示す図である。

　続いて、図３に示したキャップ絶縁膜ＣＡＰ（ＳｉＮ）を基板表面全体に形成した後、露出表面を化学機械研磨（ＣＭＰ）することで、図４に示す状態まで絶縁膜ＣＡＰをトレンチＤＩＰ１内に残留させる。

　図７はＤＲＡＭの製造方法を実現するための製造装置である。

　上述の工程のうち、プラズマエッチングを行う場合には、プラズマエッチング装置１００を用いる。また、成膜を行う場合には、堆積装置１０２を用いる。プラズマエッチング装置１００の処理容器と、堆積装置１０２の処理容器とは、搬送モジュール１０１によって接続されており、搬送モジュール１０１内には、ロードロック室１０３を介して、基板の出し入れが可能である。また、上述の制御工程は、コントローラ１０４により行う。

　すなわち、ロードロック室１０３から搬送モジュール１０１内に導入された基板は、シリコン酸化物や、シリコン窒化物の堆積時には、搬送モジュール１０１によって、堆積装置１０２の処理容器内に転送され、膜堆積処理が終了した後、エッチングを行う際には、搬送モジュール１０１によって、プラズマエッチング装置１００の処理容器内に搬送される。いずれの処理装置においても、処理容器の内部は真空ポンプに減圧されている。

　なお、堆積装置１０２は、プラズマＣＶＤ装置などであり、膜形成に必要な原料ガスと、プラズマの発生に必要な高周波電力が供給される。また、プラズマエッチング装置１００は、エッチングに必要なエッチングガスと、プラズマの発生に必要な高周波電力が供給される。

　なお、エッチング装置としては、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。

　以上、説明したように、上述のＤＲＡＭの製造方法は、基板表面に沿って延びるビットラインＢＬと、ビットラインＢＬに接続された電界効果トランジスタＦＥＴと、電界効果トランジスタＦＥＴのゲートに接続され基板垂直方向に沿って延びたコンタクトラインＣＬ（図２参照）と、コンタクトラインＣＬに接続されたワードラインＷＬとを備えたＤＲＡＭの製造方法において、（ａ）一対の側壁間（第１側壁ＳＷＬ１、第２側壁ＳＷＬ２）の空間で規定されるトレンチＤＩＰ１を有する基板を用意する工程と、（ｂ）側壁の頂面及びトレンチＤＩＰ１の内側の面上を覆う第１絶縁膜１、第２絶縁膜２、及び、第３絶縁膜３を、この順番に形成する工程と、（ｃ）第３絶縁膜３、第２絶縁膜２、及び、第１絶縁膜１における、側壁の頂面及びトレンチＤＩＰ１の底面上に位置する部分を、異方性エッチングにより、順次除去する工程（図４）と、（ｄ）ビットラインＢＬの材料を、側壁の頂面及びトレンチＤＩＰ１の内側の面上に形成する工程（図４）と、（ｅ）ビットラインＢＬの材料をエッチングし、ビットラインＢＬの材料をトレンチＤＩＰ１内に残留させ、ビットラインＢＬを形成する工程（図５）を備えている。

　この製造方法によれば、ビットラインＢＬをトレンチ内に残留させることにより形成するため、ビットライン全体としては、ビットラインへ導入されるダメージが少なくなり、したがって、ダメージに伴う抵抗の増加が抑制され、ＤＲＡＭの動作速度が速くなるという性能向上が達成される。

　また、上記のＤＲＡＭの製造方法は、第２絶縁膜２（ＳｉＯ_２）を除去する工程をさらに備えることができる。第２絶縁膜２（ＳｉＯ_２）は、図６における処理が終了した後に、除去することができる。第２絶縁膜２（ＳｉＯ_２）の除去方法は、以下の通りである。

　このエッチング方法は、ドライエッチングであり、エッチング装置としては、ケミカルエッチングを採用することができる。

　この時のエッチングの具体的な条件は以下の通りである。

・エッチングガス：ＨＮ_３、ＨＦ（トリートメントＮ_２）
・エッチング温度：１５０～４００℃
・エッチング時間：２０ｓｅｃ～２４０ｓｅｃ

　第２絶縁膜を除去すると、第１絶縁膜１と第３絶縁膜３との間に隙間が形成される。この隙間の誘電率は、低いため、ビットラインと周囲の回路要素との間に形成される寄生容量が小さくなり、ＤＲＡＭの動作速度が速くなる。

　また、ＤＲＡＭの製造方法は、工程（ｂ）と工程（ｃ）の間において、側壁の頂面及びトレンチＤＩＰ１の内側の面上に、バリア膜ＬＦを形成する工程（図４）と、工程（ｄ）の後に、ビットラインＢＬの材料と実質的に同じ高さになるまで、バリア膜ＬＦを除去する工程（図６）とを備えている。バリア膜ＬＦをビットラインＢＬの材料と同じ高さまで除去することで、バリア膜ＬＦの周囲に形成される寄生容量を低減させることができる。実質的に同じとは、高さが０～＋３ｎｍ以内の差で同一という意味である。

　また、上述のＤＲＡＭは、基板表面に沿って延びるビットラインＢＬと、ビットラインＢＬに接続された電界効果トランジスタＦＥＴと、電界効果トランジスタＦＥＴのゲートに接続され基板垂直方向に沿って延びたコンタクトラインＣＬと、コンタクトラインＣＬに接続されたワードラインＷＬと備えたＤＲＡＭにおいて、ビットラインＢＬが通る空間を提供する一対の側壁と、ビットラインＢＬと側壁との間に設けられたバリア膜ＬＦと、を備え、ビットラインＢＬの材料は、Ｗからなり、バリア膜ＬＦは、ＴｉＮからなることを特徴とする。

　この場合、ビットラインＢＬをエッチングする際には、バリア膜ＬＦはエッチングされにくいので、バリア膜ＬＦの下にある第３絶縁膜３が保護される。

　また、上述のＤＲＡＭにおいては、ビットラインＢＬの頂面は、側壁（第１側壁ＳＷＬ１、第２側壁ＳＷＬ２）の頂面よりも、深い位置に存在する。この場合、ビットラインＢＬの頂面の位置が低下することで、ビットラインＢＬの上方に位置する導電体要素との間の寄生容量を低下させることができる。なお、上述の全ての各製造条件は±１５％の変更をしても、製品を製造することが可能である。

　ＳＷＬ１…第１側壁、ＳＷＬ２…第２側壁、ＤＩＰ１…トレンチ、１…第１絶縁膜、２…第２絶縁膜、３…第３絶縁膜、ＢＬ…ビットライン。
 
 

 

Claims (7)

1. 　基板表面に沿って延びるビットラインと、前記ビットラインに接続された電界効果トランジスタと、前記電界効果トランジスタのゲートに接続され基板垂直方向に沿って延びたコンタクトラインと、前記コンタクトラインに接続されたワードラインとを備えたＤＲＡＭの製造方法において、
   　（ａ）一対の側壁間の空間で規定されるトレンチを有する基板を用意する工程と、
   　（ｂ）前記側壁の頂面及び前記トレンチの内側の面上を覆う第１絶縁膜、第２絶縁膜、及び、第３絶縁膜を、この順番に形成する工程と、
   　（ｃ）前記第３絶縁膜、前記第２絶縁膜、及び、前記第１絶縁膜における、前記側壁の頂面及び前記トレンチの底面上に位置する部分を、異方性エッチングにより、順次除去する工程と、
   　（ｄ）前記ビットラインの材料を、前記側壁の頂面及び前記トレンチの内側の面上に形成する工程と、
   　（ｅ）前記ビットラインの材料をエッチングし、前記ビットラインの材料を前記トレンチ内に残留させ、前記ビットラインを形成する工程と、
   を備えるＤＲＡＭの製造方法。
2. 　前記第２絶縁膜を除去する工程をさらに備えることを特徴とする請求項１に記載のＤＲＡＭの製造方法。
3. 　前記工程（ｂ）と前記工程（ｃ）との間において、
   　前記側壁の頂面及び前記トレンチの内側の面上に、バリア膜を形成する工程と、
   　前記工程（ｄ）の後に、前記ビットラインの材料と実質的に同じ高さになるまで、前記バリア膜をエッチングする工程と、
   を備えることを特徴とする請求項１又は２に記載のＤＲＡＭの製造方法。
4. 　前記バリア膜をエッチングする工程は、ウェットエッチングにより、前記工程（ｅ）と同時に行われる、
   ことを特徴とする請求項３に記載のＤＲＡＭの製造方法。
5. 　前記ウェットエッチングのエッチング液は、硫酸と過酸化水素水との混合水溶液である、
   ことを特徴とする請求項４に記載のＤＲＡＭの製造方法。
6. 　基板表面に沿って延びるビットラインと、前記ビットラインに接続された電界効果トランジスタと、前記電界効果トランジスタのゲートに接続され基板垂直方向に沿って延びたコンタクトラインと、前記コンタクトラインに接続されたワードラインとを備えたＤＲＡＭにおいて、
   　前記ビットラインが通る空間を提供する一対の側壁と、
   　前記ビットラインと前記側壁との間に設けられたバリア膜と、
   を備え、
   　前記ビットラインの材料は、Ｗからなり、
   　前記バリア膜は、前記ビットラインと同時にウェットエッチングされる材料からなる、ことを特徴とするＤＲＡＭ。
7. 　前記ビットラインの頂面は、前記側壁の頂面よりも、深い位置に存在する、
   ことを特徴とする請求項６に記載のＤＲＡＭ。
    
   
    

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