CN114256417A - 电容结构及其形成方法 - Google Patents

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Abstract

一种电容结构及其形成方法，所述形成方法，在基底上形成环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔后，在所述中央通孔中形成第一电容结构；形成覆盖所述基底、环形垫片和第一电容结构的介质层；刻蚀所述介质层，在所述介质层中形成与中央通孔连通的刻蚀孔；在所述刻蚀孔中形成与第一电容结构连接的第二电容结构。通过形成环形垫片，在介质层中形成刻蚀孔时，所述环形垫片能防止刻蚀孔底部的侧向刻蚀，使得刻蚀孔的底部被导引至环形垫片之间的中央通孔中，因而使得刻蚀孔底部被纠正至正确的位置。

Description

电容结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种电容结构及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
在制作DARM的电容器时通常需要现在介质层中形成暴露出目标金属层的电容孔，然后在电容孔中形成电容器结构。
随着器件的集成度越来越高，所述介质层中形成的电容孔的深宽比也不断提高，挑战高深宽比的电容孔对于刻蚀工艺来说一直是非常大的挑战，形成高深宽比的刻蚀电容孔时通常存在电容孔偏移问题，使得电容孔中形成电容器不能正常连接目标金属层，并且现有的电容器的电容值仍有待提高。
发明内容
本发明所要解决的技术问题是形成高深宽比的电容孔时的电容孔偏移问题，并提高电容器的电容值。
本发明提供了一种电容结构的形成方法，包括：
提供基底；
在所述基底上形成环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔；
在所述中央通孔中形成第一电容结构；
形成覆盖所述基底、环形垫片和第一电容结构的介质层；
刻蚀所述介质层，在所述介质层中形成与中央通孔连通的刻蚀孔；
在所述刻蚀孔中形成与第一电容结构连接的第二电容结构。
可选的，所述环形垫片的材料与所述介质层的材料不相同，在刻蚀所述介质层形成与中央通孔连通的刻蚀孔时，对所述介质层的刻蚀速率大于对所述环形垫片的刻蚀速率。
可选的，所述基底中形成有目标层，所述基底露出所述目标层的表面，所述环形垫片形成在所述目标层的表面，所述中央通孔暴露出所述目标层部分表面。
可选的，所述环形垫片的形成过程包括：在所述基底和目标层部分表面上形成掩膜材料层，所述掩膜材料层中形成有暴露出所述目标层部分表面的通孔；在所述通孔的侧壁和底部表面以及所述掩膜材料层的表面形成垫片材料层；无掩膜刻蚀去除所述掩膜材料层的表面以及通孔底部表面的垫片材料层，在所述通孔的侧壁表面形成环形垫片，环形垫片中间具有中央通孔；形成第一电容结构后，去除所述掩膜材料层。
可选的，所述第一电容结构的顶部表面低于所述环形垫片的底部表面。
可选的，所述第一电容结构包括位于中央通孔侧壁和底部表面的第一电极层、位于第一电极层上的第一介电层和位于所述第一介电层上的第二电极层。
可选的，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第一电极层电连接。
可选的，在形成所述第二电容结构之前，在所述第二电极层表面形成隔离层。
可选的，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第二电极层电连接。
可选的，在形成第二电容结构之前，在所述第一电极层表面和中央通孔的侧壁表面形成隔离侧墙
可选的，所述环形垫片的内径大于或等于所述刻蚀孔的直径。
可选的，一个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔内形成有一个第一电容结构，一个所述刻蚀孔内形成一个第二电容结构，或者一个所述刻蚀孔与对应的多个所述中央通孔连通，每一个所述中央通孔中相应的形成一个第一电容结构，一个所述刻蚀孔中形成一个第二电容结构，或者多个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔中形成一个第一电容结构，每一个所述刻蚀孔中形成一个第二电容结构。
本发明还提供了一种电容结构，包括：
基底；
位于所述基底上的环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔；
位于所述中央通孔中的第一电容结构；
覆盖所述基底、环形垫片和第一电容结构的介质层；
位于所述介质层中的与中央通孔连通的刻蚀孔；
位于所述刻蚀孔中的与第一电容结构连接的第二电容结构。
可选的，所述环形垫片的材料与所述介质层的材料不相同，在刻蚀所述介质层形成与中央通孔连通的刻蚀孔时，对所述介质层的刻蚀速率大于对所述环形垫片的刻蚀速率。
可选的，所述基底中具有目标层，所述基底露出所述目标层的表面，所述环形垫片位于所述目标层的表面，所述中央通孔暴露出所述目标层部分表面。
可选的，所述第一电容结构的顶部表面低于所述环形垫片的底部表面。
可选的，所述第一电容结构包括位于中央通孔侧壁和底部表面的第一电极层、位于第一电极层上的第一介电层和位于所述第一介电层上的第二电极层。
可选的，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第一电极层电连接。
可选的，所述第二电极层表面的隔离层。
可选的，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第二电极层电连接。
可选的，还包括：位于所述第一电极层表面和中央通孔的侧壁表面的隔离侧墙。
可选的，所述环形垫片的内径大于或等于所述刻蚀孔的直径。
可选的，一个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔内形成有一个第一电容结构，一个所述刻蚀孔内形成一个第二电容结构，或者一个所述刻蚀孔与对应的多个所述中央通孔连通，每一个所述中央通孔中相应的形成一个第一电容结构，一个所述刻蚀孔中形成一个第二电容结构，或者多个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔中形成一个第一电容结构，每一个所述刻蚀孔中形成一个第二电容结构。
与现有技术相比，本发明技术方案具有以下优点：
本发明的电容结构的形成方法，在基底上形成环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔后，在所述中央通孔中形成第一电容结构；形成覆盖所述基底、环形垫片和第一电容结构的介质层；刻蚀所述介质层，在所述介质层中形成与中央通孔连通的刻蚀孔；在所述刻蚀孔中形成与第一电容结构连接的第二电容结构。通过形成环形垫片，在介质层中形成刻蚀孔时，当刻蚀孔存在弯曲或者位置偏移时，所述环形垫片能防止刻蚀孔底部的侧向刻蚀，使得刻蚀孔的底部被导引至环形垫片之间的中央通孔中，因而使得刻蚀孔底部被纠正至正确的位置，使得形成的电容孔(包括连通的中央通孔和刻蚀孔)能正常的暴露目标层表面，因而电容孔中形成的电容结构能正常的与目标层点连接。并且，环形垫片的存在，能防止中央通孔中形成第一电容结构带来的金属扩散而导致的漏电等异常。并且，所述环形垫片中间的中央通孔中还可以形成第一电容结构，介质层中的刻蚀孔可以形成与第一电容结构连接的第二电容结构，所述中央通孔和刻蚀孔构成电容孔，所述第一电容结构和第二电容结构可以并联构成电容器，使得电容孔中形成的电容器的容值增大，由于电容器分两步形成(先形成第一电容结构后形成第二电容结构)，使得在高深宽比的电容孔中形成电容器的难度降低(高深宽比的电容孔中形成高质量的电极层和介电层的难度较大)。
进一步，所述环形垫片的形成过程包括：在所述基底和目标层部分表面上形成掩膜材料层，所述掩膜材料层中形成有暴露出所述目标层部分表面的电容孔；在所述电容孔的侧壁和底部表面以及所述掩膜材料层的表面形成垫片材料层；无掩膜刻蚀去除所述掩膜材料层的表面以及电容孔底部表面的垫片材料层，在所述电容孔的侧壁表面形成环形垫片。这样方法形成的环形垫片的尺寸和形状的精度较高，并具有较高的侧壁形貌。
进一步，第一电容结构的顶部表面低于所述环形垫片的底部表面，以使得后续在介质层中形成刻蚀孔时，所述环形垫片对刻蚀孔的刻蚀过程仍具有较好的导引作用。
本发明的电容结构，通过环形垫片，在介质层中形成刻蚀孔时，当刻蚀孔存在弯曲或者位置偏移时，所述环形垫片能防止刻蚀孔底部的侧向刻蚀，使得刻蚀孔的底部被导引至环形垫片之间的中央通孔中，因而使得刻蚀孔底部被纠正至正确的位置，使得形成的电容孔(包括连通的中央通孔和刻蚀孔)能正常的暴露目标层表面，因而电容孔中形成的电容结构能正常的与目标层点连接。并且，环形垫片的存在，能防止中央通孔中形成第一电容结构带来的金属扩散而导致的漏电等异常。并且，所述环形垫片中间的中央通孔中还可以形成第一电容结构，介质层中的刻蚀孔可以形成与第一电容结构连接的第二电容结构，所述中央通孔和刻蚀孔构成电容孔，所述第一电容结构和第二电容结构可以并联构成电容器，使得电容孔中形成的电容器的容值增大，由于电容器分两步形成(先形成第一电容结构后形成第二电容结构)，使得在高深宽比的电容孔中形成电容器的难度降低(高深宽比的电容孔中形成高质量的电极层和介电层的难度较大)。
附图说明
图1为现有形成的电容孔的结构示意图；
图2-图11为本发明实施例电容结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，形成高深宽比的刻蚀电容孔时通常存在电容孔偏移问题。
研究发现，参考图1，由于晶圆边缘的磁场偏压较弱所以容易造成刻蚀电容孔104弯曲，使得刻蚀电容孔的底部会偏离正常位置，因而不能正常的暴露目标金属层表面。或者，由于套刻工艺的偏差，使得形成的刻蚀电容孔偏离正常的位置，使得电容孔中形成电容器不能正常连接目标金属层。
为此，本发明提供了一种电容结构及其形成方法，所述形成方法，在基底上形成环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔后，在所述中央通孔中形成第一电容结构；形成覆盖所述基底、环形垫片和第一电容结构的介质层；刻蚀所述介质层，在所述介质层中形成与中央通孔连通的刻蚀孔；在所述刻蚀孔中形成与第一电容结构连接的第二电容结构。通过形成环形垫片，在介质层中形成刻蚀孔时，当刻蚀孔存在弯曲或者位置偏移时，所述环形垫片能防止刻蚀孔底部的侧向刻蚀，使得刻蚀孔的底部被导引至环形垫片之间的中央通孔中，因而使得刻蚀孔底部被纠正至正确的位置，使得形成的电容孔(包括连通的中央通孔和刻蚀孔)能正常的暴露目标层表面，因而电容孔中形成的电容结构能正常的与目标层电连接。并且，环形垫片的存在，能防止中央通孔中形成第一电容结构带来的金属扩散而导致的漏电等异常。并且，所述环形垫片中间的中央通孔中还可以形成第一电容结构，介质层中的刻蚀孔可以形成与第一电容结构连接的第二电容结构，所述中央通孔和刻蚀孔构成电容孔，所述第一电容结构和第二电容结构可以并联构成电容器，使得电容孔中形成的电容器的容值增大，由于电容器分两步形成(先形成第一电容结构后形成第二电容结构)，使得在高深宽比的电容孔中形成电容器的难度降低(高深宽比的电容孔中形成高质量的电极层和介电层的难度较大)。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图2，提供基底201，所述基底201中形成有目标层202，所述基底201露出所述目标层202的表面。
在一实施例中，所述基底201可以为半导体衬底，所述目标层202可以为位于半导体衬底中的掺杂区(比如掺杂有N型杂质离子或掺杂有P型杂质离子的区域)或者位于半导体衬底中的金属硅化物区(比如硅化镍区或硅化钴区)。所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在其他实施例中，所述基底201中可以不形成有目标层，后续直接在基底表面形成环形垫片。
在其他实施例中，所述基底201可以包括半导体衬底和位于半导体衬底中的层间介质层，所述目标层202位于层间介质层中。所述层间介质层可以为单层或多层堆叠结构，所述目标层202可以为金属层，所述金属层可以与下层介质层中形成的导电结构(比如导电插塞)连接。
所述目标层202的表面可以与所述基底201的表面齐平，或者略高于所述基底102的表面。
所述基底201中形成目标层202可以为一个或多个(≥2个)，所述目标层202为多个时，相邻目标层之间是分立的，本实施例中仅以所述基底201中具有一个目标层202作为示例进行说明。
所述目标层202上后续需要形成环形垫片。在一实施例中，继续参考图2，在所述基底201和目标层202部分表面上形成掩膜材料层206，所述掩膜材料层206中形成有暴露出所述目标层202部分表面的通孔207。
所述掩膜材料层206的材料可以为光刻胶、氮化硅、氧化硅、碳氮化硅、氮氧化硅、多晶硅、无定型硅、无定型碳、低K介质材料中一种或几种。所述掩膜材料层206的形成工艺可以为化学气相沉积工艺。
在一实施例中，所述掩膜材料层206的材料为光刻胶，通过曝光和显影工艺在所述掩膜材料层206中形成通孔207。所述掩膜材料层206为其他材料时，可以通过，可以通过刻蚀工艺在所述掩膜材料层206中形成通孔207。
所述通孔207的形状和位置限定后续形成的环形垫片的形状和位置。
参考图3，在所述通孔207的侧壁和底部表面以及所述掩膜材料层206的表面形成垫片材料层208。
所述垫片材料层208后续用于形成环形垫片。所述垫片材料层208的材料与后续形成的介质层的材料不相同，后续在介质层中形成刻蚀孔时，使得介质层相对于所述环形垫片具有高的刻蚀选择比，从而使得环形结构能有效的防止刻蚀介质层形成通孔时的侧向刻蚀，将刻蚀孔的底部更有效的导引至所述中央通孔中。
所述环形垫片材料层208的材料可以为氮化硅、氧化硅、碳氮化硅、氮氧化硅中的一种或几种。本实施例中，所述环形垫片材料层208的材料为氮化硅，形成所述环形垫片材料层采用化学气相沉积工艺。
所述垫片材料层208的厚度决定后续形成的环形垫片的宽度。在一实施例中，所述垫片材料层208的厚度为5nm-5um。
参考图4，无掩膜刻蚀去除所述掩膜材料层206的表面以及通孔底部表面的垫片材料层，在所述通孔的侧壁表面形成环形垫片203，环形垫片203中间形成中央通孔213。
通过形成环形垫片203，后续在介质层中形成刻蚀孔时，当刻蚀孔存在弯曲或者位置偏移时，所述环形垫片能防止刻蚀孔底部的侧向刻蚀，使得刻蚀孔的底部被导引至环形垫片之间的中央通孔中，因而使得刻蚀孔底部被纠正至正确的位置，使得形成的电容孔(包括连通的中央通孔和刻蚀孔)能正常的暴露目标层表面，因而电容孔中形成的电容结构能正常的与目标层电连接。并且，环形垫片的存在，能防止后续中央通孔中形成第一电容结构带来的金属扩散而导致的漏电等异常。并且，所述环形垫片中间的中央通孔中后续还可以形成第一电容结构，介质层中的刻蚀孔后续可以形成与第一电容结构连接的第二电容结构，所述中央通孔和刻蚀孔构成电容孔，所述第一电容结构和第二电容结构构成电容器，所述第一电容结构和第二电容结构可以并联连接使得电容孔中形成的电容器的容值增大，并且由于电容器分两步形成(先形成第一电容结构后形成第二电容结构)，使得在高深宽比的电容孔中形成电容器的难度降低(高深宽比的电容孔中形成高质量的电极层和介电层的难度较大)。刻蚀所述垫片材料层采用各项异性的干法刻蚀工艺，可以为等离子体刻蚀工艺。
参考图5和图6，图5和图6为前述形成的环形垫片203的俯视结构示意图，图5中所示的环形垫片203的形状为圆环形，图6中所示的环形垫片203的形状为椭圆环形。在其他实施例中，所述环形垫片203的形状也可以为长方环状。所述环形垫片203的内径可以大于或等于后续介质层中形成的刻蚀孔的直径，当刻蚀孔存在弯曲时，使得刻蚀孔的底部更容易被导引至环形垫片203中间的中央通孔中。在其他实施例中，所述环形垫片的外径可以小于所述后续介质层中形成的刻蚀孔的直径。
参考图7，图7在图4的基础上进行，在所述中央通孔213中形成第一电容结构219。
在一实施例中，所述第一电容结构219包括位于中央通孔213侧壁和底部表面的第一电极层216、位于第一电极层216上的第一介电层217和位于所述第一介电层217上的第二电极层218。
所述第一电极层216的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(TitaniumSilicide)，硅氮化钛(TiSixNy)。
所述第一介电层217的材料为高K介质材料，以提高单位面积电容器的电容值，所述高K介质材料包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
所述第二电极层218的材料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)等。
在一实施例中，所述第一电容结构219的形成过程包括：在所述中央通孔213的侧壁和底部表面、环形垫片203的顶部表面以及掩膜材料层206的表面依次形成第一电极材料层、第一介电材料层和第二电极材料层；平坦化所述第一电极材料层、第一介电材料层和第二电极材料层，暴露出所述掩膜材料层206的表面和环形垫片203的顶部表面，在所述中央通孔213中形成第一电容结构219，所述第一电容结构219包括位于中央通孔213侧壁和底部表面的第一电极层216、位于第一电极层216上的第一介电层217和位于所述第一介电层217上的第二电极层218，形成的第一电容结构219的顶部表面与所述环形垫片203的顶部表面平齐。
在一实施例中，形成第一电容结构219后，回刻蚀所述第一电容结构219，使得剩余的第一电容结构219的顶部表面低于所述环形垫片203的底部表面，以使得后续在介质层中形成刻蚀孔时，所述环形垫片203对刻蚀孔的刻蚀过程仍具有较好的导引作用。
在一实施例中，参考图8，回刻蚀所述第一电容结构219后，回刻蚀所述第二电极层218，使得第二电极层218的顶部表面低于所述第一电极层216的顶部表面，在所述回刻蚀后的第二电极层218上形成隔离层220，所述隔离层220未覆盖所述第一电极层216，后续在刻蚀孔中形成第二电容结构时，使得第二电容结构的第三电极层与第一电极层216能电连接，使得第一电容结构和第二电容结构并联，从而增大了电容孔中形成的电容器的电容值。
在一实施例中，所述隔离层还可以覆盖部分所述第一电极层216以及环形垫片203并延伸至介质层206的表面，所述隔离层中可以形成再布线金属层，所述再布线金属层一端与所述第二电极层218连接，另一端穿过隔离层延伸至介质层表面，后续通过在刻蚀孔一侧的介质层制作金属插塞可以将第二电容结构的第四电极层与第一电容结构的第二电极层电连接，其中第一电极层216与第二电容结构的第三电极层构成电容器的上电极，第二电极层218与第二电容结构的第四电极层构成电容器的下电极。
所述隔离层213的材料与后续形成的介质层的材料不相同，具体的，所述隔离层213的材料可以与环形垫片203的材料相同。
在其他实施例中，回刻蚀所述第一电容结构219后，在所述第一电极层216表面和中央通孔213的侧壁表面还具有隔离侧墙，所述隔离侧墙未覆盖第二电极层的表面，后续在介质层中形成与中央通孔连接的刻蚀孔后，在刻蚀孔中形成第二电容结构时，使得第二电容结构的第三电极层能与第一电容结构的第二电极层电连接，即使得电容孔中形成的第一电容结构和第二电容结构串联，电容孔中的电容器分两步形成(先形成第一电容结构后形成第二电容结构)，使得在高深宽比的电容孔中形成电容器的难度降低(高深宽比的电容孔中形成高质量的电极层和介电层的难度较大)。
参考图9，形成覆盖所述基底201、目标层202、环形垫片203和第一电容结构219的介质层211。
本实施例中，在形成介质层211之前，通过湿法刻蚀工艺去除所述掩膜材料层206(参考图8)，去除所述掩膜材料层后，形成覆盖所述基底201、目标层202、环形垫片203和第一电容结构219的介质层211。
在另一实施例中，当所述掩膜材料层206为隔离材料，可以用于器件之间的电学隔离时，比如所述掩膜材料层与后续形成的介质层的材料相同时，在形成介质层之前，保留所述掩膜材料层206，后续在所述掩膜材料层206上直接形成介质层211，从而无需额外的步骤去除所述掩膜材料层206。
所述介质层211的材料可以为氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数材料、其它适合的材料及/或上述的组合。形成所述介质层211采用沉积工艺，可以为常压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、高密度等离子体化学气相沉积(HDPCVD)或原子层沉积工艺。
参考图10，刻蚀所述介质层211，在所述介质层211中形成与中央通孔213连通的刻蚀孔215，所述刻蚀孔215和中央通孔213构成电容孔。
刻蚀所述介质层211形成刻蚀孔215采用各项异性的干法刻蚀工艺，可以为各项异性的等离子体刻蚀工艺。所述形成的刻蚀孔215可以暴露出全部或部分所述第一电极层216。
在一实施例中，在刻蚀介质层211时，当形成的刻蚀孔215存在弯曲或者套刻偏移时，通过环形垫片203能将所述弯曲的刻蚀孔215引导至与中央通孔213连接。本实施例中，所述刻蚀孔215为不存在完全或者套刻偏移的刻蚀孔。
参考图11，在所述刻蚀孔215(参考图10)中形成与第一电容结构219连接的第二电容结构224。
在一实施例中，所述第二电容结构224包括位于刻蚀孔侧壁和底部的第三电极层221、位于第三电极层221上的第二介电层222和位于第二介电层222上的第四电极层223，所述第三电极层221与第一电极层216电连接，即使得形成的第一电容结构219和第二电容结构224并联。
所述第三电极层221的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(TitaniumSilicide)，硅氮化钛(TiSixNy)。
所述第二介电层222的材料为高K介质材料，以提高单位面积电容器的电容值，所述高K介质材料包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
所述第四电极层223的材料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)等。
在一实施例中，所述第二电容结构224的形成过程包括：在所述刻蚀孔的侧壁和底部表面、以及介质层211的表面依次形成第三电极材料层、第二介电材料层和第四电极材料层；平坦化所述第三电极材料层、第二介电材料层和第四电极材料层，暴露出所述介质层211的表面，在所述刻蚀孔中形成第二电容结构224，所述第二电容结构224包括位于刻蚀孔侧壁和底部的第三电极层221、位于第三电极层221上的第二介电层222和位于第二介电层222上的第四电极层223，所述第三电极层221与第一电极层216电连接。
需要说明的是，前述实施例中，均是以一个刻蚀孔和对应的连通的一个中央通孔作为示例，一个所述中央通孔内形成有一个第一电容结构，一个所述刻蚀孔内形成一个第二电容结构。在其他实施例中，一个所述刻蚀孔与对应的多个所述中央通孔连通，每一个所述中央通孔中相应的形成一个第一电容结构，一个所述刻蚀孔中形成一个第二电容结构。在另一实施例中，多个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔中形成一个第一电容结构，每一个所述刻蚀孔中形成一个第二电容结构。
本发明一实施例还提供了一种电容结构，结合参考图10和图11，包括：
基底201，所述基底201中形成有目标层202，所述基底201露出所述目标层202的表面；
位于所述目标层202表面上的环形垫片203，所述环形垫片203中间具有暴露出目标层202部分表面的中央通孔213；
位于所述中央通孔213中的第一电容结构219；
覆盖所述基底201、目标层202、环形垫片203和第一电容结构219的介质层211；
位于所述介质层211中的与中央通孔213连通的刻蚀孔215；
位于所述刻蚀孔215中的与第一电容结构219连接的第二电容结构224。
在一实施例中，所述环形垫片203的材料与所述介质层211的材料不相同，在刻蚀所述介质层211形成与中央通孔213连通的刻蚀孔215时，对所述介质层211的刻蚀速率大于对所述环形垫片204的刻蚀速率。
在一实施例中，所述第一电容结构219的顶部表面低于所述环形垫片203的底部表面。
在一实施例中，所述第一电容结构219包括位于中央通孔侧壁和底部表面的第一电极层216、位于第一电极层216上的第一介电层217和位于所述第一介电层217上的第二电极层218。
在一实施例中，所述第二电容结构224包括位于刻蚀孔侧壁和底部的第三电极层221、位于第三电极层221上的第二介电层222和位于第二介电层222上的第四电极层223，所述第三电极层221与第一电极层216电连接。相应的，所述第二电极层218表面还具有隔离层220。
在另一实施例中，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第一电容结构的第二电极层电连接。相应的，还包括：位于所述第一电极层表面和中央通孔的侧壁表面的隔离侧墙。
在一实施例中，所述环形垫片203的内径大于或等于所述刻蚀孔215的直径。
在一实施例中，一个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔内形成有一个第一电容结构，一个所述刻蚀孔内形成一个第二电容结构，或者一个所述刻蚀孔与对应的多个所述中央通孔连通，每一个所述中央通孔中相应的形成一个第一电容结构，一个所述刻蚀孔中形成一个第二电容结构，或者多个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔中形成一个第一电容结构，每一个所述刻蚀孔中形成一个第二电容结构。
在其他实施例中，所述基底201可以不具有目标层，所述环形垫片直接位于位于所述基底上，所述环形垫片中间具有暴露出基底部分表面的中央通孔。
需要说明的是，本实施例中(电容结构)与前述实施例中(电容结构的形成过程)中相似或相同结构的限定或描述，在本实施例中不再限定，具体请参考前述实施例相应部分的限定或描述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (23)

1.一种电容结构的形成方法，其特征在于，包括：
提供基底，在所述基底上形成环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔；
在所述中央通孔中形成第一电容结构；
形成覆盖所述基底、环形垫片和第一电容结构的介质层；
刻蚀所述介质层，在所述介质层中形成与中央通孔连通的刻蚀孔；
在所述刻蚀孔中形成与第一电容结构连接的第二电容结构。
2.如权利要求1所述的电容结构的形成方法，其特征在于，所述环形垫片的材料与所述介质层的材料不相同，在刻蚀所述介质层形成与中央通孔连通的刻蚀孔时，对所述介质层的刻蚀速率大于对所述环形垫片的刻蚀速率。
3.如权利要求1所述的电容结构的形成方法，其特征在于，所述基底中形成有目标层，所述基底露出所述目标层的表面，所述环形垫片形成在所述目标层的表面，所述中央通孔暴露出所述目标层部分表面。
4.如权利要求3所述的电容结构的形成方法，其特征在于，所述环形垫片的形成过程包括：在所述基底和目标层部分表面上形成掩膜材料层，所述掩膜材料层中形成有暴露出所述目标层部分表面的通孔；在所述通孔的侧壁和底部表面以及所述掩膜材料层的表面形成垫片材料层；无掩膜刻蚀去除所述掩膜材料层的表面以及通孔底部表面的垫片材料层，在所述通孔的侧壁表面形成环形垫片，环形垫片中间具有中央通孔；形成第一电容结构后，去除所述掩膜材料层。
5.如权利要求1所述的电容结构的形成方法，其特征在于，所述第一电容结构的顶部表面低于所述环形垫片的顶部表面。
6.如权利要求1或4所述的电容结构的形成方法，其特征在于，所述第一电容结构包括位于中央通孔侧壁和底部表面的第一电极层、位于第一电极层上的第一介电层和位于所述第一介电层上的第二电极层。
7.如权利要求5所述的电容结构的形成方法，其特征在于，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第一电极层电连接。
8.如权利要求5所述的电容结构的形成方法，其特征在于，在形成所述第二电容结构之前，在所述第二电极层表面形成隔离层。
9.如权利要求5所述的电容结构的形成方法，其特征在于，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第二电极层电连接。
10.如权利要求9所述的电容结构的形成方法，其特征在于，在形成第二电容结构之前，在所述第一电极层表面和中央通孔的侧壁表面形成隔离侧墙。
11.如权利要求1所述的电容结构的形成方法，其特征在于，所述环形垫片的内径大于或等于所述刻蚀孔的直径。
12.如权利要求1所述的电容结构的形成方法，其特征在于，一个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔内形成有一个第一电容结构，一个所述刻蚀孔内形成一个第二电容结构，或者一个所述刻蚀孔与对应的多个所述中央通孔连通，每一个所述中央通孔中相应的形成一个第一电容结构，一个所述刻蚀孔中形成一个第二电容结构，或者多个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔中形成一个第一电容结构，每一个所述刻蚀孔中形成一个第二电容结构。
13.一种电容结构，其特征在于，包括：
基底；
位于所述基底上的环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔；
位于所述中央通孔中的第一电容结构；
覆盖所述基底、环形垫片和第一电容结构的介质层；
位于所述介质层中的与中央通孔连通的刻蚀孔；
位于所述刻蚀孔中的与第一电容结构连接的第二电容结构。
14.如权利要求13所述的电容结构，其特征在于，所述环形垫片的材料与所述介质层的材料不相同，在刻蚀所述介质层形成与中央通孔连通的刻蚀孔时，对所述介质层的刻蚀速率大于对所述环形垫片的刻蚀速率。
15.如权利要求13所述的电容结构，其特征在于，所述基底中具有目标层，所述基底露出所述目标层的表面，所述环形垫片位于所述目标层的表面，所述中央通孔暴露出所述目标层部分表面。
16.如权利要求13所述的电容结构，其特征在于，所述第一电容结构的顶部表面低于所述环形垫片的顶部表面。
17.如权利要求13或16所述的电容结构，其特征在于，所述第一电容结构包括位于中央通孔侧壁和底部表面的第一电极层、位于第一电极层上的第一介电层和位于所述第一介电层上的第二电极层。
18.如权利要求17所述的电容结构，其特征在于，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第一电极层电连接。
19.如权利要求18所述的电容结构，其特征在于，还包括：位于所述第二电极层表面的隔离层。
20.如权利要求17所述的电容结构，其特征在于，所述第二电容结构包括位于刻蚀孔侧壁和底部的第三电极层、位于第三电极层上的第二介电层和位于第二介电层上的第四电极层，所述第三电极层与第二电极层电连接。
21.如权利要求20所述的电容结构，其特征在于，还包括：位于所述第一电极层表面和中央通孔的侧壁表面的隔离侧墙。
22.如权利要求13所述的电容结构，其特征在于，所述环形垫片的内径大于或等于所述刻蚀孔的直径。
23.如权利要求13所述的电容结构，其特征在于，一个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔内形成有一个第一电容结构，一个所述刻蚀孔内形成一个第二电容结构，或者一个所述刻蚀孔与对应的多个所述中央通孔连通，每一个所述中央通孔中相应的形成一个第一电容结构，一个所述刻蚀孔中形成一个第二电容结构，或者多个所述刻蚀孔与对应的一个所述中央通孔连通，一个所述中央通孔中形成一个第一电容结构，每一个所述刻蚀孔中形成一个第二电容结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023206669A1 (zh) * 2022-04-26 2023-11-02 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256135A (zh) * 2020-09-22 2022-03-29 长鑫存储技术有限公司 开口结构及其形成方法、接触插塞及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136695A (en) * 1999-08-04 2000-10-24 Taiwan Semiconductor Manufacturing Company Method for fabricating a self-aligned contact
KR100753122B1 (ko) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법
US7829410B2 (en) * 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
JP5588123B2 (ja) * 2009-05-22 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2011061067A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
CN104347345B (zh) * 2013-07-24 2017-11-03 中芯国际集成电路制造(上海)有限公司 电容结构的形成方法
US9230966B2 (en) * 2014-04-09 2016-01-05 Nanya Technology Corp. Capacitor and method of manufacturing the same
CN211017076U (zh) * 2019-11-28 2020-07-14 长鑫存储技术有限公司 半导体结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023206669A1 (zh) * 2022-04-26 2023-11-02 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

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