CN112309984B - 存储器装置与其制造方法 - Google Patents
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Abstract
本发明提出一种存储器装置与其制造方法，其中存储器装置包含一基板、一非掺杂半导体层、多个接点部分以及一金属堆迭层。基板包含多个字元线与多个隔离结构。非掺杂半导体层设置于基板上。接点部分与非掺杂半导体层相邻并直接接触基板。金属堆迭层设置于基板上。金属堆迭层的一部分设置于非掺杂半导体层上且与接点部分直接接触。本发明提供的存储器装置可具有低寄生电容，可最小化单元区和周边区之间的间隙。
Description
技术领域
本发明实施例有关于一种存储器装置与其制造方法，且特别有关于一种具有非掺杂半导体层的存储器装置与其制造方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)装置被广泛地用于消费电子产品，例如个人电脑、智慧型手机和平板电脑。一般来说，制造DRAM装置的步骤可包含在基板上形成金属氧化物半导体(metal oxide semiconductor,MOS)晶体管和接点，并随后在接点上形成电容器。电容器可以通过接点电连接至基板和MOS晶体管。
在大多数DRAM装置中，掺杂的多晶硅/金属堆迭可用以作为位线结构。然而，由于位线结构的高度较高，这种结构可能导致高寄生电容(parasitic capacitance)。
在一些示例中，掺杂的多晶硅/金属堆迭位线结构可以金属位线结构代替，以降低高寄生电容。然而，这种结构可能增加DRAM装置的单元区和周边区之间的间隙(gap)。因此，增加了制造过程的难度。
发明内容
根据本发明的一些实施例，提出一种存储器装置的制造方法。存储器装置的制造方法包含提供一基板。基板包含多个字元线与多个隔离结构。存储器装置的制造方法也包含将一半导体层形成于基板上。存储器装置的制造方法更包含将半导体层与基板图案化，以形成多个沟槽。沟槽暴露基板的部分。存储器装置的制造方法包含将一掺杂材料层形成于半导体层上并填充沟槽。存储器装置的制造方法也包含将掺杂材料层的一部分移除，以形成多个接点部分，使得每个接点部分的顶表面对齐或低于半导体层的顶表面。存储器装置的制造方法更包含将一金属堆迭层形成于半导体层上。金属堆迭层与接点部分直接接触。
根据本发明的一些实施例，提出一种存储器装置。存储器装置包含一基板、一非掺杂半导体层、多个接点部分以及一金属堆迭层。基板包含多个字元线与多个隔离结构。非掺杂半导体层设置于基板上。接点部分与非掺杂半导体层相邻并直接接触基板。金属堆迭层设置于基板上。金属堆迭层的一部分设置于非掺杂半导体层上且与接点部分直接接触。
本发明提供的存储器装置可具有低寄生电容，可最小化单元区和周边区之间的间隙。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1至图15显示根据本发明实施例形成存储器装置的各阶段的剖面图。
图16为根据本发明实施例的存储器装置的部分俯视图。
图17为沿着图16中的线B-B’所切的存储器装置的部分剖面图。
附图标记：
100～存储器装置
10～基板
10-1～单元区
10-2～周边区
12～隔离结构
14～氧化硅层
16～氮化硅层
21～光致抗蚀剂层
22～光致抗蚀剂层
23～光致抗蚀剂层
24～光致抗蚀剂层
25～光致抗蚀剂层
30～介电层
31～第一介电层
32～第二介电层
34～半导体层
34T～顶表面
36-1～第一掺杂半导体层
36-2～第二掺杂半导体层
38～遮罩层
40～沟槽
42～停止层
44～掺杂材料层
46～接点部分
46T～顶表面
48～金属堆迭层
48-1～二硅化钛层
50～位线
52～闸导线
54～电容器接点
A-A’～剖面线
WL～字元线
具体实施方式
首先，如图1所示，提供一基板10。在一些实施例中，基板10的材料可包括(但不限于)元素半导体(例如可包括硅或锗)、化合物半导体(例如可包括碳化钽(TaC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))、合金半导体(例如可包括硅锗(SiGe)、碳化硅锗(SiGeC)、磷化镓砷(GaAsP)或磷化镓铟(GaInP))、其他适当的半导体或前述的组合，但本发明实施例并非以此为限。在一些实施例中，基板10可为绝缘层上半导体基板(semiconductor-on-insulator(SOI)substrate)。
在本实施例中，基板可包括多个字元线WL与多个隔离结构12。字元线WL与隔离结构12可被埋藏于基板10中，但本发明实施例并非以此为限。举例来说，如图1所示，一对相邻的字元线WL可设置于两个隔离结构12之间。
在一些实施例中，隔离结构12可为一浅沟槽隔离(shallow trench isolation,STI)，且隔离结构12的材料可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅等，但本发明实施例并非以此为限。隔离结构12可透过蚀刻工艺及沉积工艺所形成。
在一些实施例中，字元线WL的材料可包括导电材料，例如非晶硅、多晶硅、金属、金属氮化物、导电金属氧化物等，但本发明实施例并非以此为限。字元线WL可透过蚀刻工艺及沉积工艺所形成。
在一些实施例中，如图1所示，可将一氧化硅层14与一氮化硅层16依序形成于基板10上。在此，氧化硅层14与氮化硅层16可透过沉积工艺所形成。
在本实施例中，基板10可被区分为一单元区10-1及一周边区10-2。如图2所示，可将一光致抗蚀剂层21形成于单元区10-1中的基板10(氮化硅层16)上，且可将周边区10-2中的氧化硅层14与氮化硅层16移除。举例来说，可透过图案化工艺将周边区10-2中的氧化硅层14与氮化硅层16移除。在一些实施例中，前述图案化工艺可包括(但不限于)光刻工艺(例如，涂布阻剂(coating the resist)、软烘烤(soft baking)、曝光(exposure)、曝光后烘烤(post-exposure baking)、显影(developing)、其他适当的工艺或前述工艺的组合)、蚀刻工艺(例如，湿蚀刻工艺、干蚀刻工艺、其他适当的工艺或前述工艺的组合)、其他适当的工艺或前述工艺的组合。
如图3所示，将一介电层30形成于周边区10-2中的基板10上。在一些实施例中，介电层30的材料可包括(但不限于)氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮氧化铪硅(HfSiON)、其他适当的介电材料或前述材料的组合。在一些实施例中，可透过氧化、化学汽相沉积(chemical vapor deposition,CVD)、离子增长型化学汽相沉积(plasma-enhancedchemical vapor deposition,PECVD)、其他适当的工艺或前述工艺的组合，将介电层30形成于周边区10-2中的基板10上，但本发明实施例并非以此为限。
如图4所示，在一些实施例中，可将介电层30的一部分移除。举例来说，可将一光致抗蚀剂层22形成于基板10(氮化硅层16)上，且可将(周边区10-2中的)介电层30的部分移除。类似地，可透过图案化工艺将介电层30的部分移除。在一些实施例中，前述图案化工艺可包括(但不限于)光刻工艺(例如，涂布阻剂、软烘烤、曝光、曝光后烘烤、显影、其他适当的工艺或前述工艺的组合)、蚀刻工艺(例如，湿蚀刻工艺、干蚀刻工艺、其他适当的工艺或前述工艺的组合)、其他适当的工艺或前述工艺的组合。
如图5所示，在一些实施例中，可将介电层30再次形成于周边区10-2中的基板10上，以形成一第一介电层31与一第二介电层32。在此，第二介电层32较第一介电层31厚。举例来说，第一介电层31的厚度可为大约2nm至3nm，而第二介电层32的厚度可为大约5nm至6nm，但本发明实施例并非以此为限。在其他实施例中，可省略图4与图5中的步骤，使得第一介电层31与第二介电层32具有相同的厚度。
如图6所示，可将一半导体层34形成于基板10上。更详细来说，半导体层34可设置于单元区10-1中的氮化硅层16上，且可设置于周边区10-2中的介电层30(例如，第一介电层31与第二介电层32)上。在此，半导体层34可为一非掺杂半导体层，例如一非掺杂多晶硅层。亦即，氧化硅层14与氮化硅层16可设置于(单元区10-1中的)基板10与非掺杂半导体层34之间。然而，本发明实施例并非以此为限。在一些实施例中，半导体层34可以是硅锗(SiGe)层，其具有高电阻率。
如图7与图8所示，在一些实施例中，可将在周边区10-2中的半导体层34掺杂。更详细来说，可将一光致抗蚀剂层23形成于半导体层34上并暴露出半导体层34在第一介电层31上的部分(亦即，可透过光致抗蚀剂层23覆盖在单元区10-1中的半导体层34及在第二介电层32上的半导体层34)，接着，可透过离子植入(ion implantation)或电浆掺杂(plasmadoping)将硼(B)离子掺杂到半导体层34在第一介电层31上的部分中，以形成图7所示的一第一掺杂半导体层36-1。接着，可将一光致抗蚀剂层24形成于半导体层34上并暴露出半导体层34在第二介电层32上的部分(亦即，可透过光致抗蚀剂层24覆盖在单元区10-1中的半导体层34及在第一介电层31上的半导体层34)，接着，可透过离子植入或电浆掺杂将磷(P)离子掺杂到半导体层34在第二介电层32上的部分中，以形成图8所示的一第二掺杂半导体层36-2。
在此，第一掺杂半导体层36-1可设置于第一介电层34-1上且具有一第一导电类型(例如，P型)，而第二掺杂半导体层36-2可设置于第二介电层34-2上且具有一第二导电类型(例如，N型)，但本发明实施例并非以此为限。
如图9所示，在一些实施例中，可将一遮罩层38形成于半导体层34上。更详细来说，遮罩层38可形成于在单元区10-1中的非掺杂半导体层34上，且形成于周边区10-2中的第一掺杂半导体层36-1与第二掺杂半导体层36-2上。在一些实施例中，遮罩层38的材料可包括氧化硅(SiO2)，且可透过原子层沉积(atomic layer deposition,ALD)、离子增长型化学汽相沉积(PECVD)、低压化学汽相沉积(low-pressure chemical vapor deposition,LPCVD)、其他适当的工艺或前述工艺的组合，将遮罩层38形成于半导体层34上，但本发明实施例并非以此为限。
如图10所示，可将半导体层34与基板10图案化，以形成多个沟槽40。更详细来说，可将一光致抗蚀剂层25形成于在单元区10-1中的非掺杂半导体层34(遮罩层38)上，接着将遮罩层38、非掺杂半导体层34、氮化硅层16与氧化硅层14的一些部分蚀刻，以形成沟槽40。在本实施例中，沟槽40可暴露出部分基板10。
如图11所示，在一些实施例中，可将一停止层42形成于沟槽40的侧壁上。在一些实施例中，停止层42的材料可包括(但不限于)氮化硅(SiN)或氧化硅(SiO2)。更详细来说，可将氮化硅(SiN)(或氧化硅(SiO2))材料沉积于沟槽40中与遮罩层38上，接着，将氮化硅(SiN)(或氧化硅(SiO2))材料在遮罩层38上的部分及在沟槽40的底表面的部分移除(例如，蚀刻)，使得停止层42可形成于沟槽40的侧壁上。然而，本发明实施例并非以此为限。在一些实施例中，可省略图11中的步骤。
如图12所示，可将一掺杂材料层44形成于半导体层34(遮罩层38)上，且沟槽40可被掺杂材料层44填充。更详细来说，可透过沉积将半导体材料形成于遮罩层38上与沟槽40中，接着，将半导体材料掺杂。在一些实施例中，可透过离子植入将磷(P)离子掺杂到半导体材料中以形成掺杂材料层44，但本发明实施例并非以此为限。在其他实施例中，掺杂材料层44可透过将掺杂磷的多晶硅沉积于遮罩层38上与沟槽40中所形成。在此，掺杂材料层44可具有低电阻率以电连接基板10。由于遮罩层38可设置于半导体材料与非掺杂半导体层34之间，非掺杂半导体层34在掺杂工艺(例如，离子植入)期间可被遮罩层38所保护。
如图13所示，可将掺杂材料层44的一部分移除，以形成多个接点部分46。举例来说，掺杂材料层44在遮罩层38上方的部分可透过干蚀刻而回蚀，使得每个接点部分46的顶表面46T对齐或低于非掺杂半导体层34的顶表面34T。接着，可将遮罩层38移除，以暴露每个接点部分46的顶表面46T、非掺杂半导体层34的顶表面34T、第一掺杂半导体层36-1的顶表面以及第二掺杂半导体层36-2的顶表面。在本实施例中，如图13所示，接点部分46可与非掺杂半导体层34相邻并直接接触基板10。
如图14所示，可将一金属堆迭层48形成于半导体层34上。更详细来说，金属堆迭层48可形成于单元区10-1中的非掺杂半导体层34上，且形成于周边区10-2中的第一掺杂半导体层36-1与第二掺杂半导体层36-2上。在本实施例中，金属堆迭层48可直接接触接点部分46。在一些实施例中，金属堆迭层48可形成为一多层结构，且金属堆迭层48(多层结构)可包括钛、氮化钛、钨、硅化钨、氮化钨、二硅化钛(TiS2)或其他适当的材料，但本发明实施例并非以此为限。举例来说，金属堆迭层48可包括一二硅化钛(TiS2)层48-1。二硅化钛(TiS2)层48-1可直接接触接点部分46，以降低接点部分46和金属堆迭层48之间的界面电阻(interface resistance)。
如图15所示，可将金属堆迭层48与半导体层34(第一掺杂半导体层36-1与第二掺杂半导体层36-2)图案化，以形成存储器装置100。举例来说，可将金属堆迭层48蚀刻以在单元区10-1中形成多个位线50，而可将金属堆迭层48、第一掺杂半导体层36-1与第二掺杂半导体层36-2蚀刻以在周边区10-2中形成多个闸导线(gate conductor)52。应注意的是，也可将在单元区10-1中的非掺杂半导体层34及在周边区10-2中的第一掺杂半导体层36-1与第二掺杂半导体层36-2图案化。此外，字元线WL可为埋藏栅极区，而基板10可包括围绕此埋藏栅极区的源极/漏极区及通道区(未详细绘示于图15中)。亦即，接点部分46可直接接触基板10在单元区10-1中的源极/漏极区。
在一些实施例中，前述沉积工艺可包括(但不限于)化学汽相沉积(CVD)、高密度电浆化学汽相沉积(high-density plasma chemical vapor deposition,HDCVD)、离子增长型化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、其他适当的工艺或前述工艺的组合。在一些实施例中，前述蚀刻工艺可包括(但不限于)湿蚀刻、干蚀刻、其他适当的工艺或前述工艺的组合。
在此，图15可具有显示沿着图16的线A-A’所切的存储器装置100的部分剖面图，但一些部件并未显示于图15中(例如，电容器接点54及电容器)。应注意的是，为了简便起见，并非所有存储器装置100的部件皆显示于图16与图17中。
如图16与图17所示，由于非掺杂半导体层34可以具有高电阻率(例如，在室温下约10E3Ωm)，其可更接近绝缘体，非掺杂半导体层34的电线力(electric line force)可小于掺杂半导体层。因此，可有效降低一位线50与另一位线50之间或一位线50与电容器接点54之间的位线寄生电容。
承上述说明，根据本发明实施例的具有非掺杂半导体层34的存储器装置100可具有低寄生电容。再者，根据本发明实施例的存储器装置100的制造方法可最小化存储器装置100的单元区10-1和周边区10-2之间的间隙。
以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视前附的申请专利范围所界定的为准。另外，虽然本发明已以数个较佳实施例发明如上，然其并非用以限定本发明。
Claims (13)
1.一种存储器装置的制造方法，其特征在于，包含：
提供一基板，其中该基板包含多个字元线与多个隔离结构；
将一氮化硅层形成于该基板上；
将一半导体层形成于该氮化硅层上；
将该半导体层、该氮化硅层与该基板图案化，以形成多个沟槽，其中所述多个沟槽暴露该基板的部分，且每个所述多个沟槽的一底表面低于该基板的一顶表面；
将一掺杂材料层形成于该半导体层上并填充所述多个沟槽；
将该掺杂材料层的一部分移除，以形成多个接点部分，使得每该接点部分的顶表面对齐或低于该半导体层的顶表面；以及
将一金属堆迭层形成于该半导体层上，其中该金属堆迭层与所述多个接点部分直接接触。
2.如权利要求1所述的存储器装置的制造方法，其特征在于，在将该掺杂材料层形成于该半导体层上并填充所述多个沟槽的步骤之前，该制造方法更包含：
将一停止层形成于所述多个沟槽的侧壁上。
3.如权利要求1所述的存储器装置的制造方法，其特征在于，该基板具有一单元区及一周边区，且在将该半导体层形成于该基板上的步骤之前，该制造方法更包含：
将一介电层形成于该周边区中的该基板上，其中该介电层包含一第一介电层及一第二介电层，且该第二介电层较该第一介电层厚。
4.如权利要求3所述的存储器装置的制造方法，其特征在于，更包含：
将在该周边区中的该半导体层掺杂；
其中在该第一介电层上的该半导体层具有一第一导电类型而在该第二介电层上的该半导体层具有一第二导电类型，该第二导电类型与该第一导电类型不同。
5.如权利要求3所述的存储器装置的制造方法，其特征在于，在将该介电层形成于该周边区中的该基板上的步骤之前，该制造方法更包含：
在将该氮化硅层形成于该基板上的步骤之前，将一氧化硅层形成于该基板上；及将该周边区中的该氧化硅层与该氮化硅层移除。
6.如权利要求1所述的存储器装置的制造方法，其特征在于，在将该半导体层与该基板图案化的步骤之前，该制造方法更包含：
将一遮罩层形成于该半导体层上。
7.一种存储器装置，其特征在于，包含：
一基板，包含多个字元线与多个隔离结构；
一氮化硅层，设置于该基板上；
一非掺杂半导体层，设置于该氮化硅层上；
多个接点部分，与该非掺杂半导体层相邻并直接接触该基板，其中每个所述多个接点部分的一底表面皆低于该基板的一顶表面；以及
一金属堆迭层，设置于该基板上，其中该金属堆迭层的一部分设置于该非掺杂半导体层上且与所述多个接点部分直接接触。
8.如权利要求7所述的存储器装置，其特征在于，更包含：
一停止层，设置于每该接点部分与该非掺杂半导体层之间。
9.如权利要求7所述的存储器装置，其特征在于，该基板具有一单元区及一周边区，且该存储器装置更包含：
一介电层，设置于该周边区中的该基板上；
其中该非掺杂半导体层设置于该单元区中。
10.如权利要求9所述的存储器装置，其特征在于，该介电层被区分为一第一介电层及一第二介电层，且该第二介电层较该第一介电层厚。
11.如权利要求10所述的存储器装置，其特征在于，更包含：
一第一掺杂半导体层，设置于该第一介电层上；及
一第二掺杂半导体层，设置于该第二介电层上；
其中该第一掺杂半导体层具有一第一导电类型而该第二掺杂半导体层具有一第二导电类型，该第二导电类型与该第一导电类型不同。
12.如权利要求11所述的存储器装置，其特征在于，该金属堆迭层的另一部分设置于该第一掺杂半导体层与该第二掺杂半导体层上。
13.如权利要求9所述的存储器装置，其特征在于，更包含：
一氧化硅层，设置于该单元区中的该基板与该氮化硅层之间；
其中该氧化硅层与该氮化硅层设置于该基板与该非掺杂半导体层之间。
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