KR100593566B1 - 수직형트랜지스터 - Google Patents

수직형트랜지스터 Download PDF

Info

Publication number
KR100593566B1
KR100593566B1 KR1019980040803A KR19980040803A KR100593566B1 KR 100593566 B1 KR100593566 B1 KR 100593566B1 KR 1019980040803 A KR1019980040803 A KR 1019980040803A KR 19980040803 A KR19980040803 A KR 19980040803A KR 100593566 B1 KR100593566 B1 KR 100593566B1
Authority
KR
South Korea
Prior art keywords
layer
trench
gate
poly
substrate
Prior art date
Application number
KR1019980040803A
Other languages
English (en)
Other versions
KR19990030299A (ko
Inventor
요한 알스마이어
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990030299A publication Critical patent/KR19990030299A/ko
Application granted granted Critical
Publication of KR100593566B1 publication Critical patent/KR100593566B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Abstract

트렌치 커패시터를 갖는, DRAM 셀과 같은 메모리 셀에 사용되는 수직형 트랜지스터이다. 수직형 트랜지스터는 트렌치 커패시터 위에 위치한 수평부 및 수직부를 갖는 게이트를 포함한다.

Description

수직형 트랜지스터{VERTICAL TRANSISTOR}
본 발명은 소자 및 소자 제조에 관한 것으로, 특히 수직형 트랜지스터에 관한 것이다.
소자 제조시, 절연부, 반도체, 및 도전층이 기판 상에 형성된다. 층은 피처 및 스페이스를 생성하도록 패턴화된다. 피처와 스페이스의 최소 디멘션이나 피처 크기(F)는 리소그래픽 시스템의 해상 성능에 의존한다. 피처 및 스페이스는 트랜지스터, 커패시터 및 저항기와 같은 소자를 형성하도록 패턴화된다. 이러한 소자는 원하는 전기적 기능을 수행하도록 상호접속된다. 여러 소자 층의 형성 및 패턴화는 산화, 주입, 증착, 실리콘의 에피택셜 성장, 리소그래피, 및 에칭과 같은 종래의 제조 기술을 이용하여 달성된다. 이러한 기술은 1988년 맥그로-힐, 뉴욕, S.M. Sze, VLSI 기술 제 2판에 개시되어 있으며, 이를 여기에 인용한다.
다이내믹 랜덤 액세스 메모리(DRAM)와 같은 랜덤 액세스 메모리는 정보의 저장을 제공하도록 로우 및 칼럼으로 구성된 메모리 셀을 포함한다. 메모리 셀 중 한 타입은 예를 들어 스트랩(strap)에 의해 트렌치 커패시터에 연결된 트랜지스터를 포함한다. 전형적으로, 트랜지스터에 연결된 커패시터 플레이트를 노드라고 부른다. 동작될 때, 트랜지스터는 데이터가 커패시터로 판독 또는 기록되게 한다.
소자의 크기를 줄여야 하는 계속된 요구는 보다 높은 밀집도와 보다 적은 피처 크기 및 셀 면적을 갖는 DRAM 설계를 촉진하여 왔다. 예를 들어, 종래의 8F2의 셀 면적을 6F2로 그리고 그 이하로 줄이는 것이 연구되고 있다. 그러나, 이러한 밀집되게 패키지된 작은 피처 및 셀 크기로 제조하는 것은 쉽지 않다. 예를 들어, 소형화로 인한 마스크 레벨 오버레이 감도는 DRAM 셀에서 트랜지스터를 설계하고 제조하는 데 어려움을 야기한다. 또한, 이러한 소형화는 어레이 디바이스를 한계까지 스케일링하며, 이로 인해 셀 동작에 악영향을 끼치는 쇼트 채널의 문제를 발생한다. 문제를 더욱 악화시키는 것으로서, 쇼트 채널 디바이스 설계 규칙은 노드 접합부의 종래 저레벨 도핑과 양립된다.
이상의 검토를 통해 볼 때, DRAM 셀에서 쉽게 구현되는 트랜지스터를 제공할 필요가 있다.
본 발명은 수직형 트랜지스터에 관한 것이다. 일 실시예에서, 수직형 트랜지스터는 트렌치 커패시터를 갖는 메모리 셀내에 통합된다. 트렌치 커패시터는 실리콘 웨이퍼와 같은 기판에 형성된다. 트렌치 커패시터의 상부 표면은 기판의 상부표면 아래로 함몰된다. 얕은 트렌치 절연부(shallow trench isolation: STI)가 다른 소자와 메모리 셀을 절연하기 위하여 제공된다. STI는 트렌치 커패시터의 일부를 오버레이하며, 나머지 부분은 트렌치 커패시터 위에 남아있다. 또한,트랜지스터는 STI 반대편 기판상에 위치한다. 트랜지스터는 게이트, 드레인, 및 소스를 포함한다. 게이트는 기판 표면위에 위치한 수평부 및 실리콘 측벽과 STI 측벽 사이의 나머지 부분 내로 덮여 쌓인 수직부를 갖는 도전층을 포함한다. 트랜지스터의 수직부는 유전층에 의해 트렌치 커패시터와 절연된다.
본 발명은 수직형 트랜지스터에 관한 것이다. 예시를 위해, 본 발명은 트렌치 커패시터 메모리 셀을 제조하는 경우에 대해 설명된다. 메모리 셀은 집적회로에 이용된다. 예를 들어, IC는 랜덤 액세스 메모리(RAM), 다이내믹 랜덤 액세스메모리(DRAM), 또는 동기 DRAM(SDRAM)이다. 주문형 IC(ASIC), 병합된 DRAM-로직 회로(내장형 DRAM), 또는 다른 로직 회로와 같은 IC도 유용하다.
일반적으로, 다수의 IC들이 웨이퍼 상에서 병렬로 형성된다. 프로세싱이 완료된 후, IC들을 개별 칩으로 분리하기 위하여 웨이퍼를 다이싱한다. 그런 후, 칩은 패키지화되며, 예를 들어 컴퓨터 시스템, 셀룰러 폰, 개인 휴대 이동단말기(PDA), 및 다른 전자 제품과 같은 소비자 제품에 사용되는 최종 생산품이 만들어진다. 그러나, 본 발명은 현저하게 더 넓은 범위를 가지며, 일반적으로 트랜지스터 제조까지 확장된다.
본 발명의 이해를 돕기 위하여, 종래 트렌치 커패시터 DRAM 셀을 설명한다.
도 1에는, 종래의 트렌치 커패시터 DRAM 셀(100)이 도시되어 있다. 이러한 종래 트렌치 커패시터 DRAM 셀은 예를 들어 네스비트 등의 A 0.6 ㎛2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST) IEDM 93-627에 개시되어 있으며, 이를 여기서 인용한다. 일반적으로, 셀의 어레이는 DRAM 칩을 형성하도록 워드라인과 비트라인으로 상호 연결되어 있다.
DRAM 셀은 기판(101)내에 형성된 트렌치 커패시터(160)를 포함한다. 기판은 붕소(B)와 같은 p-형 도펀트(p-)로 저농도 도핑된다. 일반적으로, 트렌치는 비소(As)와 같은 n-형 도펀트(n+)로 고농도 도핑된 폴리실리콘(폴리)(161)으로 채워진다. 폴리는 커패시터의 한 플레이트로서 기능한다. 커패시터의 다른 플레이트는 비소로 도핑된 매립 플레이트(165)에 의해 형성된다.
DRAM 셀은 또한 수평 트랜지스터(110)를 포함한다. 트랜지스터는 게이트(112), 소스(113), 및 드레인(114)을 포함한다. 게이트 및 소스는 인(P)과 같은 n-형 도펀트를 주입함으로써 형성된다. 소스와 드레인의 지정은 트랜지스터의 동작에 따라 달라질 수 있다. 편의를 위해, 소스 및 드레인 용어는 상호교환 가능하다. 트랜지스터는 스트랩(125)을 통해 커패시터에 연결된다. 스트랩은 트렌치에 비소(As)로 도핑된 폴리로부터 외부 확산된 비소 도펀트를 제공함으로써 형성된다.
칼라(168)는 트렌치의 상부에 형성된다. 칼라는 노드 접합부가 매립 플레이트에 펀치스루(punchthrough)되는 것을 막아준다. 펀치스루는 셀 동작에 영향을 끼치기 때문에 바람직하지 않다. 도시된 바와 같이, 칼라는 매립 스트랩의 하부와 매립 플레이트의 상부를 한정한다.
인(P)과 같은 n-형 도펀트를 포함하는 매립 웰(170)은 기판 표면 아래에 제공된다. 매립 n-웰에서 도펀트의 농도는 칼라의 하부 근처에서 피크가 된다. 통상적으로, 웰은 저농도로 도핑된다. 매립 웰은 어레이에서 DRAM 셀의 매립 플레이트를 연결하는 기능을 한다.
소스 및 게이트에 적절한 전압을 인가함으로써 트랜지스터를 동작시키는 것은 트렌치 커패시터로부터 데이터가 판독 또는 기록될 수 있게 한다. 일반적으로, 게이트 및 소스는 DRAM 어레이에서 각각 워드라인과 비트라인을 형성한다. 얕은 트렌치 절연부(STI)(180)는 다른 셀 또는 소자로부터 DRAM 셀을 절연하기 위하여 제공된다. 도시된 바와 같이, 워드라인(120)은 트렌치 위에 형성되며, STI에 의해 그들로부터 절연된다. 워드라인(120)은 패싱 워드라인(passing wordline)으로 불린다. 이러한 구성을 겹쳐진 비트라인 아키텍쳐(folded bitline architecture)라고 한다.
도 2는 본 발명에 따른 수직형 트랜지스터(250)의 일 실시예를 도시하고 있다. 수직형 트랜지스터는 DRAM 셀(201)내에서 구현된다. DRAM 셀은 병합된 절연 노드 트렌치(MINT) 셀이다. 다른 셀 구성도 또한 유용하다.
도시된 바와 같이, DRAM 셀은 기판(203) 내에 형성된 트렌치 커패시터(210)를 이용한다. 기판은 예를 들어 제 1전도도를 갖는 도펀트로 저농도 도핑되어 있다. 일 실시예에서, 기판은 붕소와 같은 p-형 도펀트(p-)로 저농도 도핑되어 있다. 일반적으로, 트렌치는 제 2 전도도를 갖는 도펀트로 고농도 도핑된 폴리(211)를 포함한다. 도시된 바와 같이, 폴리는 예를 들어 비소나 인과 같은 n-형 도펀트(n+)로 고농도 도핑된다. 일 실시예에서, 폴리는 비소로 고농도 도핑되어 있다. 폴리(211)는 커패시터의 한 플레이트로서 기능한다. 커패시터의 다른 플레이트는 예를 들어 비소를 포함하는 n-형 매립 플레이트(220)로 형성된다.
칼라(227)는 트렌치 상부 근처에 제공되고, 매립 플레이트 상부의 다소 아래로 연장된다. 칼라는 노드 접합부가 매립 플레이트로 펀치스루하는 것을 방지할 만큼 충분히 두껍다. 일 실시예에서, 칼라는 약 20-40㎚이다. 예를 들어 p 도펀트를 포함하는 n-형 매립 웰(225)은 칼라(227)의 하부 둘레에 제공된다. 매립 웰은 어레이에서 다른 DRAM 셀의 매립 플레이트를 연결한다.
예시적으로, 수직형 트랜지스터(250)는 n-채널 트랜지스터이다. 트랜지스터는 게이트(256), 소스(251), 및 드레인(252)을 포함한다. 워드라인으로 불리는 게이트 스택은 일반적으로 도전층(253) 및 질화물층(255)을 포함한다. 일 실시예에서, 도전층(253)은 폴리층이다. 대안적으로, 도전층은 워드라인의 저항을 줄이기 위한 폴리사이드(polycide)층이다. 폴리사이드층은 폴리층 상부에 실리사이드층을 포함한다. 실리사이드층을 형성함에 있어, 몰리브덴(MoSix), 탄탈륨(TaSix), 텅스텐(WSix), 티타늄(TiSix), 또는 코발트(CoSix)를 포함하는 여러 실리사이드가 유용하다. 알루미늄이나 텅스텐 및 몰리브덴과 같은 난융금속도 단독으로 또는 실리사이드와 함께 도전층을 형성하기 위하여 사용될 수 있다.
폴리를 포함하는 게이트의 부분(245)은 6F2 셀 레이아웃용 동작 에지에 정렬된 게이트 스택(256)의 에지를 넘어 연장되며, 트렌치의 상부 내로 연장된다. 게이트의 부분(245) 아래에 위치한 유전층(233)이 제공된다. 유전층은 노드로부터 게이트 부분(245)을 절연할 만큼 충분히 두껍다. 일 실시예에서, 절연층은 예를 들어 고밀도 플라즈마 증착 또는 유동성 산화물에 의해 형성된 산화물과 같은 유전 물질을 포함한다.
게이트 바로 아래에 게이트 산화물(259)이 존재한다. 게이트 산화물은 게이트 스택(256)의 바로 아래에서부터 소스(251)의 반대편으로 연장되어 기판의 측벽을 둘러싸며, 절연층(233)으로 연장된다. 드레인은 게이트 산화물의 둘러쌓인 부분에 인접한 실리콘 기판에 위치한다. 드레인 및 소스는 원하는 전기적 특성을 얻기위해 적절한 도펀트 프로파일을 포함한다.
본 발명에 따라서, 게이트는 수평부(256), 및 수직부(245)를 포함한다. 수평부에 수직인 수직부(245)는 트렌치(210) 위의 기판 표면 아래로 수직으로 연장된다. 수직부(245)를 가짐으로써, 소자의 길이는 표면적을 증가시키지 않고도 연장될 수 있다. 예를 들어, 소자의 길이는 기판 내로 보다 깊게 수직부를 형성함으로써 증가될 수 있다. 그러므로,수직 트랜지스터는 쇼트 채널 효과에 관련된 문제를 방지한다.
도시된 바와 같이, 유전층(233)은 칼라와 분리된다. 노드에서 드레인으로 충분한 전류가 흐르게 할만큼 충분히 크게 분리되며, 따라서 트랜지스터와 커패시터가 접속된다. 드레인은 트렌치 폴리로부터 비소를 외부 확산함으로써 형성된다.
어레이내 다른 DRAM 셀로부터 DRAM 셀을 절연하기 위하여, STI(380)이 제공된다. 일 실시예에서, STI의 상부 표면(381)은 실리콘 기판 표면(390)의 평면 위로 상승된다. 대안적으로, 상승되지 않은 STI도 유용하다. 상승된 STI(RSTI)는 "소자 제조시 산화 스트레스 감소"란 제목으로 동시 계류중인 미국 출원(대리인 서류번호 97 P 7487 US)에 개시되어 있으며, 이를 여기에 인용한다. 거기서 언급된 바와 같이, RSTI의 상부 표면은 실리콘 기판 표면 아래로 연장되는 디보트(divot) 형성을 효과적으로 감소시키기에 충분할 정도로 기판 표면 위로 상승된다. 실리콘 기판 표면 아래의 디보트 형성은 어레이에서 DRAM 셀의 동작에 악영향을 끼친다. 일 실시예에서, RSTI의 상부 표면이 상승되는 거리는 약 100nm이하이다. 바람직하게는,그 거리는 약 20-100nm이며, 보다 바람직하게는, 약 40-80nm이고, 더 바람직하게는 50-70nm이다. 다른 실시예에서, RSTI의 상부 표면이 상승되는 거리는 약 50nm이다. 실리콘 기판 표면과 실질적으로 평면인 상부 표면을 갖는 STI도 유용하다.
RSTI 위에, 산화물(240)의 박막층이 제공된다. 산화물은 게이트 스택의 폴리(213)의 일부분 내로 연장된다. 산화물은 게이트 스택을 형성하는 에치용 에치 스톱으로 기능한다. 산화물은 게이트 스택 에치가 게이트의 부분(245) 내로 에칭되는 것을 방지하기에 충분할 정도로 게이트 스택 내로 충분히 연장된다. 일 실시예에서, 산화물은 공칭적으로 게이트폭의 약 1/3로 연장된다.
패싱 워드라인(미도시)은 RSTI위에 형성된다. 패싱 워드라인은 RSTI 산화물에 의해 트렌치로부터 절연된다. 일 실시예에서, 패싱 워드라인의 한 에지는 트렌치 측벽과 정렬되며, 트렌치 측벽은 게이트(256)와 정렬된 측벽의 반대편에 있으며 게이트(256)로부터 떨어져 연장된다. 이러한 구성은 개방되어-포개진(open-folded) 비트라인 아키텍쳐를 지지하는 6F2 레이아웃으로 부른다. 예를 들어 포개진 또는 개방된 아키텍쳐와 같은 다른 구성도 유용하다.
예시적으로, 제 1전도도는 p-형이고, 제 2전도도는 n-형이다. 그러나, p-형 폴리가 채워진 트렌치를 갖는 n-형 기판에 DRAM 셀을 형성하는 것도 유용하다. 또한, 원하는 전기적 특성을 얻기 위하여, 기판, 웰, 매립 플레이트, 및 DRAM 셀의 다른 엘리먼트를 불순물 원자로 고농도 또는 저농도 도핑하는 것도 가능하다.
도 3a-g는 트렌치 트랜지스터 및 RSTI를 포함하는 DRAM 셀에서 구현된 수직형 트랜지스터를 형성하는 프로세스를 도시하고 있다. 도 3a에 따르면, 트렌치 커패시터(310)는 기판(301)내에 형성된다. 기판의 주요 표면은 중요하지 않으며, (100), (110), 또는 (111)과 같이 어떠한 적절한 방향도 유용하다. 일 실시예에서, 기판은 붕소와 같은 p-형 도펀트(p_)로 저농도 도핑된 실리콘 웨이퍼이다. 일반적으로, 패드 스택(330)은 기판의 표면에 형성된다. 패드 스택은 예를 들어 패드산화물층(331), 폴리시 스톱층(polish stop layer)(332), 및 하드 마스크층(미도시)을 포함한다. 폴리시 스톱층은 예를들어 질화물을 포함하며, 하드 마스크층은 TEOS를 포함한다. BPSG 또는 BSG와 같은 다른 물질도 하드 마스크층에 유용하다.
트렌치 커패시터(310)는 종래 기술에 의해 기판에 형성된다. 이러한 기술은 예를 들어 뮐러 등의 Trench Storage Node Technology for Gigabit DRAM Generations, IEDM 96-507에 개시되고 있으며, 이를 여기에 인용한다. 도시된 바와 같이, 트렌치는 비소 도펀트로 고농도 도핑된 폴리(314)로 채워져 있다. 도핑된 폴리는 커패시터의 한 플레이트로서 기능한다. 비소 도펀트를 포함하는 매립 플레이트(320)는 트렌치의 하부를 둘러싸고, 커패시터의 다른 플레이트로서 기능한다. 트렌치 및 매립 플레이트는 노드 유전층(312)에 의해 서로 분리되어 있다. 일 실시예에서, 노드 유전층은 질화물 및 산화물층을 포함한다. 트렌치의 상부에는, 칼라(327)가 형성되어 있다. 칼라는 예를 들어 TEOS와 같은 유전층을 포함한다. 부가적으로, 인(P) 도펀트로 저농도 도핑된 n-형 웰(325)은 어레이에서 DRAM 셀의 매립 플레이트를 상호연결하기 위하여 제공된다.
도 3a에 도시된 바와 같이, 기판의 표면은 예를 들어 화학 기계적 연마(CMP)로 연마된다. 질화물층(332)은 질화물층에 도달하면 CMP를 멈추게 하는 CMP 스톱층으로 기능한다. 그 결과, 기판 표면을 커버하고 있는 폴리는 제거되고, 다음 프로세싱을 위해 질화물층(332)과 트렌치 폴리(314) 사이에 실질적으로 편평한 표면을 남겨두게 된다.
도 3b을 참조하면, 트렌치를 DRAM 셀의 트랜지스터로 연결하기 위한 스트랩을 형성하는 것이 도시되어 있다. 트렌치내에서 도핑된 폴리(314)는 예를 들어 반응 이온 에칭(RIE)에 의해, 수직형 트랜지스터의 길이를 수용할 만큼 충분한 깊이로 함몰된다. 일 실시예에서, 폴리는 실리콘 표면 아래 약 200-500nm로 함몰된다. 바람직하게는, 폴리는 실리콘 표면 아래 약 300-400nm로 함몰되며, 보다 바람직하게는 약 350nm로 함몰된다. 트렌치가 함몰된 후, 트렌치의 측벽은 다음 프로세스를 위해 세정된다. 측벽 세정은 또한 도핑된 폴리(314)의 상부 표면(315) 아래 칼라를 함몰한다. 이는 실리콘과 폴리 측벽 사이에 갭을 발생시킨다.
폴리층은 기판상에 증착되어, 질화물층(330)과 트렌치의 상부를 커버한다. 일반적으로, 폴리층은 진성(도핑되지 않은) 폴리층이다. 폴리층은 질화물층(232)까지 아래로 평탄화된다. 평탄화 이후, 트렌치내의 폴리는 예를 들어 기판 표면 아래 약300nm로 함몰되며, 도핑된 폴리(314) 위에 약 50nm 두께의 스트랩(340)을 남긴다.
도 3c를 참조하면, 산화물과 같은 유전층(341)이 기판 표면 및 스트랩(340) 위에 형성된다. 산화물층은 예를 들어 고밀도 화학 기상 증착(HDCVD)에 의해 형성되며, 유동성 산화물의 스핀온 및 어닐링과 같은 다른 기술도 유용하다. 산화물층은 위의 트렌치 상부에 형성될 트랜지스터의 게이트를 절연할 만큼 충분히 두껍다. 일 실시예에서, 산화물층은 약 50nm 두께를 갖는다.
그후, 패드 질화물 및 산화물층은 제거된다. 먼저, 패드 질화물층이 예를 들어 습식 화학 에칭으로 제거된다. 습식 화학 에칭은 산화물에 선택적이다. 질화물층을 완전히 제거하기 위하여, 오버에칭이 이용된다. 다음으로, 패드 산화물이 실리콘에 선택적인 습식 화학 에칭으로 제거된다. 패드 산화물의 제거는 산화물층(341)의 한정된 양만을 제거한다.
후속하여, 산화물층(미도시)이 웨이퍼 표면 상에 형성된다. "게이트 희생층"으로 불리는 산화물층은 다음의 이온주입을 위한 스크린 산화물로서 기능한다.
DRAM 셀의 n-채널 액세스 트랜지스터에 대한 p-형 웰 영역을 형성하기 위하여, 레지스트층(미도시)이 산화물층 상부에 증착되며,p-형 웰 영역을 노광하도록 적절하게 패턴화된다. 붕소와 같은 p-형 도펀트가 웰 영역 내로 주입된다. 도펀트는 펀치스루를 막기에 충분한 깊이로 주입된다. 도펀트 프로파일은 게이트 임계 전압(Vt)과 같은 원하는 전기적 특성을 얻도록 맞추어진다. 다음 프로세스로 인한 웰 도펀트에 대한 열 버짓(budget)이 도펀트 프로파일을 설계할 때 고려된다.
게다가, n-채널 지지 회로를 위한 p-형 웰도 형성된다. 상보 금속 산화물 실리콘(CMOS) 소자에서 상보 웰에 대해, n-형웰이 형성된다. n-형 웰의 형성은 n-형 웰을 한정하고 형성하기 위한 추가의 리소그래픽 및 주입 단계를 필요로 한다. p-형 웰에서와 같이, n-형 웰의 프로파일은 원하는 전기적 특성을 얻기 위하여 맞추어진다.
주입 후, 게이트 희생층은 제거된다. 그 후, 게이트 산화층(359)이 형성된다. 여러 고온 프로세스 단계가 트렌치 내에 도핑된 폴리(314)로부터의 비소 도펀트가 스트랩(340)을 통하여 확산되도록 하여 드레인(335)을 형성한다. 다음 프로세스의 열 버짓이 드레인의 도펀트 프로파일을 맞추기 위하여 고려된다.
도 3d를 참조하면, 폴리층(354)은 게이트 산화물층(359) 위로 증착된다. 폴리층은 게이트 스택의 도전층의 하부로서 기능을 한다. 일 실시예에서, 폴리층의 두께는 약 20-70nm이며, 바람직하게는 약 30nm이다. 폴리층은 기판 표면의 형상에 대해 등각이다. 이와 같이, 홀(370)은 트렌치 위로 생성된다. 그리고 나서, 유전층은 공극을 충분히 채우도록 폴리층 위로 형성된다. 유전층은 예로 들어 산화층을 포함한다. 또한 질화물은 공극을 채우는데 유용하다. 유전층의 수평 표면은 폴리에 대한 선택적인 연마로 제거되며, 트렌치 위의 공간은 산화물로 채워진 채 남겨진다.
다음으로, 질화물층(372)이 폴리층 위에 형성된다. 질화물층은 다음 프로세스를 위한 연마 단계로서 기능하기에 충분한 두께를 갖는다. 일반적으로, 질화물층의 두께는 약 500-1000Å이다.
도 3e는 DRAM 셀의 RSTI 영역을 한정하고 형성하는 프로세스를 도시한다. 도시된 바와 같이, RSTI 영역은 트렌치의 일부분과 중첩하며, 나머지 부분을 남겨두어 트랜지스터와 커패시터 사이에 충분한 전류가 흐르도록 한다. 일 실시예에서, RSTI는 약 트렌치 폭의 절반 이하로 중첩되고, 바람직하게는 대략 트렌치 폭의 절반이다.
STI 영역(330)을 형성하는 것은 종래의 리소그라피 기술에 의해 달성된다. RSTI 영역을 형성한 후, RSTI 영역은 예를 들어 RIE에 의해 이방성 에칭된다. RSTI 영역은 DRAM 셀의 트랜지스터가 형성되는 측의 반대편 실리콘 측벽으로부터 매립 스트랩(340)을 절연하기에 충분한 깊이로 에칭된다. 도시된 바와 같이, RSTI 영역은 칼라(327)의 상부(328) 아래 깊이까지 에칭된다. 일 실시예에서, RSTI 영역은 실리콘 표면 아래 약 450nm로 에칭된다.
도 3f에 따르면, 예를 들어 TEOS와 같은 유전 물질은 RSTI 영역(330)을 충분히 채우도록 기판의 표면 상에 증착된다. TEOS는 고밀도 플라즈마(HDP) 증착에 의해 증착된다. 일 실시예에서, 박막 산화물층이 먼저 예를 들어 급속 열 산화(RTO :rapid thermal oxidation)에 의해 기판 표면 상에 형성된다. 그리고 나서, TEOS와 같은 더 두꺼운 산화물층이 RTO 산화물층 위에 증착된다(HDP). TEOS는 RSTI를 채우기에 충분한 두께를 갖는다. 예를 들어, TEOS는 약 5000-6000Å 두께를 갖는다.더 두꺼운 TEOS 층을 위한 시드 산화물층으로 기능하는 박막 산화물층을 형성하는 것은 TEOS 성장 동안의 스트레스를 감소시킨다.
TEOS 층이 등각이므로, 예를 들어 마스크 없는 STI 평탄화와 같은 평탄화 방법이 사용된다. 잉여 TEOS는 RSTI의 상부 표면이 질화물층(372)의 표면과 평면이 되도록 RIE에 의해 제거되고 연마된다. 일반적으로, RSTI 산화물은 다음의 습식에칭 선택성을 개선하기 위하여 밀집된다. RSTI 산화물의 밀집화는 예를 들어 어닐링으로 행해진다.
도 3g에서, 질화물층이 제거된다. 질화물 제거 동안, RSTI 산화물의 일부분도 제거되고, RSTI 상부 표면은 폴리층(354)의 상부 표면과 거의 평면이 된다. 그리고 나서, 산화물층은 기판 위에 형성되고, 산화물(340)을 형성하도록 패턴화된다. 일반적으로, 산화물은 RSTI(340) 위에 위치하고, 트랜지스터가 게이트 스택 에치용 에칭 스토퍼로서 기능하도록 형성되는 측에서 트렌치 측벽의 에지를 통과하여 연장된다. 산화물(340)은 게이트 스택 에치가 트렌치 상부에서 폴리의 부분(351) 내로 에칭되는 것을 막아준다. 일 실시예에서, 산화물(340)은 공칭적으로 게이트폭의 약 1/3인 거리로 트렌치 측벽을 넘어 연장된다.
도 3h에 따르면, 게이트 스택을 형성하는 여러 층은 폴리(354) 및 산화물(340) 위에 형성된다. 도시된 바와 같이, 폴리층(355)은 폴리층(354) 위에 형성된다. 폴리층(355)은 게이트 스택에서 도전층 상부를 형성하기 위하여 사용된다. 선택적으로, 예를 들어 WxSi로 구성되는 실리사이드층은 워드라인 저항을 낮추도록 복합 게이트 스택을 생성하도록 형성된다. 층(353, 및 354)의 결합 두께는 게이트의 도전층을 형성하기에 충분하다. 물론, 이 두께는 설계 사양에 따라 변경될 수 있다. 일 실시예에서, 결합층의 두께는 약 50-100nm이다. 질화층(357)은 층(355) 위에 형성된다. 질화층은 보더리스(boarderless) 비트라인 콘택을 형성하기 위한 에칭 스토퍼로서 기능한다.
도 3i에 따르면, 기판의 표면은 DRAM 셀의 트랜지스터(380)용 게이트 스택을 형성하도록 패턴화된다. 패싱 게이트 스택(370)은 일반적으로 RSTI 위에 형성되고, RSTI 산화물에 의해 그로부터 절연된다. 소스(381)는 원하는 동작 특성을 얻기 위하여 적절한 프로파일을 갖는 도펀트를 주입하거나 외부 확산함으로써 형성된다. 예시적 예에서, P 도펀트가 주입되어 소스를 형성한다. 확산과 게이트에 대한 소스의 정렬을 개선하기 위하여, 질화물 스페이서(미도시)가 이용될 수 있다.
도 4a-c는 본 발명의 대안적 실시예를 형성하는 프로세스를 도시하고 있다. 도 4a에 따르면, 수직형 트랜지스터를 갖는 부분적으로 형성된 트렌치 커패시터 메모리 셀이 도시되어 있다. 지금까지, 셀은 도 3a-f에서 검토된 방법으로 형성된다. 질화물층은 예를 들어 CMP 선택적 폴리에 의해 제거된다. 질화물의 제거 동안, RSTI 산화물(330)의 일부분도 제거되고, RSTI 상부 표면은 폴리층(354)의 상부 표면과 거의 평면이다.
도 4h를 참조하면, 게이트 스택을 형성하는 여러 층이 폴리(354) 및 산화물(340) 위에 형성된다. 도시된 바와 같이, 폴리층(355)은 폴리층(354) 위에 형성된다. 폴리층(355)은 게이트 스택에서 도전층의 상부를 형성하는데 이용된다. 선택적으로, 예를 들어 WxSi로 구성되는 실리사이드층은 워드라인 저항을 낮추도록 복합 게이트 스택을 생성하도록 형성된다. 층(353, 및 354)의 결합 두께는 게이트의 도전층을 형성하기에 충분하다. 물론, 이 두께는 설계 사양에 따라 변경될 수 있다. 일 실시예에서, 결합층의 두께는 약 50-100nm이다. 질화층(357)은 층(355) 위에 형성된다. 질화층은 보더리스(boarderless) 비트라인 콘택을 형성하기 위한 에칭 스토퍼로서 기능한다.
도 4c를 참조하면, 기판의 표면은 DRAM 셀의 트랜지스터(380)용 게이트 스택을 형성하도록 패턴화된다. 도시된 바와 같이, 게이트 스택은 RSTI를 한 측에서 오버레이하고, 기판 표면(390)을 다른 측에 오버레이한다. 게이트 스택 폭이 일반적으로 약 F와 같으므로, 게이트 오버레이는 약 1/3 F이다. 또한 지지 소자나 다른 소자용 게이트 스택(370)이 형성된다. 소자를 위한 확산 영역은 원하는 동작 특성을 얻도록 적절한 프로파일을 갖는 도펀트를 주입하거나 외부 확산시킴으로써 형성된다. 예에서, P 도펀트가 소스를 형성하기 위하여 주입된다. 확산 및 게이트에 대한 소스 정렬을 개선하기 위하여, 질화물 스페이서(미도시)가 이용될 수 있다.
그 후, 프로세싱은 IC 형성을 완료하기 위하여 계속된다. 예를 들어, 이는 층간 유전체로 분리되는 다층 금속 형성, 소정 기능 달성을 위한 콘택, 하드 및 소프트 패시베이션층, 및 패키징을 포함한다.
도 5에 따르면, 전형적인 컴퓨터 시스템(500)이 도시되어 있다. 도시된 바와 같이, 시스템은 예를 들어 인텔사에서 제조된 것들과 같은 마이크로프로세서인 프로세서(510)를 포함한다. 프로세서는 프로세서의 명령 세트로 제공되는 수치 및논리 연산을 수행한다. 컴퓨터 프로그램 및 데이터는 컴퓨터 메모리 저장장치(530)에 저장된다. 메모리 저장장치는 마그네틱 또는 광학 메모리 저장 엘리먼트를 포함한다.
키보드(540)는 사용자 요구대로 시스템에 명령을 입력하기 위하여 제공된다. 포인트 및 클릭 기술에 의해 명령을 입력하는 마우스와 같은 다른 입력 디바이스도 이용될 수 있다. 예를 들어, 명령은 컴퓨터 저장장치에 저장된 컴퓨터 프로그램을 실행한다. 컴퓨터 프로그램은 컴퓨터 메모리나 RAM으로 로딩된다. RAM은 본 발명에서 개시된 것들과 같은 DRAM IC를 포함한다. 컴퓨터 저장장치에 위치에 위치한 데이터 파일에 저장되며 컴퓨터 프로그램의 실행을 위해 필요한 데이터도 컴퓨터 RAM으로 전송된다. 부가적으로, 사용자는 필요한 또는 원하는 데이터를 입력 장치(들)을 통해 입력한다.
최근 또는 자주 사용되는 데이터 및 컴퓨터 프로그램은 캐시로 불리는 컴퓨터의 고속 메모리(415)에 저장된다. 예시적으로 캐시는 프로세서의 일부이다. 프로그램 결과는 디스플레이(550)를 통해 사용자에게 제공된다.
본 발명이 여러 실시예로서 특정하게 도시되고 설명되었지만, 본 발명의 범위 내에서 다양한 수정이나 변형이 가능함을 당업자라면 충분히 인식할 수 있다. 본 발명의 실시예들은, 단지 예로서, 특정 디멘션을 설명하였다. 그러나 이러한 디멘션은 예시적이며, 특정 애플리케이션에 따라 변경될 수 있다. 그러므로, 본 발명의 범위는 상기 설명으로 결정되는 것이 아니라, 청구범위와 동등 범위로서 결정되어야 한다.
본 발명에 따르면, DRAM 셀에서 트랜지스터를 쉽게 구현할 수 있다.
도 1은 종래의 DRAM 셀;
도 2는 본 발명에 따른 DRAM 셀;
도 3a-3i는 도 2의 DRAM 셀을 제조하는 프로세스;
도 4a-4c는 본 발명의 대안적 실시예; 및
도 5는 본 발명에 따른 메모리 칩을 이용한 컴퓨터 시스템이다.
* 도면의 주요부분에 대한 부호의 설명 *
201 : DRAM 셀 203 : 기판
210 : 트렌치 커패시터 211 : 폴리
220 : n-형 매립 플레이트 225 : n-형 매립 웰
227 : 칼라 250 : 수직형 트랜지스터
251 : 소스 252 : 드레인
253 : 도전층 255 : 질화물층
256 : 게이트 스택 259 : 게이트 산화물

Claims (1)

  1. 랜덤 액세스 메모리 셀을 갖는 메모리를 포함하는 컴퓨터 시스템으로서, 상기 랜덤 액세스 메모리 셀은:
    기판 내에 형성되며, 자신의 상부 표면이 상기 기판의 상부 표면 아래로 함몰되어 있는 트렌치 커패시터;
    상기 트렌치 커패시터의 일부분을 중첩하여 상기 트렌치 커패시터 위에 나머지 부분이 남겨지는 얕은 트렌치 절연부(STI);
    상기 얕은 트렌치 절연부의 맞은 편 기판상에 위치되어, 게이트, 드레인, 및 소스를 포함하는 트랜지스터를 포함하는데, 상기 게이트는 상기 기판 표면 위에 위치한 수평부 및 상기 기판 표면 아래와 상기 트렌치 커패시터 위 나머지 부분을 감싸는 수직부를 갖는 도전층을 포함하고; 및
    상기 트렌치 커패시터로부터 제 2게이트를 절연하기 위해 상기 트렌치 커패시터 위에 위치하는 유전층을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
KR1019980040803A 1997-09-30 1998-09-30 수직형트랜지스터 KR100593566B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US94064997A 1997-09-30 1997-09-30
US08/940,649 1997-09-30
US8/940,649 1997-09-30

Publications (2)

Publication Number Publication Date
KR19990030299A KR19990030299A (ko) 1999-04-26
KR100593566B1 true KR100593566B1 (ko) 2007-08-16

Family

ID=25475204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980040803A KR100593566B1 (ko) 1997-09-30 1998-09-30 수직형트랜지스터

Country Status (5)

Country Link
EP (1) EP0905783B1 (ko)
JP (1) JPH11168203A (ko)
KR (1) KR100593566B1 (ko)
CN (1) CN1216863A (ko)
DE (1) DE69834886T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259129B1 (en) * 1999-04-20 2001-07-10 International Business Machines Corporation Strap with intrinsically conductive barrier
WO2000077848A1 (en) * 1999-06-10 2000-12-21 Infineon Technologies North America Corp. Self-aligned buried strap for vertical transistors in semiconductor memories
US6509226B1 (en) * 2000-09-27 2003-01-21 International Business Machines Corporation Process for protecting array top oxide
US6509624B1 (en) * 2000-09-29 2003-01-21 International Business Machines Corporation Semiconductor fuses and antifuses in vertical DRAMS
DE10321742A1 (de) 2003-05-14 2004-12-09 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
TWI405246B (zh) * 2009-12-29 2013-08-11 Taiwan Memory Corp 半導體溝槽製程

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0282716A1 (en) * 1987-03-16 1988-09-21 Texas Instruments Incorporated Dram cell and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164917A (en) * 1985-06-26 1992-11-17 Texas Instruments Incorporated Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
JPH0760859B2 (ja) * 1985-11-19 1995-06-28 沖電気工業株式会社 半導体装置及びその製造方法
US4833516A (en) * 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
JPS6467966A (en) * 1987-09-08 1989-03-14 Mitsubishi Electric Corp Semiconductor device
JPH01171266A (ja) * 1987-12-25 1989-07-06 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US5252845A (en) * 1990-04-02 1993-10-12 Electronics And Telecommunications Research Institute Trench DRAM cell with vertical transistor
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device
JP3322936B2 (ja) * 1992-03-19 2002-09-09 株式会社東芝 半導体記憶装置
US5395786A (en) * 1994-06-30 1995-03-07 International Business Machines Corporation Method of making a DRAM cell with trench capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0282716A1 (en) * 1987-03-16 1988-09-21 Texas Instruments Incorporated Dram cell and method

Also Published As

Publication number Publication date
EP0905783B1 (en) 2006-06-14
EP0905783A1 (en) 1999-03-31
KR19990030299A (ko) 1999-04-26
DE69834886T2 (de) 2007-05-24
CN1216863A (zh) 1999-05-19
DE69834886D1 (de) 2006-07-27
JPH11168203A (ja) 1999-06-22

Similar Documents

Publication Publication Date Title
US6727539B2 (en) Embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
US6037194A (en) Method for making a DRAM cell with grooved transfer device
US6635526B1 (en) Structure and method for dual work function logic devices in vertical DRAM process
US5867420A (en) Reducing oxidation stress in the fabrication of devices
US6348374B1 (en) Process for 4F2 STC cell having vertical MOSFET and buried-bitline conductor structure
EP1396010B1 (en) A method of fabricating embedded vertical dram cells and dual workfunction logic gates
US6080618A (en) Controllability of a buried device layer
KR20070070021A (ko) 반도체 디바이스 및 그의 제조방법
EP1732125A2 (en) Method for forming a semiconductor memory device with buried contacts
US11545493B2 (en) Memory devices and methods of fabricating the same
US6605838B1 (en) Process flow for thick isolation collar with reduced length
KR100481035B1 (ko) 수직형트랜지스터
US6853025B2 (en) Trench capacitor with buried strap
US8748961B2 (en) Buried bit line process and scheme
KR100593566B1 (ko) 수직형트랜지스터
US6812091B1 (en) Trench capacitor memory cell
US20050275006A1 (en) [multi-gate dram with deep-trench capacitor and fabrication thereof]
US6967161B2 (en) Method and resulting structure for fabricating DRAM cell structure using oxide line spacer
US20240032286A1 (en) Integrated circuit devices
US20240130116A1 (en) Semiconductor device
US20050106832A1 (en) Dynamic random access memory cell and method for fabricating the same
CN114927522A (zh) 半导体结构及其制造方法
JP2003188282A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130607

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140612

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150612

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee