JPH01171266A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH01171266A JPH01171266A JP62330710A JP33071087A JPH01171266A JP H01171266 A JPH01171266 A JP H01171266A JP 62330710 A JP62330710 A JP 62330710A JP 33071087 A JP33071087 A JP 33071087A JP H01171266 A JPH01171266 A JP H01171266A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000015654 memory Effects 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000003860 storage Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009825 accumulation Methods 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 abstract description 18
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 239000007790 solid phase Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 20
- 238000002955 isolation Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ、特にＤＲＡＭのセルアレイの高
密度化を図る新規なるデバイス構造に関するものである
。
密度化を図る新規なるデバイス構造に関するものである
。
従来の技術
高密度ＤＲＡＭ用メモリセルとして、１個のトランジス
タと１個の容量部からなる［１トランジスタ・１キヤパ
シタ」型メモリセルは、構成要素が少なく、セル面積の
微小化が容易であるため、広く使用されている。
タと１個の容量部からなる［１トランジスタ・１キヤパ
シタ」型メモリセルは、構成要素が少なく、セル面積の
微小化が容易であるため、広く使用されている。
近年、ＤＲＡＭは限られたチップ面積内における高密度
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ・１キヤパシタ型メモリ七ルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を堀シ、前記溝側面を容量部とし
て利用することによシ、容量部の平面面積を縮小し、素
子の高密度化を図っていた。
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ・１キヤパシタ型メモリ七ルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を堀シ、前記溝側面を容量部とし
て利用することによシ、容量部の平面面積を縮小し、素
子の高密度化を図っていた。
例えば、第４図に示す構成では、ｐ形半導体基板５１に
溝を堀シ、プレート電極５８を埋め込み、溝側面に容量
部を形成していた。
溝を堀シ、プレート電極５８を埋め込み、溝側面に容量
部を形成していた。
ここで、５２はビット線、６６はｎ十拡散領域、５３は
ワード線、５６はキャパシタ絶縁膜、５９はチャネルス
トップによる分離領域、５４はゲート絶縁膜、５７は電
荷蓄積領域である。
ワード線、５６はキャパシタ絶縁膜、５９はチャネルス
トップによる分離領域、５４はゲート絶縁膜、５７は電
荷蓄積領域である。
発明が解決しようとする問題点
上記、従来の構成では、スイッチングトランジスタと、
溝に形成された電荷蓄積領域、それに隣接するメモリセ
ル間を電気的に絶縁するための分離領域が、単位セル毎
に平面領域に必要であるため、−層の高密度化は困難で
あった。
溝に形成された電荷蓄積領域、それに隣接するメモリセ
ル間を電気的に絶縁するための分離領域が、単位セル毎
に平面領域に必要であるため、−層の高密度化は困難で
あった。
本発明は、かかる点に鑑みてなされたもので、前記従来
の構成と比較して、よシ高密度な半導体メモリを提供す
ることにある。
の構成と比較して、よシ高密度な半導体メモリを提供す
ることにある。
問題点を解決するための手段
本発明の半導体メモリ装置のメモリ七ルは、上記問題点
を解決する為に、メモリセルアレイが形成される領域に
、複数の溝を形成し、その溝の中に１）ランラスタ１キ
ヤパシタ型のＤＲＡＭメモリセルを実現する。先ず、溝
の下部にセルプレート電極を形成し、このセルプレート
電極に対向する位置にあたる溝の側壁部に、不純物拡散
層よりなる蓄積部を形成する。蓄積部は、溝の側壁を介
して、溝の上部の側壁に設けられたスイッチングトラン
ジスタのソース部と接続される。スイッチングトランジ
スタは、前記セルプレート電極の上部の溝側壁に、ゲー
ト絶縁膜とソース、ドレインとなる拡散層よシ形成され
る。前記セルプレート電極は、前記溝の下部の基板と電
気的に接続され、外部から任意のバイアス電圧を印加で
きる。
を解決する為に、メモリセルアレイが形成される領域に
、複数の溝を形成し、その溝の中に１）ランラスタ１キ
ヤパシタ型のＤＲＡＭメモリセルを実現する。先ず、溝
の下部にセルプレート電極を形成し、このセルプレート
電極に対向する位置にあたる溝の側壁部に、不純物拡散
層よりなる蓄積部を形成する。蓄積部は、溝の側壁を介
して、溝の上部の側壁に設けられたスイッチングトラン
ジスタのソース部と接続される。スイッチングトランジ
スタは、前記セルプレート電極の上部の溝側壁に、ゲー
ト絶縁膜とソース、ドレインとなる拡散層よシ形成され
る。前記セルプレート電極は、前記溝の下部の基板と電
気的に接続され、外部から任意のバイアス電圧を印加で
きる。
作 用
本発明は、上記の構成によシ、１トランジスタ１キャパ
シタ型ＤＲＡＭの全ての構成要素を溝内部に形成するこ
とによシ、メモリセルアレイの高密度化を図っている。
シタ型ＤＲＡＭの全ての構成要素を溝内部に形成するこ
とによシ、メモリセルアレイの高密度化を図っている。
更に、溝下部に形成されたセルプレート電極に、外部か
らバイアス電圧を印加することによシ、任意のセルプレ
ート電圧の設定を可能とする。
らバイアス電圧を印加することによシ、任意のセルプレ
ート電圧の設定を可能とする。
実施例
本発明の一実施例を第１図および第２図に示す。
第１図は本発明の一実施例のメモリセルアレイの平面構
成を概略的に示したもので、第２図は第１図のＩ−Ｉ／
断面図である。説明を容易にする為、同一の構成要素は
共通の番号で説明する。
成を概略的に示したもので、第２図は第１図のＩ−Ｉ／
断面図である。説明を容易にする為、同一の構成要素は
共通の番号で説明する。
ここで１はｐ形の半導体基板、２は前記基板１と逆導電
形の半導体層、３は前記基板１と同一導電形の半導体層
である。１ｏは前記半導体層２゜３に形成された溝、１
１は前記溝１０の下部の側壁に形成されたキャパシタ絶
縁膜、１２は前記キャパシタ絶縁膜１１と対向する部分
の前記溝１゜の下部に形成されたＰｏ１ｙ Ｓｔ等より
なるセルプレート電極、１３は前記キャパシタ絶縁膜１
１をはさんで、前記セルプレート電極１２と対向する前
記溝１ｏの下部の側壁部に形成された前記基板１と逆導
電形の不純物拡散層よりなる蓄積部である。
形の半導体層、３は前記基板１と同一導電形の半導体層
である。１ｏは前記半導体層２゜３に形成された溝、１
１は前記溝１０の下部の側壁に形成されたキャパシタ絶
縁膜、１２は前記キャパシタ絶縁膜１１と対向する部分
の前記溝１゜の下部に形成されたＰｏ１ｙ Ｓｔ等より
なるセルプレート電極、１３は前記キャパシタ絶縁膜１
１をはさんで、前記セルプレート電極１２と対向する前
記溝１ｏの下部の側壁部に形成された前記基板１と逆導
電形の不純物拡散層よりなる蓄積部である。
１５は前記溝１ｏの側壁に形成されたスイッチングトラ
ンジスタのソース部で、前記蓄積部１３と接続きれてい
る。１６は前記スイッチングトランジスタのゲート絶縁
膜、１７は同じくドレイン部、１８は同じくゲート電極
である。そして、ドレイン部１７はビット線、ゲート電
極１８はワード線の一部を構成する。ここで、前記セル
プレート電極１２は、溝底３ｏにおいて前記半導体層２
と電気的に接続されている。さらに、１９は前記セルプ
レート電極１２と前記ゲート電極１８を電気的に分離す
る為の絶縁膜、２Ｑは隣接するメモリセル間を電気的に
分離する為の厚いフィールド絶縁膜等よシ形成される分
離領域、２１．２２は保護膜や配線の層間膜となる絶縁
膜である。
ンジスタのソース部で、前記蓄積部１３と接続きれてい
る。１６は前記スイッチングトランジスタのゲート絶縁
膜、１７は同じくドレイン部、１８は同じくゲート電極
である。そして、ドレイン部１７はビット線、ゲート電
極１８はワード線の一部を構成する。ここで、前記セル
プレート電極１２は、溝底３ｏにおいて前記半導体層２
と電気的に接続されている。さらに、１９は前記セルプ
レート電極１２と前記ゲート電極１８を電気的に分離す
る為の絶縁膜、２Ｑは隣接するメモリセル間を電気的に
分離する為の厚いフィールド絶縁膜等よシ形成される分
離領域、２１．２２は保護膜や配線の層間膜となる絶縁
膜である。
ここで１本実施例の製造方法について簡単に説明する。
ｐ形基板１に、エピタキシャル成長等でｎ形の半導体層
２及びｐ形の半導体層３を形成し、ＲＩＥを用いて溝１
ｏを形成する。次に、斜めイオン注入や溝内部に埋め込
んだＰｏ１ｙ Ｓｔ ’ｐ Ｓ ＯＧ等の拡散源からの
固相拡散により、溝側壁に蓄積部１３を形成する。そし
て、熱酸化又はＣＶＤ等で溝内部に絶縁膜を形成し、溝
底面の絶縁膜を異方性エツチングし、溝側壁にだけキャ
パシタ絶縁膜１１を形成する。次にＬＰ−ＣＶＤ等で溝
内部にＰｏ１ｙ Ｓｔを堆積し、溝下部にセルプレート
電極１２を形成する。次に、セルプレート電極上に。
２及びｐ形の半導体層３を形成し、ＲＩＥを用いて溝１
ｏを形成する。次に、斜めイオン注入や溝内部に埋め込
んだＰｏ１ｙ Ｓｔ ’ｐ Ｓ ＯＧ等の拡散源からの
固相拡散により、溝側壁に蓄積部１３を形成する。そし
て、熱酸化又はＣＶＤ等で溝内部に絶縁膜を形成し、溝
底面の絶縁膜を異方性エツチングし、溝側壁にだけキャ
パシタ絶縁膜１１を形成する。次にＬＰ−ＣＶＤ等で溝
内部にＰｏ１ｙ Ｓｔを堆積し、溝下部にセルプレート
電極１２を形成する。次に、セルプレート電極上に。
ＣＶＤ等により絶縁膜１９を形成し、熱酸化により溝側
壁にゲート絶縁膜１６を形成する。そして。
壁にゲート絶縁膜１６を形成する。そして。
イオン注入等によシトレイン１７を形成し、Ｐｏ１ｙＳ
ｔ等を用いてゲート電極１８を形成して、溝１０の上部
の側壁に縦型のスイッチングトランジスタを形成する。
ｔ等を用いてゲート電極１８を形成して、溝１０の上部
の側壁に縦型のスイッチングトランジスタを形成する。
本発明の第２の実施例を示す断面構造の概略図を第３図
に示す。ここで、５はｐ形の基板で、６はｎ形の不純物
拡散層である。他の構成要素は、前記第１の実施例と同
様なので、説明を省略する。
に示す。ここで、５はｐ形の基板で、６はｎ形の不純物
拡散層である。他の構成要素は、前記第１の実施例と同
様なので、説明を省略する。
ここで、ｎ形の不純物拡散層６は前記セルプレート電極
１２と同一導電形で、かつ前記溝底面３０で前記セルプ
レート電極１２と接し、前記溝１０間を格子状に接続し
ている。このため格子状の不純物拡散層６に外部から任
意の電圧を印加することによシ、前記セルプレート電極
１２に任意のバイアス電圧を印加することができる。
１２と同一導電形で、かつ前記溝底面３０で前記セルプ
レート電極１２と接し、前記溝１０間を格子状に接続し
ている。このため格子状の不純物拡散層６に外部から任
意の電圧を印加することによシ、前記セルプレート電極
１２に任意のバイアス電圧を印加することができる。
発明の効果
以上述べてきた様に、本発明においては、メモリセルア
レイ部に複数の溝を形成し、各溝の中に、溝の側壁を用
いた縦型のスイッチングトランジスタや蓄積部、および
溝の下部に形成したセルプレート電極等の１トランジス
タ１キヤパシタ型Ｄ ＲＡＭの全ての構成要素を形成す
ることにより、以下の効果が奏される。
レイ部に複数の溝を形成し、各溝の中に、溝の側壁を用
いた縦型のスイッチングトランジスタや蓄積部、および
溝の下部に形成したセルプレート電極等の１トランジス
タ１キヤパシタ型Ｄ ＲＡＭの全ての構成要素を形成す
ることにより、以下の効果が奏される。
（１）一つの溝の中に１トランジスタ１キャパシタ型Ｄ
ＲＡＭの全ての構成要素を形成することにより、２次元
平面的に見た場合、大幅なセルの高密度化を実現するこ
とができる。
ＲＡＭの全ての構成要素を形成することにより、２次元
平面的に見た場合、大幅なセルの高密度化を実現するこ
とができる。
（２）セルプレート電極が基板と逆導電形の半導体層、
又は不純物拡散層と接続している為、これらを通して外
部から任意のバイアス電圧の印加が可能である。このた
め、いわゆる％ｖｏ。
又は不純物拡散層と接続している為、これらを通して外
部から任意のバイアス電圧の印加が可能である。このた
め、いわゆる％ｖｏ。
セルプレート電圧を実現することができる。
以上２本発明によシ高密度化の容易なメモリセルを実現
することができる。
することができる。
第１図は本発明の第１の実施例を示す単位セルの概略的
な平面図、第２図は第１図のＩ−Ｉ／断面図、第３図は
本発明の第２の実施例を示す概略的な断面図、第４図は
従来例を示す概略的な断面図である。 １・・・・・・半導体基板、２・・・・・・半導体層、
３・・・・・・半導体層、５・・・・・・半導体基板、
６・・・・・・不純物拡散層、１０・・・・・・溝、１
１・・・・・・キャパシタ絶縁膜、１２・・・・・・セ
ルプレート電極、１３・・・・・・蓄積部、１５・・・
・・・ソース、１６・・・・・・ゲート絶縁膜、１７・
・・・・・ドレイン（ビット線）、１８・・・・・・ゲ
ート電極（ワード線）、２ｏ・・・・・・分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１〇
−凍 １７− ビヅト轢 １８− ワード線 第１図 ３−手導体層（Ｐ 形） ＩＱ−一溝 １１−キセ′パシク矩縁肩 ／ 、９６ １０−一溝 １１−−キＹパシタＭ！、ＡＩ膜 １２−一で小プレート１極 Ｉ３− Ｍ １１舘Ｃｎ形う １５−−ソース １９．２１．１’２−Ｊ！隷膜 ｎ−分離領域 ５４−Ｐ形シ１１コン基板 望−ピット碌 臼−ワード線 、５４− チート范縁膜 ５５−ｎ”／Ｆ靴匍拉炊層 ５６− キＶバシタ絶鯨呉 ５ｑ−電荷蓄積領域 ９−・・ セルプレート錠役
な平面図、第２図は第１図のＩ−Ｉ／断面図、第３図は
本発明の第２の実施例を示す概略的な断面図、第４図は
従来例を示す概略的な断面図である。 １・・・・・・半導体基板、２・・・・・・半導体層、
３・・・・・・半導体層、５・・・・・・半導体基板、
６・・・・・・不純物拡散層、１０・・・・・・溝、１
１・・・・・・キャパシタ絶縁膜、１２・・・・・・セ
ルプレート電極、１３・・・・・・蓄積部、１５・・・
・・・ソース、１６・・・・・・ゲート絶縁膜、１７・
・・・・・ドレイン（ビット線）、１８・・・・・・ゲ
ート電極（ワード線）、２ｏ・・・・・・分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１〇
−凍 １７− ビヅト轢 １８− ワード線 第１図 ３−手導体層（Ｐ 形） ＩＱ−一溝 １１−キセ′パシク矩縁肩 ／ 、９６ １０−一溝 １１−−キＹパシタＭ！、ＡＩ膜 １２−一で小プレート１極 Ｉ３− Ｍ １１舘Ｃｎ形う １５−−ソース １９．２１．１’２−Ｊ！隷膜 ｎ−分離領域 ５４−Ｐ形シ１１コン基板 望−ピット碌 臼−ワード線 、５４− チート范縁膜 ５５−ｎ”／Ｆ靴匍拉炊層 ５６− キＶバシタ絶鯨呉 ５ｑ−電荷蓄積領域 ９−・・ セルプレート錠役
Claims (3)
- （１）半導体基板に設けたメモリセルにおいて、前記メ
モリセルが、前記基板に設けた複数の溝内に構成され、
前記溝の下部に形成されたセルプレート電極と、前記セ
ルプレート電極と対向する前記溝の側壁部に、一導電形
の不純物拡散層よりなるメモリセルの蓄積部を含み、か
つ前記溝の上部に設けられたスイッチングトランジスタ
を含み、前記スイッチングトランジスタのソース領域は
、前記蓄積部に接続され、前記セルプレート電極は前記
基板と接続されていることを特徴とする半導体メモリ装
置。 - （２）半導体基板が、前記蓄積部と逆導電形の第１の半
導体層上に、前記蓄積部と同一導電形の第２の半導体層
を形成し、さらにその上に、前記蓄積部と逆導電形の第
３の半導体層を形成してなり、前記第２の半導体層が前
記セルプレート電極と接し、前記第２の半導体層に外部
から任意の電圧の印加を可能とすることを特徴とする特
許請求の範囲第１項記載の半導体メモリ装置。 - （３）半導体基板が前記蓄積部と逆導電形の半導体層よ
りなり、前記蓄積部と同一導電形の不純物拡散層を前記
セルプレート電極と接し、かつ前記不純物拡散層を前記
溝間に格子状に接続し、前記格子状の不純物拡散層に外
部から任意の電圧の印加を可能とすることを特徴とする
特許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330710A JPH01171266A (ja) | 1987-12-25 | 1987-12-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330710A JPH01171266A (ja) | 1987-12-25 | 1987-12-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171266A true JPH01171266A (ja) | 1989-07-06 |
Family
ID=18235698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62330710A Pending JPH01171266A (ja) | 1987-12-25 | 1987-12-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905783A1 (en) * | 1997-09-30 | 1999-03-31 | Siemens Aktiengesellschaft | Vertical transistor implemented in a memory cell comprising a trench capacitor |
| KR100419926B1 (ko) * | 2000-05-31 | 2004-02-25 | 인피니언 테크놀로지스 아게 | 트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법 |
-
1987
- 1987-12-25 JP JP62330710A patent/JPH01171266A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905783A1 (en) * | 1997-09-30 | 1999-03-31 | Siemens Aktiengesellschaft | Vertical transistor implemented in a memory cell comprising a trench capacitor |
| KR100419926B1 (ko) * | 2000-05-31 | 2004-02-25 | 인피니언 테크놀로지스 아게 | 트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법 |
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