JPH0425171A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0425171A JPH0425171A JP2130670A JP13067090A JPH0425171A JP H0425171 A JPH0425171 A JP H0425171A JP 2130670 A JP2130670 A JP 2130670A JP 13067090 A JP13067090 A JP 13067090A JP H0425171 A JPH0425171 A JP H0425171A
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- island region
- switching transistor
- insulating film
- electrode
- memory device
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置に係わり特にＤＲＡＭのセル
アレイの高密度化を図る新規なるデバイス構造に関する
ものである。
アレイの高密度化を図る新規なるデバイス構造に関する
ものである。
従来の技術
高密度ＤＲＡＭ用メモリセルとして、 １個のトランジ
スタと１個の容量部からなる「１トランジスタ・１キヤ
パシタ」型メモリセル法 構成要素が少なく、セル面積
の微小化が容易であるため、広く使用されている。特（
へ 素子のより一層の微細化の要求に答えるた数 ギャ
パシ久 及びスイッチングトランジスタ構造の３次元化
が提案されている。このことを示す、従来の半導体メモ
リ装置を第５図に示も 従来の参考文献としてはに、５
ｕｎｏｕｃｈｉ ｅｔ ａｌ、 ”Ａ ５ｕｒｒｏｕｎ
ｄｊ、ｎｇ Ｇａｔｅ Ｔｒａｎｓｊ、ｓｔｏｒＣｅ］
、１ ｆｏｒ ６４／２５６ Ｍｂｉｔ ＤＲＡＭｓ”
アイ・イー・デイ−・エムテクニカルダイジェスト Ｉ
ＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 １９８
９． ＰＰ２３−２６がある。第５図は従来のメモリセ
ル構造の概略的な断面構造図である。ここで１０１はｐ
形のシリコン基板、１０２はスイッチングトランジスタ
のドレインを形成するｎ゛形不純物拡散慰１０３は同じ
くスイッチングトランジスタのソースを形成するｎ−形
不純物拡散＃１０４はゲート絶縁風１０５はスイッチン
グトランジスタのゲート電極（ワード線）、 １０６は
ビット線１０７はキャパシタ絶縁膜１０８はセルプレー
ト電極である。そして、１０９はセル間のリークを防ぐ
ｐ−形の不純物拡散［１１，Ｏｉよ 層間絶縁膜１１１
も層間絶縁膜である。以上述べてきたように シリコン
基板１０１に形成された溝側面に キャパシ久 及びス
イッチングトランジスタを３次元的に形成している。
スタと１個の容量部からなる「１トランジスタ・１キヤ
パシタ」型メモリセル法 構成要素が少なく、セル面積
の微小化が容易であるため、広く使用されている。特（
へ 素子のより一層の微細化の要求に答えるた数 ギャ
パシ久 及びスイッチングトランジスタ構造の３次元化
が提案されている。このことを示す、従来の半導体メモ
リ装置を第５図に示も 従来の参考文献としてはに、５
ｕｎｏｕｃｈｉ ｅｔ ａｌ、 ”Ａ ５ｕｒｒｏｕｎ
ｄｊ、ｎｇ Ｇａｔｅ Ｔｒａｎｓｊ、ｓｔｏｒＣｅ］
、１ ｆｏｒ ６４／２５６ Ｍｂｉｔ ＤＲＡＭｓ”
アイ・イー・デイ−・エムテクニカルダイジェスト Ｉ
ＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 １９８
９． ＰＰ２３−２６がある。第５図は従来のメモリセ
ル構造の概略的な断面構造図である。ここで１０１はｐ
形のシリコン基板、１０２はスイッチングトランジスタ
のドレインを形成するｎ゛形不純物拡散慰１０３は同じ
くスイッチングトランジスタのソースを形成するｎ−形
不純物拡散＃１０４はゲート絶縁風１０５はスイッチン
グトランジスタのゲート電極（ワード線）、 １０６は
ビット線１０７はキャパシタ絶縁膜１０８はセルプレー
ト電極である。そして、１０９はセル間のリークを防ぐ
ｐ−形の不純物拡散［１１，Ｏｉよ 層間絶縁膜１１１
も層間絶縁膜である。以上述べてきたように シリコン
基板１０１に形成された溝側面に キャパシ久 及びス
イッチングトランジスタを３次元的に形成している。
発明が解決しようとする課題
前記従来の構成で（友 島領域の下部の側壁上（ヘプレ
ート電極１０８に対向するｎ−不純物領域１０３で形成
された蓄積部が存在するため、Ｓｉ基板界面の結晶欠陥
に起因するリークや、 ｎ−不純物層１０３からの空乏
層が島領域にひろがるた敦 α粒子の入射によるソフト
エラー発生などによるメモリ特性の劣化が生じる。本発
明（よ かかる点に鑑みて成されたもので、前記従来の
構成と比較して、より高性能な半導体メモリ装置を提供
することを目的とする。
ート電極１０８に対向するｎ−不純物領域１０３で形成
された蓄積部が存在するため、Ｓｉ基板界面の結晶欠陥
に起因するリークや、 ｎ−不純物層１０３からの空乏
層が島領域にひろがるた敦 α粒子の入射によるソフト
エラー発生などによるメモリ特性の劣化が生じる。本発
明（よ かかる点に鑑みて成されたもので、前記従来の
構成と比較して、より高性能な半導体メモリ装置を提供
することを目的とする。
課題を解決するための手段
本発明（よ 半導体基板上に形成されたメモリセルで、
前記メモリセルが前記基板に設けた複数の溝と、前記溝
に囲まれた複数のＳｉ基板の島領域内に構成され かつ
前記島領域の側壁上にスイッチングトランジスタが構成
されたメモリセルにおいて、前記島領域の上部にスイッ
チングトランジスタのソース部を形成し 前記ソース部
の上部に蓄積電極を形成し 前記蓄積電極上にキャパシ
タ絶縁膜をはさんでプレート電極を形成してなり、かつ
前記島領域の下部にスイッチングトランジスタのドレイ
ン部を形成し 前記溝底面、又は半導体基板内に設けら
れたビット線と電気的に接続されていることを特徴とす
る半導体メモリ装置である。
前記メモリセルが前記基板に設けた複数の溝と、前記溝
に囲まれた複数のＳｉ基板の島領域内に構成され かつ
前記島領域の側壁上にスイッチングトランジスタが構成
されたメモリセルにおいて、前記島領域の上部にスイッ
チングトランジスタのソース部を形成し 前記ソース部
の上部に蓄積電極を形成し 前記蓄積電極上にキャパシ
タ絶縁膜をはさんでプレート電極を形成してなり、かつ
前記島領域の下部にスイッチングトランジスタのドレイ
ン部を形成し 前記溝底面、又は半導体基板内に設けら
れたビット線と電気的に接続されていることを特徴とす
る半導体メモリ装置である。
作用
本発明（瓜 前記の構成により、メモリセルのキャパシ
タ部を島領域上部のスイッチングトランジスタのソース
部の上部に形成し 信号電荷の蓄積を蓄積電極とセルプ
レート電極間のキャパシタ絶縁膜で行なう。
タ部を島領域上部のスイッチングトランジスタのソース
部の上部に形成し 信号電荷の蓄積を蓄積電極とセルプ
レート電極間のキャパシタ絶縁膜で行なう。
実施例
本発明の一実施例を第１諷 第２図に示す。第１図は本
発明の一実施例のメモリセルアレイの平面構成を概略的
に示したものて 第２図は第１図のＩ−Ｉ’断面図であ
る。説明を容易にするム 同一の構成要素は共通の番号
で説明する。ここで、 １はｐ形のシリコン基板 ２は
前記基板１に形成された滌 ３は前記溝２によって囲ま
れたＳｉの島領域 ４は前記島領域３の下部に形成され
た基板１と反対の導電形を有する不純物拡散層よりなる
ドレイン、 ５は前記島領域３の側壁上に形成されたゲ
ート絶縁風 ６は前記島領域３の側壁上に形成されたゲ
ー電極でワード線となる。７は前記島領域３の上部に形
成された基板１と反対の導電形を有する不純物拡散層よ
りなるソースである。ここで、前記ドレイン４、前記ワ
ード線６、前記ソース７により、前記島領域３の周囲の
側壁」＝（二 メモリセルのスイッチングトランジスタ
を形成することになる。次に ８は前記ソース７の上部
に形成されたＰｏ１ｙ Ｓｉ等よりなる蓄積電［ｉ、
９は前記蓄積電極８上に形成されたＯＮＯ膜等よりな
るキャパシタ絶縁膜１０は前記キャパシタ絶縁膜９」二
に形成されたＰｏ１ｙ Ｓｉ等よりなるプレート電極で
ある。そして、１１は前記溝２の底部に形成された絶縁
膜１２は前記溝２の底部に形成された基板ｌと同一導電
形の不純物拡散層１３は前記溝２を埋め込んでいる絶縁
膜１４は前記ドレイン４を電気的に接続する基板１と反
対の導電形の不純物拡散層で形成されるビット線１５は
前記プレート電極１０の上に形成された層間絶縁膜であ
る。ここて 本実施例の製造方法について簡単に説明す
る。基板１に異方性エツチングにより溝２を形成する。
発明の一実施例のメモリセルアレイの平面構成を概略的
に示したものて 第２図は第１図のＩ−Ｉ’断面図であ
る。説明を容易にするム 同一の構成要素は共通の番号
で説明する。ここで、 １はｐ形のシリコン基板 ２は
前記基板１に形成された滌 ３は前記溝２によって囲ま
れたＳｉの島領域 ４は前記島領域３の下部に形成され
た基板１と反対の導電形を有する不純物拡散層よりなる
ドレイン、 ５は前記島領域３の側壁上に形成されたゲ
ート絶縁風 ６は前記島領域３の側壁上に形成されたゲ
ー電極でワード線となる。７は前記島領域３の上部に形
成された基板１と反対の導電形を有する不純物拡散層よ
りなるソースである。ここで、前記ドレイン４、前記ワ
ード線６、前記ソース７により、前記島領域３の周囲の
側壁」＝（二 メモリセルのスイッチングトランジスタ
を形成することになる。次に ８は前記ソース７の上部
に形成されたＰｏ１ｙ Ｓｉ等よりなる蓄積電［ｉ、
９は前記蓄積電極８上に形成されたＯＮＯ膜等よりな
るキャパシタ絶縁膜１０は前記キャパシタ絶縁膜９」二
に形成されたＰｏ１ｙ Ｓｉ等よりなるプレート電極で
ある。そして、１１は前記溝２の底部に形成された絶縁
膜１２は前記溝２の底部に形成された基板ｌと同一導電
形の不純物拡散層１３は前記溝２を埋め込んでいる絶縁
膜１４は前記ドレイン４を電気的に接続する基板１と反
対の導電形の不純物拡散層で形成されるビット線１５は
前記プレート電極１０の上に形成された層間絶縁膜であ
る。ここて 本実施例の製造方法について簡単に説明す
る。基板１に異方性エツチングにより溝２を形成する。
次（へ溝２内部にＣＶＤ等で絶縁膜を形成し 溝の底部
の絶縁膜を除去し イオン注入や、ＳＯＧ等の固相拡散
等によりドレイン４、及びビット線１４を形成する。次
に −亘、島領域側壁上の絶縁膜を全て除去した後、熱
酸化によりゲート絶縁膜５を形成し その上にＬＰ−Ｃ
ＶＤ等でＰｏ１ｙ Ｓｉを堆積して、ワード線６を形成
する。次に 島領域上部にイオン注入によりソース７を
形成し 溝内面を絶縁物１３て埋め込むとともに エッ
チバック法等により平坦化する。そして、島領域上部の
ソース７」二にＬ Ｐ −ＣＶ Ｄ等でＰｏ１ｙ Ｓｉ
を堆積し ソース７と同一導電形の不純物を拡散して、
蓄積電極８を形成する。次に 蓄積電極８上に 熱酸化
またはＣＶＤ等によりキャパシタ絶縁膜９を形成しそ
の上にＬＰ−ＣＶＤ等によりＰｏ１ｙ Ｓｉを堆積して
プレート電極１０を形成し メモリセルの構成を終える
。本発明の第２の実施例を第３医 第４図を用いて説明
する。ここで、第３図は第２の実施例のメモリセルアレ
イの平面構成を概略的に示したもので、第４図は第３図
のＩＩ−ＩＩ”断面図である。
の絶縁膜を除去し イオン注入や、ＳＯＧ等の固相拡散
等によりドレイン４、及びビット線１４を形成する。次
に −亘、島領域側壁上の絶縁膜を全て除去した後、熱
酸化によりゲート絶縁膜５を形成し その上にＬＰ−Ｃ
ＶＤ等でＰｏ１ｙ Ｓｉを堆積して、ワード線６を形成
する。次に 島領域上部にイオン注入によりソース７を
形成し 溝内面を絶縁物１３て埋め込むとともに エッ
チバック法等により平坦化する。そして、島領域上部の
ソース７」二にＬ Ｐ −ＣＶ Ｄ等でＰｏ１ｙ Ｓｉ
を堆積し ソース７と同一導電形の不純物を拡散して、
蓄積電極８を形成する。次に 蓄積電極８上に 熱酸化
またはＣＶＤ等によりキャパシタ絶縁膜９を形成しそ
の上にＬＰ−ＣＶＤ等によりＰｏ１ｙ Ｓｉを堆積して
プレート電極１０を形成し メモリセルの構成を終える
。本発明の第２の実施例を第３医 第４図を用いて説明
する。ここで、第３図は第２の実施例のメモリセルアレ
イの平面構成を概略的に示したもので、第４図は第３図
のＩＩ−ＩＩ”断面図である。
説明を容易にするたぬ 同一の構成要素は共通の番号で
説明する。ここで、２２は前記溝２の底訊及び前記島領
域３の下部の側壁に形成された絶縁膜２３は前記溝２の
下部に形成されたＰｏ１ｙ Ｓｉやポリサイド及びメタ
ル等よりなるビット線で、前記島領域３の側壁上に形成
されたドレイン４と電気的に接続される。２４ζ友 前
記ビット線２３上に形成された絶縁膜である。他の構成
要素（飄 前記第１の実施例と同様なので、説明を容易
にするム 省略する。ここで、本発明の第２の実施例の
製造方法について簡単に説明する。第１の実施例と同様
に ＳｉＯ島領域３の下部の側壁上にイオン注入やＳＯ
Ｇ等の固相拡散でドレイン４を形成した後、前記溝３の
下部に不純物拡散したＰｏ１ｙ Ｓｉや、ポリサイド等
をＬＰ−ＣＶＤ等で堆積し ビット線２３を形成する。
説明する。ここで、２２は前記溝２の底訊及び前記島領
域３の下部の側壁に形成された絶縁膜２３は前記溝２の
下部に形成されたＰｏ１ｙ Ｓｉやポリサイド及びメタ
ル等よりなるビット線で、前記島領域３の側壁上に形成
されたドレイン４と電気的に接続される。２４ζ友 前
記ビット線２３上に形成された絶縁膜である。他の構成
要素（飄 前記第１の実施例と同様なので、説明を容易
にするム 省略する。ここで、本発明の第２の実施例の
製造方法について簡単に説明する。第１の実施例と同様
に ＳｉＯ島領域３の下部の側壁上にイオン注入やＳＯ
Ｇ等の固相拡散でドレイン４を形成した後、前記溝３の
下部に不純物拡散したＰｏ１ｙ Ｓｉや、ポリサイド等
をＬＰ−ＣＶＤ等で堆積し ビット線２３を形成する。
次に 前記ビット線２３上＋；：ＣＶＤ等で絶縁膜２４
を形成した後、Ｓｉの島領域３の側壁上に熱酸化により
ゲート絶縁膜５を形成し その上ニＬ Ｐ −ＣＶ Ｄ
等で、Ｐｏ１ｙ Ｓｉを堆積しテワード線６を形成する
。次以降の工程は前記第１の実施例の製造方法と同一な
ので、説明を容易にするム省略する。
を形成した後、Ｓｉの島領域３の側壁上に熱酸化により
ゲート絶縁膜５を形成し その上ニＬ Ｐ −ＣＶ Ｄ
等で、Ｐｏ１ｙ Ｓｉを堆積しテワード線６を形成する
。次以降の工程は前記第１の実施例の製造方法と同一な
ので、説明を容易にするム省略する。
発明の効果
以上述べてきた様に 本発明においては前記構成をとる
ことにより、（１）１つのＳｉの島領域に縦型のスイッ
チングトランジスタとＰｏ１ｙ Ｓｉ間にはさまれた容
量部よりなる１ １−ランラスタ１キヤパシタ型ＤＲＡ
Ｍの全ての構成要素を形成ｌ−２次元次元的に見て大幅
なセルの高密度化を実現するとともに （２）信号電荷
の蓄積を半導体基板上から離れたＰｏ１ｙ Ｓｉの蓄積
電極とプレート電極にはさまれたキャパシタ絶縁膜で行
なうことにより、基板に入射したα線によって誘起され
るソフトエラーに非常に強いということや、半導体基板
上の結晶欠陥に起因するリークが従来に比べて少ないと
いうなどの効果を得ることができる。また、特に本発明
の第２の実施例においては ビット線の材料にＰｏ１ｙ
Ｓｊ、ボリザイドミ メタル等を用いることが可能の
ため、従来の不純物拡散層のみのビ・ント線に比べ大幅
なビット線の配線抵抗の低減を図ることかできる。
ことにより、（１）１つのＳｉの島領域に縦型のスイッ
チングトランジスタとＰｏ１ｙ Ｓｉ間にはさまれた容
量部よりなる１ １−ランラスタ１キヤパシタ型ＤＲＡ
Ｍの全ての構成要素を形成ｌ−２次元次元的に見て大幅
なセルの高密度化を実現するとともに （２）信号電荷
の蓄積を半導体基板上から離れたＰｏ１ｙ Ｓｉの蓄積
電極とプレート電極にはさまれたキャパシタ絶縁膜で行
なうことにより、基板に入射したα線によって誘起され
るソフトエラーに非常に強いということや、半導体基板
上の結晶欠陥に起因するリークが従来に比べて少ないと
いうなどの効果を得ることができる。また、特に本発明
の第２の実施例においては ビット線の材料にＰｏ１ｙ
Ｓｊ、ボリザイドミ メタル等を用いることが可能の
ため、従来の不純物拡散層のみのビ・ント線に比べ大幅
なビット線の配線抵抗の低減を図ることかできる。
第１図は本発明の一実施例の単位セルの概略的な平面医
第２図は同セルの第１の実施例のＩ−Ｔ’での部分断
面図 第３図は本発明の第２の実施例の単位セルの概略
的な平面＠ 第４図は同セルの第２の実施例のＩＩ−Ｉ
Ｉ’での部分断面図、第５図は従来例を示す概略的な断
面図である。 １・・・・基板 ２・・・・滌 ３・・・・Ｓｉの島領
域 ４・・・・ドレイン、 ５・・・・ゲート絶縁膜
６・・・・ワド撒 ７・・・・ソー７、．８・・・・蓄
積電板 ９・・・・ギャパシタ絶縁肱１０・・・・プレ
ート電極１１・・・・絶縁膜 １２・・・・ｐ゛形不純
物拡散層、１３・・・・絶縁膜１４・・・・ビット線
１５・・・・層間絶縁万人 ２２・・・・絶縁万人 ２
３・・・・ビ゛・ソｌ−撤 ２４・・・・絶縁力を代理
人の氏名 弁理士 粟野重孝 ほか１名１〇−
第２図は同セルの第１の実施例のＩ−Ｔ’での部分断
面図 第３図は本発明の第２の実施例の単位セルの概略
的な平面＠ 第４図は同セルの第２の実施例のＩＩ−Ｉ
Ｉ’での部分断面図、第５図は従来例を示す概略的な断
面図である。 １・・・・基板 ２・・・・滌 ３・・・・Ｓｉの島領
域 ４・・・・ドレイン、 ５・・・・ゲート絶縁膜
６・・・・ワド撒 ７・・・・ソー７、．８・・・・蓄
積電板 ９・・・・ギャパシタ絶縁肱１０・・・・プレ
ート電極１１・・・・絶縁膜 １２・・・・ｐ゛形不純
物拡散層、１３・・・・絶縁膜１４・・・・ビット線
１５・・・・層間絶縁万人 ２２・・・・絶縁万人 ２
３・・・・ビ゛・ソｌ−撤 ２４・・・・絶縁力を代理
人の氏名 弁理士 粟野重孝 ほか１名１〇−
Claims (2)
- （１）半導体基板の一部に複数の溝と、前記溝に囲まれ
た複数の島領域を形成し、前記島領域の上部にスイッチ
ングトランジスタのソース部を形成し、前記島領域の側
壁上にスイッチングトランジスタのドレイン部、ゲート
絶縁膜、ゲート電極を形成してなり、前記ソース部の上
部に蓄積電極を形成し、前記蓄積電極上にキャパシタ絶
縁膜をはさんでプレート電極を形成し、前記プレート電
極に外部から任意のバイアス電圧の印加を可能とし、か
つ、前記島領域を囲む溝で、隣接する単位セルを電気的
に分離してなり、隣接した単位セルの前記ドレイン部を
基板と反対導電形の不純物拡散層で電気的に接続するこ
とを特徴とする半導体メモリ装置。 - （２）特許請求の範囲第（１）項記載の半導体メモリ装
置において、溝底面上にビット線となる導電体層を形成
し、かつ島領域の側壁に形成されたスイッチングトラン
ジスタのドレイン部と電気的に接続されていることを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130670A JPH0425171A (ja) | 1990-05-21 | 1990-05-21 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130670A JPH0425171A (ja) | 1990-05-21 | 1990-05-21 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425171A true JPH0425171A (ja) | 1992-01-28 |
Family
ID=15039810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130670A Pending JPH0425171A (ja) | 1990-05-21 | 1990-05-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425171A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019529A1 (de) * | 1998-09-25 | 2000-04-06 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung |
| KR100288494B1 (ko) * | 1997-01-22 | 2001-06-01 | 포만 제프리 엘 | 반도체장치와그형성방법 |
| KR100295000B1 (ko) * | 1997-01-22 | 2001-09-07 | 포만 제프리 엘 | 반도체소자및그제조방법 |
| US8372724B2 (en) | 2009-05-22 | 2013-02-12 | Elpida Memory, Inc. | Device and manufacturing method thereof |
-
1990
- 1990-05-21 JP JP2130670A patent/JPH0425171A/ja active Pending
Cited By (5)
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