JPH04257257A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04257257A JPH04257257A JP3018596A JP1859691A JPH04257257A JP H04257257 A JPH04257257 A JP H04257257A JP 3018596 A JP3018596 A JP 3018596A JP 1859691 A JP1859691 A JP 1859691A JP H04257257 A JPH04257257 A JP H04257257A
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- impurity diffusion
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わり
、特にＤＲＡＭのメモリセルアレイの高密度化を図る新
規なデバイス構造に関する。
、特にＤＲＡＭのメモリセルアレイの高密度化を図る新
規なデバイス構造に関する。
【０００２】
【従来の技術】高密度ＤＲＡＭ用メモリセルとして、１
個のトランジスタと１個の容量部からなる「１トランジ
スタ・１キャパシタ」型メモリセルは、構成要素が少な
く、セル面積の縮小化が容易であるため、広く使用され
ている。特に、素子のより一層の微細化の要求に答える
ため、キャパシタ、及びスイッチングトランジスタ構造
の３次元化が提案されている。このことを示す、従来の
半導体メモリ装置を図５に示す。（参考文献：Ｋ．Ｓｕ
ｎｏｕｃｈｉ ｅｔ ａｌ，”Ａ ｓｕｒｒｏｕｎｄｉ
ｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ ｆ
ｏｒ ６４／２５６ Ｍｂｉｔ ＤＲＡＭｓ”ＩＥＤ
Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ アイ イー
テ゛ィ エム テクニカル タ゛イシ゛ェスト．１９
８９．ｐｐ２３−２６． ）図５は従来のメモリセル構
造の概略的な断面構造図である。ここで１０１はｐ形の
半導体基板、１０２はスイッチングトランジスタのドレ
インを形成するｎ＋形不純物拡散層、１０３は同じくス
イッチングトランジスタのソ−スを形成するｎ−形不純
物拡散層、１０４はゲ−ト絶縁膜、１０５はスイッチン
グトランジスタのゲ−ト電極（ワ−ド線）、１０６はビ
ット線、１０７はキャパシタ絶縁膜、１０８はセルプレ
−ト電極である。そして１０９は隣接するセル間のリ−
クを防ぐｐ−形の不純物拡散層、１１０、１１１は層間
絶縁膜である。以上述べてきたように、半導体基板に形
成された溝側面に、キャパシタ及びスイッチングトラン
ジスタを３次元的に形成している。
個のトランジスタと１個の容量部からなる「１トランジ
スタ・１キャパシタ」型メモリセルは、構成要素が少な
く、セル面積の縮小化が容易であるため、広く使用され
ている。特に、素子のより一層の微細化の要求に答える
ため、キャパシタ、及びスイッチングトランジスタ構造
の３次元化が提案されている。このことを示す、従来の
半導体メモリ装置を図５に示す。（参考文献：Ｋ．Ｓｕ
ｎｏｕｃｈｉ ｅｔ ａｌ，”Ａ ｓｕｒｒｏｕｎｄｉ
ｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ ｆ
ｏｒ ６４／２５６ Ｍｂｉｔ ＤＲＡＭｓ”ＩＥＤ
Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ アイ イー
テ゛ィ エム テクニカル タ゛イシ゛ェスト．１９
８９．ｐｐ２３−２６． ）図５は従来のメモリセル構
造の概略的な断面構造図である。ここで１０１はｐ形の
半導体基板、１０２はスイッチングトランジスタのドレ
インを形成するｎ＋形不純物拡散層、１０３は同じくス
イッチングトランジスタのソ−スを形成するｎ−形不純
物拡散層、１０４はゲ−ト絶縁膜、１０５はスイッチン
グトランジスタのゲ−ト電極（ワ−ド線）、１０６はビ
ット線、１０７はキャパシタ絶縁膜、１０８はセルプレ
−ト電極である。そして１０９は隣接するセル間のリ−
クを防ぐｐ−形の不純物拡散層、１１０、１１１は層間
絶縁膜である。以上述べてきたように、半導体基板に形
成された溝側面に、キャパシタ及びスイッチングトラン
ジスタを３次元的に形成している。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
のような構成では、島領域の下部の側壁上にプレ−ト電
極１０８に向き合ってｎ−形不純物拡散層で形成された
蓄積部１０３が存在するため、Ｓｉ基板１０１界面の結
晶欠陥に起因するリ−クや、ｎ−形不純物拡散層１０３
からの空乏層が島領域に拡がるためα粒子の入射に起因
するソフトエラ−発生などによるメモリ特性の劣化が生
じるという問題点を有していた。
のような構成では、島領域の下部の側壁上にプレ−ト電
極１０８に向き合ってｎ−形不純物拡散層で形成された
蓄積部１０３が存在するため、Ｓｉ基板１０１界面の結
晶欠陥に起因するリ−クや、ｎ−形不純物拡散層１０３
からの空乏層が島領域に拡がるためα粒子の入射に起因
するソフトエラ−発生などによるメモリ特性の劣化が生
じるという問題点を有していた。
【０００４】本発明は上記問題点に鑑み、上記従来の構
成と比較してより高性能の半導体記憶装置を提供するこ
とを目的とする。
成と比較してより高性能の半導体記憶装置を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、半導体基板上に設けた
複数の溝と、前記溝に囲まれた複数のＳｉ基板の島領域
にメモリセルが形成され、前記島領域の側壁上にスイッ
チングトランジスタが形成され、前記島領域の上部にス
イッチングトランジスタのソ−ス部を形成し、前記ソ−
ス部の上部に蓄積電極を形成し、前記蓄積電極上にキャ
パシタ絶縁膜をはさんでプレ−ト電極を形成し、さらに
前記島領域の下部にスイッチングトランジスタのドレイ
ン部を形成し、かつ前記ドレイン部がビット線と電気的
に接続されるという構成を備えたものである。
めに本発明の半導体記憶装置は、半導体基板上に設けた
複数の溝と、前記溝に囲まれた複数のＳｉ基板の島領域
にメモリセルが形成され、前記島領域の側壁上にスイッ
チングトランジスタが形成され、前記島領域の上部にス
イッチングトランジスタのソ−ス部を形成し、前記ソ−
ス部の上部に蓄積電極を形成し、前記蓄積電極上にキャ
パシタ絶縁膜をはさんでプレ−ト電極を形成し、さらに
前記島領域の下部にスイッチングトランジスタのドレイ
ン部を形成し、かつ前記ドレイン部がビット線と電気的
に接続されるという構成を備えたものである。
【０００６】
【作用】本発明は上記した構成によって、メモリセルの
キャパシタ部を島領域上部のスイッチングトランジスタ
のソ−ス部の上部に形成し、信号電荷の蓄積をポリＳｉ
よりなる蓄積電極とセルプレ−ト電極間のキャパシタ絶
縁膜で行うとともに、島領域の側壁にスイッチングトラ
ンジスタを形成し、ビット線を介してメモリセルの信号
を外部に取り出している。
キャパシタ部を島領域上部のスイッチングトランジスタ
のソ−ス部の上部に形成し、信号電荷の蓄積をポリＳｉ
よりなる蓄積電極とセルプレ−ト電極間のキャパシタ絶
縁膜で行うとともに、島領域の側壁にスイッチングトラ
ンジスタを形成し、ビット線を介してメモリセルの信号
を外部に取り出している。
【０００７】
【実施例】（実施例１）以下本発明の第１の実施例の半
導体記憶装置について、図面を参照しながら説明する。 図１は本発明の第１の実施例の半導体記憶装置の構成を
示す断面図である。図２は同実施例のメモリセルアレイ
の平面構成を概略的に示したもので、図１は図２のＩ−
Ｉ’線における断面図である。説明を容易にするため、
同一の構成要素は共通の番号で説明する。
導体記憶装置について、図面を参照しながら説明する。 図１は本発明の第１の実施例の半導体記憶装置の構成を
示す断面図である。図２は同実施例のメモリセルアレイ
の平面構成を概略的に示したもので、図１は図２のＩ−
Ｉ’線における断面図である。説明を容易にするため、
同一の構成要素は共通の番号で説明する。
【０００８】ここで、１はｐ形の半導体基板、２は基板
１に形成された溝、３は溝２によって囲まれたＳｉの島
領域、４は島領域３の下部に形成された基板１と反対の
導伝形を有するｎ＋型不純物拡散層よりなるドレイン、
５は島領域３の側壁上に形成されたゲ−ト絶縁膜、６は
ゲ−ト電極でワ−ド線となる。７は島領域３の上部に形
成された基板１と反対の導伝型を有するｎ＋型不純物拡
散層よりなるソ−スである。
１に形成された溝、３は溝２によって囲まれたＳｉの島
領域、４は島領域３の下部に形成された基板１と反対の
導伝形を有するｎ＋型不純物拡散層よりなるドレイン、
５は島領域３の側壁上に形成されたゲ−ト絶縁膜、６は
ゲ−ト電極でワ−ド線となる。７は島領域３の上部に形
成された基板１と反対の導伝型を有するｎ＋型不純物拡
散層よりなるソ−スである。
【０００９】次に８はソ−ス７の上部に形成されたポリ
シリコン膜等よりなる第１の蓄積電極で、隣接のメモリ
セル領域に伸びている。９は第１の蓄積電極８上に形成
されたＯＮＯ膜等よりなるキャパシタ絶縁膜、１０はソ
−ス７と第１の蓄積電極８を接続するコンタクト窓であ
る。また、１１はソ−ス７の上部および第１の蓄積電極
８の上部に形成された第２の蓄積電極で、隣接のメモリ
セル領域に伸び、第１の蓄積電極とオ−バ−ラップして
いる。１２は第２の蓄積電極１１上に形成されたキャパ
シタ絶縁膜、１３はソ−ス７と第２の蓄積電極１１を接
続するコンタクト窓、１４はキャパシタ絶縁膜９、１２
上に形成したポリシリコン膜等よりなるプレ−ト電極で
ある。
シリコン膜等よりなる第１の蓄積電極で、隣接のメモリ
セル領域に伸びている。９は第１の蓄積電極８上に形成
されたＯＮＯ膜等よりなるキャパシタ絶縁膜、１０はソ
−ス７と第１の蓄積電極８を接続するコンタクト窓であ
る。また、１１はソ−ス７の上部および第１の蓄積電極
８の上部に形成された第２の蓄積電極で、隣接のメモリ
セル領域に伸び、第１の蓄積電極とオ−バ−ラップして
いる。１２は第２の蓄積電極１１上に形成されたキャパ
シタ絶縁膜、１３はソ−ス７と第２の蓄積電極１１を接
続するコンタクト窓、１４はキャパシタ絶縁膜９、１２
上に形成したポリシリコン膜等よりなるプレ−ト電極で
ある。
【００１０】次に１５は溝２の底部に形成された絶縁膜
、１６は溝２の底部に形成された半導体基板１と同一導
伝型のｐ＋型不純物拡散層、１７は溝２を埋め、かつ蓄
積電極８、１１の下部及び側部に形成された絶縁膜、１
８はプレ−ト電極１４の上に形成された層間絶縁膜、１
９は半導体基板１と反対の導伝型のｎ＋型不純物拡散層
で形成されるビット線で、各メモリセルのドレイン４を
電気的に接続する。
、１６は溝２の底部に形成された半導体基板１と同一導
伝型のｐ＋型不純物拡散層、１７は溝２を埋め、かつ蓄
積電極８、１１の下部及び側部に形成された絶縁膜、１
８はプレ−ト電極１４の上に形成された層間絶縁膜、１
９は半導体基板１と反対の導伝型のｎ＋型不純物拡散層
で形成されるビット線で、各メモリセルのドレイン４を
電気的に接続する。
【００１１】このように、メモリセルのスイッチングト
ランジスタは、ドレインとなるｎ＋型不純物拡散層４、
ゲ−ト絶縁膜５、ワ−ド線となるゲ−ト電極６、および
島領域の上部に形成したソ−スとなるｎ＋型不純物拡散
層７により、半導体基板１に形成した溝２内、すなわち
前記島領域３の側壁上に縦型構造で形成されている。ま
た、蓄積電極８、１１、キャパシタ絶縁膜９、１２およ
びプレ−ト電極１４からなる容量部は、半導体基板１の
一部からなる島領域３上に形成され、特にキャパシタ絶
縁膜９、１２は半導体基板１から離れた位置に存在する
。
ランジスタは、ドレインとなるｎ＋型不純物拡散層４、
ゲ−ト絶縁膜５、ワ−ド線となるゲ−ト電極６、および
島領域の上部に形成したソ−スとなるｎ＋型不純物拡散
層７により、半導体基板１に形成した溝２内、すなわち
前記島領域３の側壁上に縦型構造で形成されている。ま
た、蓄積電極８、１１、キャパシタ絶縁膜９、１２およ
びプレ−ト電極１４からなる容量部は、半導体基板１の
一部からなる島領域３上に形成され、特にキャパシタ絶
縁膜９、１２は半導体基板１から離れた位置に存在する
。
【００１２】次に、第１の実施例の半導体記憶装置の製
造方法を簡単に説明する。異方性のエッチングにより半
導体基板１に溝２を形成する。この際、この溝２に囲ま
れた半導体基板１の一部は、島領域３となる。次に、Ｃ
ＶＤ法等により溝２の内部に絶縁膜（図示せず）を形成
した後、溝２の底部の絶縁膜を除去する。次に、イオン
注入またはＳＯＧ等の固相拡散等によりドレインとなる
ｎ＋型不純物拡散層４およびビット線１９を形成する。 次に、一旦、島領域３の側壁部すなわち溝２の側壁部に
形成した絶縁膜を除去した後、熱酸化により溝２の側壁
部および底部にゲ−ト絶縁膜５および絶縁膜１５を形成
しさらに、このゲ−ト絶縁膜５上にＬＰ−ＣＶＤ法等に
よりポリシリコン膜を堆積することにより、ワ−ド線と
なるゲ−ト電極６を形成する。次に、イオン注入により
島領域３の表面にソ−スとなるｎ＋型不純物拡散層７を
形成する。そして、表面に絶縁膜を堆積することにより
溝２の内部を絶縁膜１７で充填した後、エッチバック法
等により表面を平坦化する。さらに、絶縁膜１７上に薄
い窒化膜を敷き、その上に酸化膜を形成する（図示せず
）。
造方法を簡単に説明する。異方性のエッチングにより半
導体基板１に溝２を形成する。この際、この溝２に囲ま
れた半導体基板１の一部は、島領域３となる。次に、Ｃ
ＶＤ法等により溝２の内部に絶縁膜（図示せず）を形成
した後、溝２の底部の絶縁膜を除去する。次に、イオン
注入またはＳＯＧ等の固相拡散等によりドレインとなる
ｎ＋型不純物拡散層４およびビット線１９を形成する。 次に、一旦、島領域３の側壁部すなわち溝２の側壁部に
形成した絶縁膜を除去した後、熱酸化により溝２の側壁
部および底部にゲ−ト絶縁膜５および絶縁膜１５を形成
しさらに、このゲ−ト絶縁膜５上にＬＰ−ＣＶＤ法等に
よりポリシリコン膜を堆積することにより、ワ−ド線と
なるゲ−ト電極６を形成する。次に、イオン注入により
島領域３の表面にソ−スとなるｎ＋型不純物拡散層７を
形成する。そして、表面に絶縁膜を堆積することにより
溝２の内部を絶縁膜１７で充填した後、エッチバック法
等により表面を平坦化する。さらに、絶縁膜１７上に薄
い窒化膜を敷き、その上に酸化膜を形成する（図示せず
）。
【００１３】次に、島領域３上の絶縁膜１７および酸化
膜に開口窓１０を形成し、この開口窓１０上にＬＰ−Ｃ
ＶＤ法等によりポリシリコン膜を堆積し、このポリシコ
ン膜にｎ型の不純物を拡散する。そして、このポリシリ
コン膜をレジストパタ−ンを用いてエッチングすること
により、第１の蓄積電極８を形成する。次に、ＣＶＤ法
等により第１の蓄積電極８上に酸化膜（図示せず）を堆
積する。そして、開口窓１３を形成し、この開口窓１３
上にＬＰ−ＣＶＤ法等によりポリシリコン膜を堆積し、
このポリシコン膜にｎ型の不純物を拡散するそして、こ
のポリシリコン膜をレジストパタ−ンを用いてエッチン
グすることにより、第２の蓄積電極１１を形成する。こ
こで、第１の蓄積電極８と第２の蓄積電極１１は隣接メ
モリセル間で互いにオ−バ−ラップし、表面積を増大し
ている。
膜に開口窓１０を形成し、この開口窓１０上にＬＰ−Ｃ
ＶＤ法等によりポリシリコン膜を堆積し、このポリシコ
ン膜にｎ型の不純物を拡散する。そして、このポリシリ
コン膜をレジストパタ−ンを用いてエッチングすること
により、第１の蓄積電極８を形成する。次に、ＣＶＤ法
等により第１の蓄積電極８上に酸化膜（図示せず）を堆
積する。そして、開口窓１３を形成し、この開口窓１３
上にＬＰ−ＣＶＤ法等によりポリシリコン膜を堆積し、
このポリシコン膜にｎ型の不純物を拡散するそして、こ
のポリシリコン膜をレジストパタ−ンを用いてエッチン
グすることにより、第２の蓄積電極１１を形成する。こ
こで、第１の蓄積電極８と第２の蓄積電極１１は隣接メ
モリセル間で互いにオ−バ−ラップし、表面積を増大し
ている。
【００１４】次に、絶縁膜１７上に敷いた窒化膜の上の
酸化膜をウエットエッチング等ですべて除去した後、第
１の蓄積電極８と第２の蓄積電極１１の表面に熱酸化ま
たはＣＶＤ法等により第１のキャパシタ絶縁膜９および
第２のキャパシタ絶縁膜１２を形成する。そして、これ
らのキャパシタ絶縁膜上にＬＰ−ＣＶＤ法等によりポリ
シリコン膜を堆積してプレ−ト電極１４を形成し、メモ
リセルの形成プロセスを終了する。
酸化膜をウエットエッチング等ですべて除去した後、第
１の蓄積電極８と第２の蓄積電極１１の表面に熱酸化ま
たはＣＶＤ法等により第１のキャパシタ絶縁膜９および
第２のキャパシタ絶縁膜１２を形成する。そして、これ
らのキャパシタ絶縁膜上にＬＰ−ＣＶＤ法等によりポリ
シリコン膜を堆積してプレ−ト電極１４を形成し、メモ
リセルの形成プロセスを終了する。
【００１５】（実施例２）本発明の第２の実施例を図３
、図４を用いて説明する。ここで、図３は本発明の第２
の実施例の半導体記憶装置の構成を示す断面図である。 図４は同実施例のメモリセルアレイの平面構成を概略的
に示したもので、図３は図４のＩ−Ｉ’断面図である。 説明を容易にするため、前記第１の実施例と同一の構成
要素は共通の番号で説明するここで、２２は溝２の底部
および島領域３の側壁部の下部に形成した絶縁膜、２３
は絶縁膜２２上に形成され、絶縁膜２２の側壁部に設け
られた開口窓２１を介してドレインとなるｎ＋型不純物
拡散層４に電気的に接続されたビット線で、ポリシリコ
ン膜、ポリサイドおよびメタル等の導電性膜からなる。 この導電性膜からなるビット線は、不純物拡散層からな
るビット線よりも低抵抗なものとなる。また、２４はビ
ット線２３上に形成されてゲ−ト電極６とビット線２３
とを電気的に絶縁するための絶縁膜である。
、図４を用いて説明する。ここで、図３は本発明の第２
の実施例の半導体記憶装置の構成を示す断面図である。 図４は同実施例のメモリセルアレイの平面構成を概略的
に示したもので、図３は図４のＩ−Ｉ’断面図である。 説明を容易にするため、前記第１の実施例と同一の構成
要素は共通の番号で説明するここで、２２は溝２の底部
および島領域３の側壁部の下部に形成した絶縁膜、２３
は絶縁膜２２上に形成され、絶縁膜２２の側壁部に設け
られた開口窓２１を介してドレインとなるｎ＋型不純物
拡散層４に電気的に接続されたビット線で、ポリシリコ
ン膜、ポリサイドおよびメタル等の導電性膜からなる。 この導電性膜からなるビット線は、不純物拡散層からな
るビット線よりも低抵抗なものとなる。また、２４はビ
ット線２３上に形成されてゲ−ト電極６とビット線２３
とを電気的に絶縁するための絶縁膜である。
【００１６】第１の実施例と同様に、ドレインとなるｎ
＋型不純物拡散層４、ゲ−ト絶縁膜５、ワ−ド線となる
ゲ−ト電極６、および島領域の上部に形成したソ−スと
なるｎ＋型不純物拡散層７により半導体基板１に形成し
た溝２内、すなわち前記島領域３の側壁上にメモリセル
のスイッチングトランジスタを縦型構造で形成すること
になる。また蓄積電極８、１１キャパシタ絶縁膜９、１
２およびプレ−ト電極１４からなる容量部は、半導体基
板１の一部からなる島領域３上に形成され、特にキャパ
シタ絶縁膜９、１２は半導体基板１から離れた位置に存
在する。
＋型不純物拡散層４、ゲ−ト絶縁膜５、ワ−ド線となる
ゲ−ト電極６、および島領域の上部に形成したソ−スと
なるｎ＋型不純物拡散層７により半導体基板１に形成し
た溝２内、すなわち前記島領域３の側壁上にメモリセル
のスイッチングトランジスタを縦型構造で形成すること
になる。また蓄積電極８、１１キャパシタ絶縁膜９、１
２およびプレ−ト電極１４からなる容量部は、半導体基
板１の一部からなる島領域３上に形成され、特にキャパ
シタ絶縁膜９、１２は半導体基板１から離れた位置に存
在する。
【００１７】次に、第２の実施例の半導体記憶装置の製
造方法を簡単に説明する。第１の実施例と同様にして、
半導体基板１に溝２および島領域３を形成し、島領域３
の側壁部にイオン注入またはＳＯＧ等の固相拡散等によ
りドレインとなるｎ＋ 型不純物拡散層４を形成する。 そして、溝２の底部および島領域３の側壁部の下部に絶
縁膜２２を形成した後、絶縁膜２２の側壁部に開口窓２
１を設ける。次に、この開口窓２１を介してドレインと
なるｎ＋型不純物拡散層４に電気的に接続したビット線
２３を形成する。このビット線２３は不純物を拡散させ
たポリシリコン膜、ポリサイドおよびメタル等の導電性
膜からなる。次に、ビット線２３上にＣＶＤ法等により
絶縁膜２４を形成した後、溝２の側壁部すなわち島領域
３の側壁部に熱酸化によりゲ−ト絶縁膜５を形成する。 そして、このゲ−ト絶縁膜５上にワ−ド線となるゲ−ト
電極６を形成する。その後、第１の実施例と同様にして
、ソ−スとなるｎ＋型不純物拡散層７、絶縁膜１７、第
１の蓄積電極８、第２の蓄積電極１１、第１のキャパシ
タ絶縁膜９、第２のキャパシタ絶縁膜１２およびプレ−
ト電極１４を形成し、メモリセルの形成プロセスを終了
する。
造方法を簡単に説明する。第１の実施例と同様にして、
半導体基板１に溝２および島領域３を形成し、島領域３
の側壁部にイオン注入またはＳＯＧ等の固相拡散等によ
りドレインとなるｎ＋ 型不純物拡散層４を形成する。 そして、溝２の底部および島領域３の側壁部の下部に絶
縁膜２２を形成した後、絶縁膜２２の側壁部に開口窓２
１を設ける。次に、この開口窓２１を介してドレインと
なるｎ＋型不純物拡散層４に電気的に接続したビット線
２３を形成する。このビット線２３は不純物を拡散させ
たポリシリコン膜、ポリサイドおよびメタル等の導電性
膜からなる。次に、ビット線２３上にＣＶＤ法等により
絶縁膜２４を形成した後、溝２の側壁部すなわち島領域
３の側壁部に熱酸化によりゲ−ト絶縁膜５を形成する。 そして、このゲ−ト絶縁膜５上にワ−ド線となるゲ−ト
電極６を形成する。その後、第１の実施例と同様にして
、ソ−スとなるｎ＋型不純物拡散層７、絶縁膜１７、第
１の蓄積電極８、第２の蓄積電極１１、第１のキャパシ
タ絶縁膜９、第２のキャパシタ絶縁膜１２およびプレ−
ト電極１４を形成し、メモリセルの形成プロセスを終了
する。
【００１８】以上のように第１および第２の実施例によ
れば、ドレインとなるｎ＋型不純物拡散層４、ゲ−ト絶
縁膜５およびワ−ド線となるゲ−ト電極６、それに島領
域の上部に形成したソ−スとなるｎ＋型不純物拡散層７
からなるスイッチングトランジスタは、半導体基板１に
形成した溝２内、すなわち、島領域３の側壁上に存在し
、また第１の蓄積電極８、第２の蓄積電極１１、第１の
キャパシタ絶縁膜９、第２のキャパシタ絶縁膜１２およ
びプレ−ト電極１４からなる容量部は、半導体基板１の
一部からなる島領域３上に存在する。したがって、容量
部を構成する第１のキャパシタ絶縁膜９、第２のキャパ
シタ絶縁膜１２は半導体基板１から離れた位置に存在す
る。これにより、半導体基板１中に発生したリ−ク電流
の影響を受けにくく、ソフトエラ−耐性の高い容量部を
有する半導体記憶装置を得ることができる。
れば、ドレインとなるｎ＋型不純物拡散層４、ゲ−ト絶
縁膜５およびワ−ド線となるゲ−ト電極６、それに島領
域の上部に形成したソ−スとなるｎ＋型不純物拡散層７
からなるスイッチングトランジスタは、半導体基板１に
形成した溝２内、すなわち、島領域３の側壁上に存在し
、また第１の蓄積電極８、第２の蓄積電極１１、第１の
キャパシタ絶縁膜９、第２のキャパシタ絶縁膜１２およ
びプレ−ト電極１４からなる容量部は、半導体基板１の
一部からなる島領域３上に存在する。したがって、容量
部を構成する第１のキャパシタ絶縁膜９、第２のキャパ
シタ絶縁膜１２は半導体基板１から離れた位置に存在す
る。これにより、半導体基板１中に発生したリ−ク電流
の影響を受けにくく、ソフトエラ−耐性の高い容量部を
有する半導体記憶装置を得ることができる。
【００１９】
【発明の効果】以上述べてきたように、本発明において
は、（１）１つの島領域に縦型のスイッチングトランジ
スタとポリシリコン間にはさまれた容量部よりなる１ト
タンジスタ１キャパシタ型ＤＲＡＭの全ての構成要素を
形成し、２次元平面的に見て大幅なメモリセルの高密度
化を実現するとともに、（２）信号電荷の蓄積を半導体
基板上から離れたポリシリコンの蓄積電極とプレ−ト電
極にはさまれたキャパシタ絶縁膜で行うことにより、基
板に入射したα線によって誘起されるソフトエラ−に非
常に強いということや、半導体基板上の結晶欠陥に起因
するリ−クが従来に比べて少ないなどの効果を得ること
ができる。
は、（１）１つの島領域に縦型のスイッチングトランジ
スタとポリシリコン間にはさまれた容量部よりなる１ト
タンジスタ１キャパシタ型ＤＲＡＭの全ての構成要素を
形成し、２次元平面的に見て大幅なメモリセルの高密度
化を実現するとともに、（２）信号電荷の蓄積を半導体
基板上から離れたポリシリコンの蓄積電極とプレ−ト電
極にはさまれたキャパシタ絶縁膜で行うことにより、基
板に入射したα線によって誘起されるソフトエラ−に非
常に強いということや、半導体基板上の結晶欠陥に起因
するリ−クが従来に比べて少ないなどの効果を得ること
ができる。
【００２０】また、特に本発明の第２の実施例において
は、ビット線の材料にポリシリコン、ポリサイドおよび
メタル等の導電性膜を用いることにより、従来の不純物
拡散層のみのビット線に比べ大幅なビット線の配線抵抗
の低減を図ることができる。
は、ビット線の材料にポリシリコン、ポリサイドおよび
メタル等の導電性膜を用いることにより、従来の不純物
拡散層のみのビット線に比べ大幅なビット線の配線抵抗
の低減を図ることができる。
【図１】図１はこの発明の第１の実施例の半導体記憶装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図２】図２は同実施例の半導体記憶装置の構成を示す
平面図である。
平面図である。
【図３】図３はこの発明の第２の実施例の半導体記憶装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図４】図４は同実施例の半導体記憶装置の構成を示す
平面図である。
平面図である。
【図５】図５は従来の半導体記憶装置の構成を示す断面
図である。
図である。
１ 半導体基板
２ 溝
３ 島領域
４ ｎ＋型の不純物拡散層（ドレイン）５ ゲ−ト
絶縁膜 ６ ゲ−ト電極（ワ−ド線） ７ ｎ＋型の不純物拡散層（ソ−ス）８ 第１の蓄
積電極 ９ 第１のキャパシタ絶縁膜 １１ 第２の蓄積電極 １２ 第２のキャパシタ絶縁膜 １４ プレ−ト電極 １９、２３ ビット線
絶縁膜 ６ ゲ−ト電極（ワ−ド線） ７ ｎ＋型の不純物拡散層（ソ−ス）８ 第１の蓄
積電極 ９ 第１のキャパシタ絶縁膜 １１ 第２の蓄積電極 １２ 第２のキャパシタ絶縁膜 １４ プレ−ト電極 １９、２３ ビット線
Claims (3)
- 【請求項１】 第１導伝型の半導体基板に形成した溝
と、前記溝に囲まれた前記半導体基板の一部からなる島
領域と、前記島領域の上部に形成したメモリセルのスイ
ッチングトランジスタのソ−ス部となる第２導伝型の第
１の半導体層と、前記第１の半導体層上に形成した蓄積
電極と、前記蓄積電極の表面に形成したキャパシタ絶縁
膜と、前記キャパシタ絶縁膜上に形成したプレ−ト電極
と、前記島領域の側壁部の下部に形成したメモリセルの
スイッチングトランジスタのドレイン部となる第２導電
型の第２の半導体層と、前記島領域の側壁部上に形成し
たゲ−ト絶縁膜と、前記ゲ−ト絶縁膜上に形成したワ−
ド線となるゲ−ト電極と、前記第２の半導体層に電気的
に接続したビット線とを備えた半導体記憶装置。 - 【請求項２】 前記ビット線が前記溝底部に形成され
た導電体膜からなることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記蓄積電極が複数の蓄積電極で構成
されてなり、かつ隣接のメモリセル間でオ−バ−ラップ
することを特徴とする請求項１または２記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018596A JPH04257257A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018596A JPH04257257A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257257A true JPH04257257A (ja) | 1992-09-11 |
Family
ID=11976025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018596A Pending JPH04257257A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100258371B1 (ko) * | 1993-12-08 | 2000-06-01 | 사와무라 시코 | 반도체 기억장치 및 그 제조방법 |
| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
-
1991
- 1991-02-12 JP JP3018596A patent/JPH04257257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100258371B1 (ko) * | 1993-12-08 | 2000-06-01 | 사와무라 시코 | 반도체 기억장치 및 그 제조방법 |
| US6521937B1 (en) | 1999-09-02 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Memory cell device including overlapping capacitors |
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