KR100258371B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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KR100258371B1
KR100258371B1 KR1019940031068A KR19940031068A KR100258371B1 KR 100258371 B1 KR100258371 B1 KR 100258371B1 KR 1019940031068 A KR1019940031068 A KR 1019940031068A KR 19940031068 A KR19940031068 A KR 19940031068A KR 100258371 B1 KR100258371 B1 KR 100258371B1
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요시끼 나가또모
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사와무라 시코
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Abstract

[목적] 메모리 셀의 축적전극의 면적을 보다 넓힐 수 있는 반도체 기억장치의 구조 및 그 제조방법의 제공.
[구성] 데이터선 방향에 인접해 있는 2개의 메모리 셀의 축적전극(60) 끼리 윤곽이 가지런히 겹쳐맞추어져 있다. 그 결과, 축적전극(60)을 2개의 메모리 셀의 영역에 걸쳐서 넓힐 수 있다. 또, 겹쳐 맞춰진 축적전극(60)은, 서로 전기적으로 절연되어 있으며, 상측의 축적전극(60a)이 하측의 축적전극(60b)을 관통하고 있다.

Description

반도체 기억장치 및 그 제조방법
제1도는 제1실시예의 반도체 기억장치의 구조의 설명에 제공되는 평면도 및 단면도.
제2a도∼제2c도는, 제1실시예의 반도체 기억장치와 동일한 구조의 축적전극의 면적과, 종래예와 동일한 구조의 축적전극의 면적을 비교하여 설명하기 위한 평면패턴이다.
제3도는 제2실시예의 반도체 기억장치의 구조의 설명에 제공되는 평면도 및 단면도.
제4a도∼제4c도는, 제3실시예의 반도체 기억장치의 제조방법의 설명에 제공되는 단면 공정도.
제5a도∼제5c도는, 제4c도에 이어지는 단면 공정도.
제6a∼제6도는, 제5c도에 이어지는 단면 공정도.
제7a도 및 제7b도는, 제6c도에 이어지는 단면 공정도.
제8a도∼제8c도는, 제4실시예의 반도체 기억장치의 제조방법의 설명에 제공되는 도면이며, 제5c도에 이어지는 단면 공정도.
제9도는 제5실시예의 반도체 기억장치의 구조의 설명에 제공되는 단면도.
제10a도 및 제10b도는, 제5실시예의 1GbDRAM의 축적전극의 면적과, 종래의 1GbDRAM의 축적전극의 면적을 비교하여 설명하기 위한 평면패턴이다.
제11a도∼제11c도는, 종래의 반도체 기억장치의 제조방법의 설명에 제공되는 전반(前半)의 단면 공정도.
제12a도 및 제12b도는, 제11c도에 이어지는, 후반의 단면 공정도.
제12c도는 제12b도의 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 12 : 소자분리용 산화막
14 : 게이트 산화막 16 : 워드선
18 : 제1산화막 20 : 질화막
22 : 제2산화막 24 : 제1콘택트 홀
26 : 제1축적전극 28 : 제3산화막
30 : 제2콘택트 홀 32 : 제2축적전극
34 : 커패시터 절연막 36 : 셀 플레이트
40 : 실리콘 기판 42 : 필드 산화막
44 : 게이트 산화막 46 : 워드선
48 : 데이터선 50 : 메모리 셀 영역
52 : 데이터선 콘택트 홀 54 : 중간 절연막
56 : 에칭 스토퍼층 58 : 셀 플레이트
60 : 축적전극 60a : 상측의 축적전극
60b : 하측의 축적전극 62 : 셀 플레이트
64 : 축적전극 64a : 상측의 축적전극
64b : 하측의 축적전극 66 : 게이트 산화막
68 : 희생막 70 : 제1콘택트 홀
72 : 하측의 축적전극막(제1축적전극막)
74 : 희생막 76 : 제2콘택트 홀
78 : 절연막(열산화막) 82 : 제1축적전극
84 : 제2축적전극 86 : 축적전극
88 : 사이드 월 90 : 축적전극
92 : 제1축적전극 94 : 제2축적전극
96 : 제3축적전극 98 : 제4축적전극
이 발명은, 반도체 기억장치, 특히 다이나믹 랜덤 액세스 메모리(이하 DRAM이라 칭한다)
의 메모리 셀의 구조 및 그 제조방법에 관한 것이다.
종래의 DRAM의 구조 및 제조방법의 기술의 일예가 문헌「인터내쇼날·일렉트론·디바이스·미팅(International Electron Device Meeting(IEDM)), 1989, pp. 31-34」에 개시되어 있다. 이 문헌에 개시된 기술에 의하면, 인접하는 축적전극(스트리지 전극)의 일부분끼리를 오버랩시켜서 커패시터 면적을 넓히고 있다. 그 결과, 통상의 스택드커패시터 셀에 비교하여 메모리 셀 용량이 큰 DRAM을 얻을 수 있다.
이하, 이 출원에 관한 발명의 이해를 용이하게 하기 위하여, 제11도 및 제12도를 참조하여, 상술한 문헌에 개시의 DRAM의 구조 및 제조방법에 대해서 설명한다. 제11a도∼제11c도 및 제12a도∼제12b도는 종래의 DRAM의 제조방법의 설명에 제공되는 공정도이다. 또, 제12c도는, 제12b도의 평면도이다.
(a)우선, 실리콘 기판(10) 상에 소자분리용 산화막(12)을 형성한다.
다음에, 소자분리용 산화막(12)간의 실리콘 기판(10) 상에, 게이트 산화막(14)을 형성한다. 다음에, 워드선(16) 및 데이터선(도시하지 않음)을 형성한다. 다음에, 게이트 산화막(14)등을 형성한 실리콘 기판(10) 상 전면(全面)에, 제1산화막(18), 질화막(20) 및 제2산화막(22) 을 순차적으로 적층한다. 다음에, 제1 산화막(18), 질화막(20) 및 제2산화막(22)을 순차적으로 적층한다. 다음에,제1산화막(18), 질화막(20) 및 제2산화막(22)을 관통하여, 제1콘택트 홀(24)을 형성한다. 다음에, 제1콘택트 홀(24) 및 제2산화막(22)상에, 제1축적전극(26)을 포토리소그래피 및 에칭에 의해 형성한다.(제11a도).
(b) 다음에, 제1축전전극(26)을 형성한 적층체상 전면에 제3산화막(28)을 형성한다. 다음에, 제1축적전극(26)에 인접하는 축적전극의 콘택트 홀로서, 다음에, 제1∼제3산화막(18, 22, 28)과 질화막(20)을 관통하는 제2콘택트 홀(30)을 형성한다(제11b도).
(c) 다음에, 제2콘택트 홀(30) 및 제3산화막(28)상에, 제2축적전극(32)을 포토리소그래피 및 에칭에 의해 형성한다(제11c도).
(d) 다음에, 질화막(20) 보다도 상측의 제2 및 제3산화막(22, 28)을 제거한다.(제12a도).
(e) 다음에, 제1 및 제2축적전극(26, 32)의 표면을 커패시터 절연막(34)으로 덮는다. 다음에, 커패시터 절연막(34)을 통하여 제1 및 제2축적전극(6, 32) 상에 셀 플레이트(36)을 형성한다.(제12b도).
여기에서, 제12b도의 평면도를 제12c도에 나타낸다. 제12b도는, 제12c도의 A-A선에 따른 자른면의 단면도에 상당한다. 종래예의 DRAM에서는, 데이터선 방향에 인접하는 제1 및 제2축적전극의 일부가 서로 겹쳐맞춰져 있으며, 이 겹쳐맞춰짐 부분의 면적만큼 커패시터의 증가를 도모하고 있다.
다음에, 이 종래예의 반도체 기억장치의 동작원리에 대해서 설명한다.
각 메모리 셀에서는, 데이터선 콘택트 홀과 축적전극의 콘택트 홀과의 사이의 게이트 산화막상에 워드선이 뻗어있으며, 게이트 산화막상에서 워드선은 스위칭 소자의 게이트 전극으로서 작용한다. 데이터선으로 부터의 신호는 게이트 전극이 ON 상태일 때, 축적전극의 콘택트 홀을 통하여 축적전극을 전하로서 주어진다. 축적전극과 커패시터 절연막을 통하여 대향하고 있는 축적전극과 셀 플레이트는 용량부를 형성한다. 이 셀 플레이트에는 통상 일정의 전압이 인가되어 있기 때문에, 이 용량부에 비트신호로서의 전위(전하)를 유지할 수 있다.
그러나, 종래예에서 얻어진 메모리 셀 구조에 있어서는, 축적전극은, 서로 인접하는 메모리 셀의 콘택트 홀의 앞의 영역에서만 겹쳐맞춰져 있다. 그래서, 종래예의 메모리 셀 구조에서는, 커패시터의 면적을 확대하는데 한도가 있기 때문에, 이 이상의 고집적화에는 충분히 대응할 수 없다. 즉, 개개의 메모리 셀의 점유면적을 보다 좁게하면서, 축적전극의 면적을 유지 또는 확대하여 메모리 셀 용량을 확대하는 것은 곤란하다.
또, 상술한 종래예의 제조공정에서는, 각 축적전극마다 축적전극의 외주의 윤곽을 형성하는 포토리소그래피 및 에칭을 행하고 있다. 이 때문에, 제조공정이 복잡해져 버린다.
따라서, 이 발명의 제1목적은, 메모리 셀의 축적전극의 면적을 보다 넓힐 수 있는 반도체 기억장치의 구조를 제공되는 데에 있다.
또, 이 발명의 제2목적은, 축적전극의 면적을 보다 넓게한 용량부를 용이하게 얻을 수 있는 반도체 기억장치의 제조방법을 제공되는 데에 있다.
이 발명의 제1목적의 달성을 위해서, 이 발명에 관한 반도체 기억장치에 의하면, 기판상에 형성된 각 메모리별로, 커패시터 절연막을 통하여 셀 플레이트와 대향한 축적전극을 갖는 용량부를 구비하여 이루어지는 반도체 기억장치에 있어서, 서로 인접하는 복수의 축적전극이, 각각의 윤곽이 가지런히 겹쳐맞춰져 있으며, 겹쳐진 축적전극은, 서로 전기적으로 절연되고, 또, 각각 당해 축적전극으로 부터 하측으로 겹쳐맞춰져 있는 다른 축적전극을 관통하여 기판과 전기적으로 도통하여 이루어지는 것을 특징으로 한다.
또, 이 발명의 제2목적의 달성을 도모하기 위해서, 이 발명에 관한 반도체 기억장치의 제조방법에 의하면, 반도체 기억장치의 메모리 셀의 용량부를 제조하는 것에 있어서,
(a) 소자 분리영역을 형성한 기판의 상측에, 에칭 스토퍼층을 형성하는 공정과,
(b) 이 에칭 스토퍼층상에 희생막을 형성하는 공정과,
(c) 이 희생막의 표면으로 부터 기판에 달하는 제1콘택트 홀을 형성하는 공정과,
(d) 이 희생막 및 제1콘택트 홀상에 최하층의 축적전극막을 형성하는 공정과,
(e) 최하층의 축적전극막상에 새로운 희생막을 형성하는 공정과,
(f) 최하층의 이 희생막의 표면으로 부터 축적전극막을 관통하여 기판에 달하는 제2콘택트 홀을 형성하는 공정과,
(g) 이 제2콘택트 홀의 측벽에 노출된 축적전극막부분에, 절연막을 형성하는 공정과,
(h) 절연막을 형성한 후, 제2콘택트 홀 및 최상층의 희생막상에, 축적전극막을 형성하는 공정과,
(i) 축적전극막을 형성한 적층체에 대해서, 1회의 포토리소그래피 및 에칭을 행하여, 윤곽이 서로 가지런히 겹쳐진 축적전극을 형성하는 공정과,
(j) 축적전극을 형성한 후에, 모든 희생막을 제거하는 공정과,
(k) 축적전극의 표면을 커패시터 절연막으로 덮은 후, 이 커패시터 절연막을 통하여 축적전극과 서로 대향하는 셀 플레이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
또, 예를 들면, 상술의 (e)∼(h)의 공정을 1회 이상 반복하여도 좋다.
또, 예를 들면, 상술의 (g)공정은, 제2콘택트 홀의 측벽에 노출된 축적전극막 부분의 표면에, 절연막으로서 열산화막을 형성하는 공정을 포함하면 좋다.
또, 예를 들면, 상술한 (g)의 공정은, 절연막으로서, 제2콘택트 홀의 측벽에 사이드 월을 형성하는 공정을 포함하여도 좋다.
이 발명의 반도체 기억장치의 구조에 의하면, 인접하는 복수의 메모리 셀의 축적전극을, 그 윤곽이 가지런히 겹추어서 형성되어 있다. 또한, 최하층의 축적전극을 제외하는 축적전극은, 보다 하측의 축적전극을 관통하는 콘택트 홀에 의해, 기판(예를 들면 반도체 기판)과 전기적으로 도통하고, 또, 겹쳐맞춰져있는 축적전극끼리는 서로 전기적으로 절연되어 있다. 그 결과, 축적전극을 인접하는 축적전극의 콘택트 홀 보다도 멀리까지 넓힐 수 있다. 이 때문에, 메모리 셀 1개당의 점유하는 면적을 늘리지않고, 축적전극의 면적을 넓힘으로써, 커패시터 용량을 늘릴 수 있다.
또, 이 발명의 반도체 기억장치의 구조에서는, 특히, 축적전극을 3층 이상 겹쳐맞추면, 종래예와 비교하여 대폭적으로 축적전극의 면적을 늘릴 수 있다.
또, 이 발명의 반도체 기억장치의 제조방법에 의하면, 축적전극막을 겹쳐맞추어서 형성한 후, 1회의 포토리소그래피 및 에칭에 의해, 겹쳐맞추어진 축적전극을 그 윤곽이 가지런하게 형성한다. 그 때문에, 1층의 축적전극을 형성할 때마다 그 윤곽을 형성하는 경우와 비교하여, 제조공정을 간략화할 수 있다. 또, 이 발명의 반도체 기억장치의 제조방법에 의하면, 콘택트 홀을 형성한 후, 콘택트 홀의 측벽의 절연막(예를 들면, 열산화막 또는 사이드 월)을 형성하기 때문에, 겹쳐맞춰져 있는 축적전극을 서로 전기적으로 절연시킬 수 있다.
이하, 도면을 참조하여, 이 발명의 반도체 기억장치 및 그 제조방법의 실시예에 대해서 설명한다. 그리고, 이하에 참조하는 도면은, 이 발명을 이해할 수 있는 정도에 각 구성성분의 크기, 형상 및 배치관계를 개략적으로 나타내고 있는 데 지나지 않는다. 따라서, 이 발명은 도시예에 한정되는 것이 아님은 명확하다.
[제1실시예]
제1실시예에서는, 제1도를 참조하여, 이 발명의 반도체 기억장치의 구조의 일예에 대해서 설명한다. 제1a도는, 제1실시예의 반도체 기억장치의 설명에 제공되는 평면도이다. 제1b도는, 제1a도의 A-A선에 따른 자름부에 있어서의 단면도이다. 그리고, 제1a도에서는, 셀 플레이트, 에칭 스토퍼층 및 층간 절연막을 생략하여 나타내고 있다.
이 실시예에서는, 기판으로서 실리콘 기판(40)을 이용하고, 이 실린콘 기판(40)상에는, 필드 산화막(42)에 의해 분리된 메모리 셀이 늘어서 있다. 실리콘 기판(40)상에는, 메모리 셀의 영역에 형성된 게이트 산화막(44) 및 필드 산화막(42)을 통하여 워드선(46) 및 데이터선(48)이 평면패턴에서 서로 직교하는 방향으로 뻗어있다. 그리고, 데이터선(48)은, 메모리 셀 영역(50)에 형성된 데이터선 콘택트 홀(52)에 있어서, 실리콘 기판(40)과 도통하고 있다. 그리고, 실리콘 기판(40)상에는, 층간 절연막(54) 및 질화막의 에칭 스토퍼층(56)을 순차적으로 적층하고 있다.
제1도에서는, 데이터선 방향에 따라서 거의 2비트분의 메모리 셀을 나타내고 있다. 각 메모리 셀은, 에칭 스토퍼층(56)의 상측에, 커패시터 절연막(도시하지 않음)을 통하여 셀 플레이트(58)와 대향한 축적전극(60)을 갖는 용량부를 구비하고 있다.
이 실시예에서는, 데이터선 방향에 인접해 있는 2개의 메모리 셀의 축적전극(60)까리 윤곽이 가지런히 겹쳐맞추어져 있다. 그 결과, 축적전극(60)을 2개의 메모리 셀의 영역에 걸쳐서 넓힐 수 있다.
또, 겹쳐맞춰진 축적전극(60)은, 서로 전기적으로 절연되어 있으며, 또, 제1b도에 나타내는 바와 같이, 보다 하측으로 겹쳐맞춰져 있는 다른 축적전극을 관통하여 실리콘 기판과 전기적으로 도통하여 이루어진다. 이 경우는, 상측의 축적전극(60a)이 하측의 축적전극(60b)을 관통하고 있다.
다음에, 제2도를 참조하여, 이 실시예의 반도체 기억장치와 동일한 구조의 축적전극의 면적과, 종래예와 동일한 구조의 축적전극의 면적을 비교하여 설명한다. 제2a도는, 256MbDRAM의 메모리 셀의 축적전극의 기판 패턴을 나타내고, 제2b도는, 종래예의 축적전극과 동일한 평면 패턴을 나타내고, 제2c도는, 제1실시예의 축적전극과 동일한 평면패턴을 나타내고 있다. 제2a도∼제2c도에 나타내는 어느 메모리 셀도, 메모리 셀 1개 당의 점유면적은 동일하게 한다. 그리고, 이하의 축적전극의 면적의 계산에 있어서는, 축적전극의 콘택트 홀의 면적 및 축적전극 끼리를 절연하기 위하여 필요한 콘택트 홀 주변의 부분의 면적은 무시한다.
우선, 제2a도에 나타내는 기본 패턴의 메모리 셀은, L=1.2㎛마다, D1=0.2㎛의 간격을 두어서 축적전극을 형성하고 있다. 그 축적전극의 면적 S0은, 축적전극의 짧은 변의 길이를 W=0.4㎛, 긴변의 길이를 L0=1.0㎛로 견적하며, S0=W1×L0=0.4×1.0(μ2)로 된다.
다음에, 종래예와 동일한, 제2b도에 나타낸다. 인접하는 축적전극의 일부분을 서로 겹쳐 맞춘 평면 패턴의 경우, 축적전극의 면적 S1은, 축적전극의 긴변의 길이를 L1=1.8㎛로 견적하면, S1=W1×L1=0.4×1.8(μ2)로 된다.
이 때의 메모리 셀의 용적부의 용량 C1을 계산하면,
C1=(εε0/d1)×S1×2
=16.5×10-15(F)=16.5(fF)로 된다.
단, ε는 커패시터 절연막의 유전율을 나타내고, ε=3.9로 하고, ε0는 진공의 유전율을 나타내며, ε0=8.85×10-14로 하고, d1은 커패시터 절연 막의 두께를 나타내며, d1=30×10-8m, 또는, 축적전극과 셀 플레이트가 대향하는 면적은 축적전극의 상면 및 하면의 양측으로서, S1의 2배로 하였다.
다음에, 제1실시예와 동일한 제2c도를 나타내는, 인접하는 축적전극의 윤곽이 가지런히 겹쳐맞춘 평면 패턴의 경우, 축적전극의 면적 S2는, 축적전극의 긴변의 길이를 L2=2.2㎛로 견적하면,
S2=W1×L2=0.4×2.2(μ2)로 된다.
이 때의 메모리 셀의 용량부의 용량 C2를 계산하면,
C2=(εε0/d)×S2×2
=20.3×10-15(F)=20.3(fF)으로 된다.
단, ε, ε0및 d1은, C1의 계산의 때의 값과 동일하다.
이와 같이, 축적전극의 일부분을 겹쳐맞춘 경우에 비교하여, 이 발명의 반도체 기억장치는, 축적전극의 면적을 넙혀서, 커패시터 용량을 증가시킬 수 있다. 또한, 인접하는 3개 이상의 메모리 셀의 축적전극을 겹쳐맞추어서 3층 구조로 하면, 2층 구조의 경우 보다도 축적전극의 경우 보다도 축적전극의 면적을 대폭적으로 넓힐 수 있다.
[제2실시예]
제2실시예에서는, 제3도를 참조하여, 이 발명의 반도체 기억장치의 구조의 일예에 대해서 설명한다. 제3a도는, 제2실시예의 반도체 기억장치의 설명에 제공되는 평면도이다. 제3b도는, 제3a도의 B-B선에 따른 자름부에 있어서의 단면도이다. 그리고, 제2a도에서는, 셀 플레이트, 에칭 스토퍼층 및 층간 절연막을 생략하여 나타내고 있다.
이 실시예에서는, 제1실시예와 동일하게, 기판으로서 실리콘 기판(40)을 이용하고, 이 실리콘 기판(40)상에는, 필드 산화막(42)에 의해 분리된 메모리 셀이 늘어서 있다. 실리콘 기판(40)의 상측에는, 워드선(46) 및 데이터선(48)이 서로 직교하는 방향으로 뻗어있다. 그리고, 데이터선(48)은, 메모리 셀 영역(50)에서, 데이터선 콘택트 홀(52)에서, 실리콘 기판(40)과 도통하고 있다. 그리고, 실리콘 기판(40)상에는, 층간 절연막(54) 및 질화막의 에칭 스토퍼층(56)을 순차적으로 적층하고 있다.
제2도에서는, 워드선 방향에 따라서 거의 2비트분의 메모리 셀을 나타내고 있다. 각 메모리 셀은, 커패시터 절연막(도시하지 않음)을 통하여 셀 플레이트(62)와 대향한 축적전극(64)을 갖는 용량부를 구비하고 있다.
그리고, 이 실시예에서는, 워드선 방향에 인접해 있는 2개의 메모리 셀의 축적전극(64)끼리 윤곽이 가지런히 겹쳐맞추고 있다. 그 결과, 축적전극(64)을 2개의 메모리 셀의 영역에 걸쳐서 넓힐 수 있다. 또, 제2b도에 나타내는 바와 같이, 상측의 축적전극(64a)이 하측의 축적전극(64b)를 관통하고 있다.
그런데, 인접한 2개 메모리 셀에 걸쳐서 축적전극을 넓힌 경우, 기본 패턴에서 인접하는 메모리 셀의 사이의 극간으로 되어 있는 부분에도 새롭게 축적전극을 형성할 수 있다. 이 극간으로 되어 있는 부분의 면적은, 인접하는 메모리 셀 사이의 거리가 일정한 경우, 기본 패턴의 인접하는 변의 길이에 비례한다. 따라서, 기본 패턴이 장방향의 경우, 장방형의 짧은 변에서 인접해 있는 2개의 메모리 셀 영역에 넓힐 경우 보다도, 장방형의 짧은 변에서 인접하고 있는 2개의 메모리 셀 영역으로 넓힐 경우의 쪽이, 축적전극의 면적을 넓힐 수 있다.
이 때문에, 기본 패턴이 데이터선 방향으로 뻗은 장방형인 경우, 축적전극을 워드선 방향으로 넓힌 경우의 쪽이, 데이터선 방향으로 넓힌 경우 보다도 축적전극의 면적을 보다 넓게 할 수 있다. 예를들면, 제2실시예에서는 제1실시예 보다도 축적전극의 면적을 10%정도 여유있게 넓힐 수 있다.
[제3실시예]
제3실시예서는, 제4도∼제7도를 참조하여, 이 발명의 반도체 기억장치의 제조방법의 일예에 대해서 설명한다. 제4도∼제7도는, 제3실시예의 설명에 제공되는 공정도이다.
반도체 기억장치의 메모리 셀의 용량부를 제조함에 있어서, 우선, 소자 분리영역(42)을 형성한 기판(40)의 상측에, 에칭 스토퍼층(56)을 형성한다. 이 실시예에서는, 에칭 스토퍼층(56)을 형성하기 전에 기판으로서의 실리콘 기판(40)상에, 소자 분리영역(42)으로서의 필드 산화막(42)과, 두께 30∼200A°(A°은 옹스트롬을 나타낸다)의 게이트 산화막(66)을 형성한다. 다음에, 필드 산화막(42) 및 게이트 산화막상(66)에, 두께 500∼300A°(A°은 옹스트롬을 나타낸다)의 폴리 실리콘막(도시하지 않음)을 형성한다. 다음에, 이 폴리실리콘막에 대해서, 통상의 포토리소그래피 및 에칭기술을 행하여 워드선(46)을 형성한다. 다음에, 워드선(46)을 형성한 실리콘 기판(40) 상 전면에 제1층간 절연막(54a)으로서, 두께 1000∼8000A°의 CVD 산화막(54a)을 형성한다.
다음에, CVD 산화막(54a)의 표면으로부터 게이트 산화막(66)을 관통하여 실리콘 기판(40)에 달하는 데이터선 콘택트 홀(52)을 형성한다. 다음에, 데이터선 콘택트 홀(52) 및 CVD 산화막(54a) 상에 폴리실리콘막(도시하지 않음)을 300∼2000A° 성장시킨다. 다음에, 이 실리콘막에 대해서 포토리소그래피 및 에칭을 행하여 데이터선(48)을 형성한다. 단, 데이터선(48)은, 평면 패턴에서 워드선(46)과 직교한다. 다음에, 데이터선(48)및 제1층간 절연막(54a)상 전면에, 제2층간 절연막(54b)으로서 두께 1000∼8000A°의 CVD 산화막을 형성한다. 다음에, 제2층간 절연막(54b)상 전면에 에칭 스토퍼층(56)으로서 두께 50∼1000A°의 질화막을 형성한다(제4a도).
다음에, 에칭 스토퍼층(56)상에 희생막(68)으로서 두께 500∼3000A°의 CVD 산화막(68) 막을 형성한다(제4b도).
다음에, 이 희생막(68)의 표면으로 부터 실리콘 기판(40)에 달하는 제1콘택트 홀(70)을 통상의 포토리소그래피 및 에칭기술을 이용하여 형성한다(제4c도).
다음에, 이 희생막(48) 및 제1콘택트 홀(70)상에, 두께 300∼3000A°의 폴리실리콘막(도시하지 않음)을 CVD법을 이용하여 형성하고, 이 폴리실리콘막에 대해서 불순물을 열확산 또는 이온주입에 의해 1020∼1021개/cm3의 농도로 도입하여, 하측의 축적전극막(72)을 형성한다. 이하, 이 축적전극막을 제1축적전극막(72)이라 칭한다.(제5a도).
다음에, 제1축적전극막(72)상에 새로운 희생막으로서 두께 500∼2000A°의 CVD 산화막(74)을 형성한다(제5b도).
다음에, 새로운 희생막(74)의 표면으로 부터 제1축적전극막(72)을 관통하여 실리콘 기판(40)에 달하는 제2콘택트 홀(76)을 형성한다(제5c도).
다음에, 이 제 2 콘택트 홀(76)의 측벽에 노출된 제1축적전극막(72)부분에, 절연막(78)을 형성한다. 제3실시예에서는, 절연막(78)으로서 열산화막(78)을 형성한다. 이 때문에, 우선, 제2 콘택트 홀(76)에 노출된 제1축적전극막(72)부분의 표면에, 열산화법에 의해 열산화막(78)을 형성한다. 열산화의 구체적인 조건은, 예를 들면, 850℃의 온도의 습윤한 분위기중에서 30분간 정도 산화를 행하면, 표면으로 부터 200∼1000A°의 깊이까지 열산화막(78)을 형성할 수 있다. 이 때, 제2콘택트 홀(76)의 저면에도 열산화막(도시하지 않음)이 형성된다. 그래서, 이 방성드라이 에칭에 의해, 제2콘택트 홀(76)의 저면에 형성된 열산화막을 제거하여 실리콘기판(40)부분을 노출시킨다.(제6a도).
다음에, 열산화막(78)을 형성한 후, 제2콘택트 홀(76)및 새로운 희생막(74)상에, 상측의 축적전극(80)으로서, 폴리실리콘막(80)을 LPCVD법을 이용하여 형성하고, 제1축적전극막(72)과 같이 불순물을 도임한다.
이하,이 축적전극막(80)을 제2축적전극막(80)이라 칭한다(제6b도).
다음에, 제2축적전극막(80)을 형성한 적층체에 대해서, 1회의 포토리소그래피 및 에칭을 행하여, 윤곽이 서로 가지런히 겹쳐맞추어진 축적전극을 형성한다. 여기에서는, 제1축적전극막(72)으로 부터는 축적전극(82)이 형성되고, 한편, 제2축적전극막(80)으로 부터는 제2축적전극(84)이 형성된다. 이하, 제1 및 제2축적전극을 합쳐서 축적전극(86)이라고도 칭한다(제6c도).
다음에, 제1 및 제2축적전극(82, 84)를 형성한 후에, 모든 희생막(68, 74)을 예를 들면 플루오르화 수소산을 이용하여 제거한다. 이 때, 제2콘택트 홀(76)에 형성된 열산화막(78)도 제거된다.(제7a도).
다음에, 축적전극(86)의 표면 커패시터 절연막(도시하지 않음)으로 덮는다. 여기에서는, 커패시터 절연막으로서, 질화막을 LPCVD법에 의해 20∼100A°의 막 두께로 성장시킨다. 다음에, 이 커패시터 절연막을 통하여 축적전극(86)과 대향하는 셀 플레이트(58)을 형성한다. 셀 플레이트(58)는, 두께 300∼2000A°의 폴리실리콘막(도시하지 않음)을 LPCVD법에 의해 성장시키고, 이 폴리실리콘막에 불순물을 도입하여 형성하는 것도 좋다(제7b도).
[제4실시예]
제4실시예에서는, 제8도를 참조하여, 이 발명의 반도체 기억장치의 제조방법의 일예에 대해서 설명한다. (A)∼(C)는, 제5c도에 이어지는 공정도이다.
제4실시예에서는, 제3실시예에서 형성한 제2콘택트 홀(76)의 측벽에 사이드 월(88)을 형성하는 예에 대해서 설명한다. 제4실시예에서는, 제2콘택트 홀(76)을 형성하는 공정까지는, 제3실시예와 동일한 공정이기 때문에 설명을 생략한다.
제5c도에 나타낸 제2콘택트 홀(76)을 형성한 후, 제2콘택트 홀(76)의 측벽 및 저면을 덮는 질화막(도시하지 않음)을 LPCVD법에 의해 100∼1000A° 두께로 성장시킨다. 다음에, 이 질화막에 대해서 이방성에칭을 행하여, 제2콘택트 홀(76)의 측벽에 사이드 월(88)을 형성한다. 이때, 제2콘택트 홀(76)의 저면에 형성된 질화막은 제거되어서 실리콘 기판(40) 부분이 노출된다(제8a도).
다음에, 제3실시예와 동일하게, 제2콘택트 홀(76) 및 새로운 희생막(74)상에, 제2축적전극막(도시하지 않음)을 형성한다. 다음에, 제2축적전극막을 형성한 적층체에 대해서, 1회의 포토리소그래피 및 에칭을 행하여, 윤곽이 서로 가지런히 겹쳐맞춰진 제1및 제2축적전극(82, 84)을 형성한다. 다음에, 제 1 및 제 2축적전극(82, 84)을 형성한 후, 모든 희생막(68, 74)를 제거한다. 그리고, 제4실시예에서는, 사이드 월(88)은 제거되지 않는다(제8b도).
다음에, 제3실시예와 동일하게 하여, 제1 및 제2축적전극의 표면을 커패시터 절연막(도시하지 않음)으로 덮힌 후, 이 커패시터 절연막을 통하여 축적전극과 대향하는 셀 플레이트(58)를 형성한다(제8c도).
[제5실시예]
제5실시예에서는, 제9도를 참조하여, 이 발명의 반도체 기억장치의 구조의 일예에 대해서 설명한다. 제9도는, 제5실시예의 반도체 기억장치의 설명에 제공되는 단면도이다. 제5실시예의 반도체 기억장치는 축적전극이 4층으로 되어 있다. 이 구조는, 예를 들면, 256MbDRAM 보다도 높은 집적도가 요구되는 1GbDRAM의 구조에 이용할 때 가장 적합하다.
이 실시예에서는, 에칭 스토퍼층(56)보다도 하측의 구조는, 통상의 1GbDRAM의 구조와 동일하다. 한편 에칭 스토퍼층(56) 보다도 하층의 용량부의 구조는, 제9도에 나타내는 바와 같이, 데이터선 방향에 따라서 늘어선 4개의 메모리 셀의 축적전극(90)이 윤곽이 가지런히 겹쳐맞춰진 4층 구조로 되어 있다. 그 결과, 4개의 메모리 셀 영역에 걸쳐서 축적전극(90)을 넓힐 수 있다. 또, 각 축적전극을 하측의 축적전극으로 부터 각각 제1∼제4축적전극(92, 94, 96, 98)으로 하면, 제2축적전극(94)은 제1축적전극(92)을 관통하고, 제3축적전극(96)은 제 1 및 제 2 축적전극(92, 94)을 관통하고, 제4축적전극(98)은 제1∼제3축적전극(92, 94, 96)을 관통하여, 각각 실리콘 기판(40)과 도통하고 있다.
다음에, 제10도를 참조하여, 이 실시예의 반도체 기억장치의 축적전극의 면적과 커패시터 용량의 계산예에 대해서 설명한다. 제10a도는, 1GbDRAM의 메모리 셀의 기본 패턴의 일예를 나타내고 있다. 또, 제10b도는, 이 실시예와 동일한 메모리 셀의 평면 패턴을 나타내고 있다.
제10a도 및 제10b도의 어느 것의 메모리 셀도, 메모리 셀 1개당의 점유 면적은 동일하다. 그리고, 이하의 축적전극의 면적의 계산에 있어서는, 축적전극의 콘택트 홀의 면적 및 축적전극 끼리 절연하기 위하여 필요한 콘택트 홀 주변의 부분면적을 무시한다.
우선, 1GbDRAM의 메모리 셀 경우, 그 기본 패턴의 메모리 셀의 하나의 축적전극의 면적 S0은, 축적전극의 짧은 변의 길이를 W2=0.27㎛ 긴변의 길이를 L3=0.69㎛로 견적하면, S3=W2×L3=0.27×0.69(μ2)로 된다.
다음에, 제5실시예와 동일하게, 인접하는 축적전극을 서로 겹쳐맞춘 평면 패턴의 경우, 기본 패턴의 축적전극간의 간격 D2를 0.15㎛로 하면, 축적전극의 면적 S3은, 축적전극의 긴변의 길이를 L4=3.21㎛로 견적하면, S3=W2×L3=0.27×3.21(μ2)로 된다.
이때의 메모리 셀의 용적부의 용량 C3을 계산하면,
C3=(εε0/d2)×S3×2
=20.0×10-15(F)=20.0(fF)
이 용량 C3는, 메모리 셀의 커패시터 용량으로서 충분한 값이다.
단, ε는 커패시터 절연막의 유전율을 나타내고, ε=3.9로 하고, ε0는 진공의 유전율을 나타내며, ε0=8.85×10-14으로 하고, d는 커패시터 절연막을 나타내고, D2=30×10-8m, 또는, 축적전극과 셀 플레이트가 대향하는 면적(커패시터의 면적)은 축적전극의 상면 및 하면의 양측으로서, S3의 2배로 하였다.
상술한 각 실시예에서는, 이 발명을 특정의 재료를 사용하고, 또, 특정의 조건에서 형성한 예에 대해서 설명하지만, 이 발명을 많은 변경 및 변형을 행할 수 있다. 예를 들면, 이 발명에서는, 축적전극을 데이터선 방향으로만, 또는, 워드선 방향으로만 넓힐 수 있을 뿐만 아니라, 임의의 방향의 인접한 메모리 셀의 축적전극과 겹쳐맞출 수 있다. 또, 상술한 실시예에서는, 축적전극을 2층 및 4층으로 겹친 예에 대해서 설명했지만, 이 발명의 반도체 기억장치에서는, 축적전극을 3층 또는 5층 이상 겹쳐맞추어도 좋다.
이 발명의 반도체 기억장치의 구조에 의하면, 인접하는 복수의 메모리 셀의 축적전극을, 그 윤곽이 가지런히 겹쳐맞추어서 형성되어 있다. 또한, 최하층의 축적전극을 제외하는 축적전극은, 보다 하측의 축적전극을 관통하는 콘택트 홀에 의해서, 기판(예를 들면 반도체 기판)과 전기적으로 도통하고, 또, 겹쳐맞춰져 있는 축적전극끼리는 서로 전기적으로 절연되어 있다. 그 결과, 축적전극을 인접하는 축적전극의 콘택트 홀 보다도 멀리까지 넓힐 수 있다. 그래서, 메모리 셀 1개당의 점유하는 면적을 늘리지 않고, 축적전극의 면적을 늘릴 수 있다.
또, 이 발명의 반도체 기억장치의 구조에서는, 특히, 축적전극을 3층 이상 겹쳐맞추면, 종래에와 비교하여 대폭적으로 축적전극의 면적을 넓힐 수 있다.
또, 이 발명의 반도체 기억장치의 제조방법에 의하면, 축적전극막을 겹쳐맞춰서 형성한 후, 1회의 포토리소그래피 및 에칭에 의해, 겹쳐맞춰진 축적전극을 그 윤곽이 가지런하게 형성한다. 그래서, 1층의 축적전극을 형성할 때 마다 그 윤곽을 형성하는 경우와 비교하여, 제조공정을 간략화할 수 있다.
또, 이 발명의 반도체 기억장치의 제조방법에 의하면, 콘택트 홀을 형성한 후, 콘택트 홀의 측벽에 절연막(예를들면, 열산화막 또는 사이드 월)을 형성함으로써, 겹쳐맞춰져 있는 축적전극을 서로 전기적으로 절연시킬 수 있다.

Claims (6)

  1. 하부층에 배치된 복수의 메모리 셀, 상기 메모리 셀 각각을 위한 축적 전극, 및 캐패시터 절연막을 사이에 두고 상기 축적전극과 대향하여 배치된 셀 플레이트를 포함하는 반도체 기억장치에 있어서, 인접한 복수의 상기 메모리 셀을 위한 상기 축적 전극이 상호 겹쳐맞춰져 있으며, 상기 겹쳐맞춰져 있는 축적 전극은 각각의 외부 에지에 의해서 한정되는 윤곽을 가지며, 상기 겹쳐맞춰진 축적 전극의 전체적인 상기 윤곽이 대체적으로 정렬되어 있으며, 상기 겹쳐맞춰진 축적 전극은 상호 절연되어 있으며, 상기 하부층에 전기적으로 접속되어 있는 부분을 각각 지니며, 상기 하부층과 가장 인접하게 배치된 최하의 상기 축적 전극의 상기 부분을 제외한, 상기 겹쳐맞춰진 축적 전극 각각의 상기 부분은 상기 하부층에 상기 각각의 축적 전극보다 가깝게 배치된 1개 이상의 다른 상기 축적 전극을 관통하여 연장되며 그들과 절연되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제6항에 있어서, 상기 겹쳐맞춰진 축적 전극이 상기 복수의 인접한 메모리 셀의 영역을 덮기 위하여 연장되는 것을 특징으로 하는 반도체 장치.
  3. 제6항에 있어서, 상기 복수의 인접한 메모리 셀이 상기 장치의 데이터선 방향으로 정렬되는 것을 특징으로 하는 반도체 장치.
  4. 제6항에 있어서, 상기 복수의 인접한 메모리 셀이 상기 장치의 워드선 방향으로 정렬되는 것을 특징으로 하는 반도체 장치.
  5. 제6항에 있어서, 상기 겹쳐맞춰진 축적 전극의 상기 윤곽이 일반적인 포토리소그래피 처리로 발생되며 그것에 의해서 한정되는 것을 특징으로 하는 반도체 장치.
  6. 제6항에 있어서, 상기 각각의 겹쳐맞춰진 축적 전극의 상기 부분은 하나 이상의 다른 상기 축적 전극에 형성된 콘택트 홀을 통하여 연장되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JP2830845B2 (ja) * 1996-06-26 1998-12-02 日本電気株式会社 半導体記憶装置
DE19640271C1 (de) * 1996-09-30 1998-03-05 Siemens Ag Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung
US5712813A (en) * 1996-10-17 1998-01-27 Zhang; Guobiao Multi-level storage capacitor structure with improved memory density
JP2921564B2 (ja) * 1996-11-26 1999-07-19 台湾茂▲しい▼電子股▲ふん▼有限公司 単側に皺を有するケース型コンデンサの製造方法
US6001697A (en) * 1998-03-24 1999-12-14 Mosel Vitelic Inc. Process for manufacturing semiconductor devices having raised doped regions
JP2001077327A (ja) * 1999-09-02 2001-03-23 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
KR100502669B1 (ko) * 2003-01-28 2005-07-21 주식회사 하이닉스반도체 반도체 메모리소자 및 그 제조 방법
JP2012221965A (ja) 2011-04-04 2012-11-12 Elpida Memory Inc 半導体記憶装置及びその製造方法
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294471A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体記憶装置およびその製造方法
JPH04257257A (ja) * 1991-02-12 1992-09-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR930004985A (ko) * 1991-08-23 1993-03-23 이헌조 디지탈 브이씨알의 데이타 제어장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154551A (ja) * 1987-12-11 1989-06-16 Oki Electric Ind Co Ltd 半導体メモリ集積回路装置及びその製造方法
JP2742271B2 (ja) * 1988-09-30 1998-04-22 株式会社日立製作所 半導体記憶装置及びその製造方法
US5089869A (en) * 1989-08-08 1992-02-18 Matsushita Electric Industrial Co. Ltd. Semiconductor memory device
JPH03153074A (ja) * 1989-11-10 1991-07-01 Mitsubishi Electric Corp 半導体装置
JPH03173176A (ja) * 1989-11-30 1991-07-26 Sharp Corp 半導体記憶装置
KR930007192B1 (ko) * 1990-06-29 1993-07-31 삼성전자 주식회사 디램셀의 적층형캐패시터 및 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294471A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体記憶装置およびその製造方法
JPH04257257A (ja) * 1991-02-12 1992-09-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR930004985A (ko) * 1991-08-23 1993-03-23 이헌조 디지탈 브이씨알의 데이타 제어장치

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Publication number Publication date
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US5541428A (en) 1996-07-30
EP0657935A2 (en) 1995-06-14

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