KR940005890B1 - 전계효과트랜지스터 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 한 실시예를 표시한 DRAM의 메모셀어레이부의 단면구조도.
제2a도∼제2d도는 제 1 도에 표시한 메모리셀부의 제조프로세스를 설명하기 위한 단면구조도.
제 3 도는 본 발명의 제 2 의 실시예를 표시한 DRAM의 메모리셀어레이부의 단면구조도.
제 4 도는 본 발명의 제 3 의 실시예를 표시한,
제 5 도는 본 발명의 제 4 의 실시예를 표시한 병열트랜지스터의 단면구조도.
제 6 도는 종래의 DRAM와 메모리셀부를 표시한 단면구조도.
제7a도∼제7d도는 제 6 도에 표시한 DRAM의 메모리셀부의 제조프로세스를 설명하기 위한 단면구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형실리콘기판 3 : 트랜스퍼게이트트랜지스터
4b, 4c, 4c, 4e : 게이트전극 6 : 소스ㆍ드레인영역
10 : 캐패시터 11a : 베이스부분
15 : 비트선 20a, 20b : 사이드월
21a, 21b : 사이드월 42a, 42a : 사이드월
(각도중, 동일부호는 동일, 또는 상당부분을 표시한다.)
이 발명은 전계효과트렌지스터 및 그 제조방법에 관하고 특히, DRAM에 적용되는 전계효과트랜지스터 및 그 제조방법에 관한다. 종래 정보의 기억 및 기록을 행하는장치로서 MOS트랜지스터를 사용한 DRAM이 알려져 있다.
제 6 도는 종래의 DRAM의 메모리셀부를 표시한 단면구조이다. 제 6 도는 참조하여 P형실리콘기판(1)상에는 소정의 간격을 띄어서 소스 드레인영역(6)이 형성되어 있다. 한쌍의 소스 드레인영역(6)의 사이에는 게이트산화막(5)을 사이에 두고 게이트전극(4b, 4c)이 형성되어 있다. 게이트전극(4b, 4c)를 덮는것과 같이 그 상부에는 절연산화막(200)이 형성되고 측벽부에는 사이드월(200a, 200b)이 형성되어 있다. 게이트(4b, 4c)의 사이에 형성된 소스ㆍ드레인영역(6)에는 비트선(150)이 접속되어 있으며 비트선(150)의 상부 및 측벽부에는 절연산화막(210) 및 사이드월(210a, 210b)이 형성되어 있다.
또, 다른쪽의 소스 드레인영역(6)에는 전하를 축적하는 캐패시터의 하부전극을 구성하는 베이스부분(11a)이 접속되어 있으며 그 베이스부분(11a)과 게이트전극(4b)과는 사이드월(200a) 및 절연산화막(200)에 의하여 절연되어 있다.
즉 비트선(150)의 측벽부에 형성되는 사이드월(210a)의 하면측 끝부는 게이트전극(4b)상에 위치하고 사이드월(210a)과 절연산화막(200)과의 접합영역에서는 절연산화막(200)의 높이가 조금낮게 되어 있다.
이것은 후술하는 것과같이 제조프로세스에 기인하는 것이다. 이와같이 종래의 메모리셀부에서는 게이트전극(4b)상에 절연산화막(20)은 두깨가 두꺼운 부분과 얇은 부분의 있으며 그 경계 부분에서 단차가 생기는 형상으로 되어있었다.
제7a도∼제7d도는 제 6 도에 표시한 종래의 DRAM의 메모리셀부의 제조프로세스를 설명하기 위한 단면 구조도이다.
제 6 도 내지 제7d도를 참조하여서 제조프로세스에 관하여 설명한다. 우선 제7a도에 표시하는 것과같이 P현 실리콘기판(1)상에 소정의 간격을 띄어서 게이트산화막(5)을 사이에 두고 게이트전극(4b, 4c)을 형성한다. 게이트전극(4b, 4c)을 덮으도록 절연산화막(200)을 형성한다. 다음에 소스ㆍ드레인영역(6)을 형성하고 사이드월(200a, 200b)을 게이트전극(4b, 4c), 절연산화막(200)의 측면을 덮으도록 형성한다. 다음에 제7b도에 표시하는 것과같이 게이트전극(4b, 4c)간의 P형실리콘기판(1)상에 형성된 소스 드레인영역(6)에 접속하도록 비트선(150)을 형성한다.
여기서 게이트전극(4b, 4c)과 비트선(150)과의 사이에는 사이드월(200b) 및 절연산화막(200)이 개재되어 있으며 절연내압을 도모하는 형상으로 되어 있다. 비트선(150)상에 절연산화막(210)을 형성한다.
제7c도에 표시하는 것과같이 전면에 산화막(30)을 형성한다. 제7d도에 표시하는 것과같이 산화막(30)을 이방성 에칭하는 것에 의하여 사이드월(210a)을 형성한다. 여기서 사이드월(210a)을 형성할때에는 게이트전극(4b, 4c)상에 형성된 절연산화막(200)의 일부가 오버에칭되는 것으로 되며 오버에칭에 의한 절연산화막(200)의 일부분의 두깨가 얇게된다는 좋지않는 상태가 발생한다.
이와같은 상태에서 제 6 도에 표시한 것과같이 소스ㆍ드레인 영역(6)에 접속하여 사이드월(200a), 절연산화막(200), 사이드월(210a), 절연산화막(210)에 접하도록 베이스부분(11a)을 형성하면, 게이트전극(4b)상의 산화막(200)중 상기 오버에칭된 부분에서는 베이스부분(11a)과 게이트전극(4b)과의 사이에 개재되는 절연산화막(200)의 두깨가 얇게되는 형상으로 된다.
또 사이드월(210a)의 형상시의 오버에칭에 의하여 절연산화막(200)의 일부가 오버에칭 되어서 그 부분의 두께가 얇게 되었을 경우에는 절연산화막(200)의 두께가 얇게된 부분과 다른 부분과의 경계에서는 에치부가 발생하게 된다.
상술한 바와같이 종래의 DRAM의 메모리셀부에서 비트선(150)과 캐패시터의 하부전극을 구성하는 베이스부분(11a)과의 절연내압을 도모하기 위한 사이드월(210a)을 형성할때에 게이트전극(4b)상의 절연산화막(200)이 오버에칭되므로 절연산화막(200)의 그 오버에칭된 부분에서는 두깨가 엷게되고 마는것과 아울러 원래의 두깨의 부분과 두깨의 부분과 두깨가 얇게된 부분과의 경계영역 에칭부가 발생하는 형상으로 되어 있었다.
이와같은 형상에서는 베이스부분(11a)과 게이트전극(4b)과의 절연내압성능이 열화되고마는 문제점이 발생하고 다시금 상기 에칭부에서 전계집중이 일어난다는 문제도 있었다.
즉 종래에서는 반도체장치가 집적화된 경우에 다층배선구조를 가지는 경우에는 다층배선층간에 개재되는 절연층의 두깨가 얇게되며 절연내압을 향상시키는 것이 곤란한 문제점이 있었다.
이 발명은 상기와 같은 과제를 해결하기 위하여 행해진 것이며 집적화된 경우에도 다층배선층간의 절연내압을 향상시키는 것이 가능한 전계효과트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
제 1 청구항에 있어서의 발명은 반도체기판의 표면에 형성된 한쌍의 불순물영역과 한쌍의 불순물영격간에 위치한 반도체기판의 표면상에 게이트산화막을 사이에 두고 형성된 게이트전극과 게이트전극상에 형성된 제 1 의 상부산화막과 게이트전극 및 제 1 의 상부산화막의 양측면에 각각 형성된 한쌍의 제 1 의 측벽절연막과를 가지는 제 1 의 절연층과 한쪽의 불순물영역에 접속되어 한쪽의 제 1 의 측벽절연막의 측면에 접하는것과 아울러 그 한측끝이 게이트전극상에 절연막을 사이에두고 연장하여 존재된 도전층과, 도전층상에 형성된 제 2 의 상부산화막과 도전층 및 제 2 의 상부산화막의 한측면에 형성되고 그 하면측끝이 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하는 제 2 의 측벽절연막과를 가지는 제 2 의 절연층과를 포함한다.
제 2 청구항에 있어서의 발명은 반도체기판의 표면에 형성된 한쌍의 불순물영역과 한쌍의 불순물영역간에 위치하고 반도체 기판의 표면상에 게이트산화막을 사이에두고 형성된 게이트전극과 게이트전극상에 형성된 제 1 의 상부산화막과 게이트전극 및 제 1 의 상부산화막의 양측면에 각각 형성된 한쌍의 제 1 의 측벽절연막과를 가지는 제 1 의 절연층과 한쪽의 불순물영역에 접속되고 한쪽의 제 1 의 측벽절연막의 측면에 접하는것과 아울러 그 한측끝이 게이트전극상에 절연막을 사이에두고 연장하여 존재된 제 1 의 도전층과, 제 1 의 도전층상에 형성된 제 2 의 상부 산화막과 제 1 의 도전층 및 제 2 의 상부산화막의 한측면에 형성되어 그 하면측끝이 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하는 제 2 의 측벽절연막과를 가지는 제 2 의 절연층과 다른쪽의 불순물영역에 접속되어 다른쪽의 제 1 의 측벽절연막의 측면 및 제 2 의 측벽절연막의 측면에 접하여 형성되는 것과 아울러 제 1 의 도전층과 전기적으로 절연된 제 2 의 도전층과를 포함한다.
제 3 청구항에 있어서의 발명은 반도체기판상에 전극층을 형성하고 그 전극층의 상부를 덮는 제 1 의 상부 산화막과 측면부를 덮는 측벽절연막에 의하여 이루어지는 제 1 의 절연층을 형성하고 반도체기판의 제 1 의 측벽절연막에 인접하는 영역에 불순물영역을 형성하는 스텝과, 반도체기판의 상면 및 제 1 의 절연층상에 도전층 및 제 2의 절연층을 형성하여 제 1 의 절연층이 상부에 그 끝면을 가지는 형상으로 패터닝하는 스텝과 반도체기판상의 전면에 제 3 의 절연층을 형성하는 스텝과 제 3 의 절연층을 에칭하여 제 1 의 절연층의 상면에 위치하는 도전층이 측면에 접하고 또한 제 1 의 측벽절연막의 표면상에 그 하면측끝이 위치하도록 제 2 의측벽절연막을 형성하는 스텝과를 포함한다.
[작용]
제 1 청구항에 관한 발명에서는 반도체기판의 표면에 한쌍의 불순물영역이 형성되고 그 한쌍의 불순물영역간에 위치하도록 반도체 기판의 표면상에 게이트산화막을 사이에두고 게이트전극이 형성되어 게이트전극상에 제 1 의 상부산화막을 형성하여 게이트 전극 및 그 제 1 의 상부산화막의 양측면에 각각 한쌍의 제 1 의 측벽절연막을 형성하여 제 1 의 절연층이 형성되고 한쪽의 불순물 영역에 접속되어서 한쪽의 제 1의 측벽절연막의 측면에 접하는 것과 아울러 그 한쪽끝이 게이트전극상에 절연막을 사이에두고 연장존재된 도전층이 형성되고 도전층상에 제 2 의 상부산화막이 형성되어 도전층 및 제 2 의 상부산화막의 한측면에 그 하면측끝이 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하도록 제 2 의 측벽절연막이 형성되므로 전극층상에 제 1 의 상부산화막을 사이에두고 도전층이 형성되었을 경우에 종래와 같이 제 2 의 측벽절연막의 하면측끝과 제 1 의 상부산화막과의 접합영역에서 전극층과 도전층과의 절연내압이 저하하는 일이없다.
제 2 청구항에 관한 발명에서는 반도체기판의 표면에 한쌍의 불순물 영역이 형성되고 그 한쌍의 불순물영역간의 반도체기판의 표면상에 게이트산화막을 사이에두고 게이트전극이 형성되고 게이트전극상의 제 1 의 상부산화막과 게이트전극 및 제 1 의 상부산화막의 양측면의 한쌍의 제 1 의 측벽절연막이 형성되어서 제 1 의 절연층이 형성되고 한쪽의 불순물영역에 한쪽의 제 1 의 측벽절연막의 측면에 접하는 것과 아울러 그 한쪽끝이 게이트전극상에 절연막을 사이에두고 연장 존재되도록 제 1 의 도전층이 형성되고 그 제 1 의 도전층상에 제 2 의 상부산화막과 제 1 의 도전층 및 제 2 의 상부산화막의 한측면에 그 하면측끝이 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하도록 제 2 의 측벽절연막이 형성되고 다른쪽의 불순물영역에 다른쪽의 제 1 의 측벽절연막이 측면 및 제 2 의 측벽절연막의 측면에 접하는것과 아울러 제 1 의 도전층과 전기적으로 절연된 제 2 의 도전층이 형성되므로 제 2 의 측벽절연막의 하면측끝과 제 1 의 상부산화막과의 접합영역에서 전극층과 도전층과의 절연내압이 저하하는 일은 없다.
제 3 청구항에 관한 발명에서는 반도체기판상에 전극층이 형성되고 전극층의 상부를 덮는 제 1 의 상부산화막과 측면부를 덮는 제 1 의 측벽절연막에 의하여 이루어지는 제 1 의 도전층이 형성되고 반도체기판의 제 1 의 측벽절연막에 인접하는 영역에 불순물영역이 형성되고 반도체기판의 상면 및 제 1 의 절연층상에 도전층 및 제 2 의 절연층이 형성되어서 제 1 의 절연층의 상부에 그의 끝면을 가지는 형상으로 패터닝되고 반도체기판상의 전면에 제 3 의 절연층이 형성되고 제 3 의 절연층을 에칭하여 제 1 의 절연층의 상면에 위치하는 도전층의 측면에 접하고 또한 제 1 의 측벽절연막의 표면상에 그 하면측끝이 위치하도록 제 2 의 측벽절연막이 형성되므로 제 2 의 측벽절연막의 형성시의 제 1 의 상부산화막이 삭제되어서 절연내압이 저하하는 일은 없다.
[실시예]
아래에 이 발명의 실시예를 도면에 의거하여 상세하게 설명한다. 제 1 도는 본 발명의 한 실시예를 표시한 DRAM의 메모리셀어레이부의 단면구조도이다.
제 1도를 참조하여 DRAM의 메모리셀어레이부는 트랜스퍼게이트트랜지스터(3)와 캐패시터(10)에 의하여 구성되어 있다. 트랜스퍼게이트트랜지스터(3)는 P형실리콘기판(1)표면에 형성된 한쌍의 소스ㆍ드레인영역(6)과 한쌍의 소스ㆍ드레인영역(6)의 사이에 위치하는 P형실리콘기판(1)의 표면상에 게이트산화막(5)을 사이에두고 각각 형성된 게이트전극(4b, 및 4c)과를 구비한다. 게이트전극(4b, 4c)은 절연산화막(20) 및 사이드월(20a, 20b)에 덮여져 있다.
캐패시터(10)는 하부전극(스토레이지노드)(11)과 유전체층과(12)과 상부전극(셀플레이트)(13)과의 적층구조로 구성된다. 하부전극(11)은 필드산화막(2)에 인접하여서 형성된 소스ㆍ드레인 영역(6)에 접속된 베이스부분(11a)과 베이스부분(11a)의 최외주를 따라서 연직방향으로 뻗어서 형성된 세워진벽부분(11b)의 2개의 부분으로 이루어진다. 하부전극(11)의 세워진벽부분(11B)은 내외측면의 양쪽다같이 용량부분을 구성하는 것이되므로 미세화된 경우에 일정용량을 확보하는데에 유효하다. 트랜스퍼게이트트랜지스터(3)의 한쪽측의 소스ㆍ드레인영역(6)에는 비트선(15)이 접속되어 있다. 또 필드산화막(2)상에는 게이트전극(4b, 4c)이 형성되어 있으며, 그 게이트전극(4b, 4c)을 덮으도록 절연산화막(20)이 형성되어 있다. 상부전극(13)상에는 층간절연막(22)이 형성되고 있으며 층간절연막(22)상에는 게이트전극(4b, 4c, 4d, 4e)에 대응하는 위치에 배선층(18)이 각각 형성되어 있다.
여기서 본 실시예의 특징으로 하는 것은 비트선(15)의 측벽부분에 형성되는 사이드월(21a)이 게이트전극(4b, 4c)의 측벽부에 형성되는 사이드월(20a)과 접촉하는 위치이다.
즉 본실시예에서는 비트선(15)의 측벽부에 형성되는 사이드월(21a)의 아래측 끝이 종래와 달리 게이트전극(4b, 4c)의 사이드월(20a)에 접하도록 구성되어 있으므로 종래와 같이 게이트전극(4b, 4c)상의 절연산화막(20)의 두깨가 얇게되지는 않고 베이스부분(11a)과 게이트전극(4b, 4c)간과의 절연내압이 향상할 수 있게된다.
제2a도 내지 제2d도는 제 1 도에 표시한 메모리셀어레이부 중의 메모리셀부의 제조프로세스를 설명하기 위한 단면구조도이다. 제 1 도 내지 제2d도를 참조하여 다음에 제조프로세스에 관하여 설명한다. 우선 제2a도에 표시하는것과 같이 P형실리콘기관(1)상에 소정의 간격을 띄어서 게이트산화막(5)을 사이에두고 게이트전극(4b, 4c)을 형성 한다.
게이트(4b, 4c)를 덮으도록 절연산화막(20)을 형성한다. 다음에 소스ㆍ드레인영역(6)을 형성하고 사이드월(20a, 20b)을, 게이트 전극(4b, 4c), 절연산화막(20)의 측면을 덮으도록 형성한다. 다음에 제2b도에 표시한것과 같이 게이트전극(4b, 4c)간에 형성된 소스ㆍ드레인영역(6)상에 비트선(15)을 형성하고 비트선(15)상에 절연산화막(21)을 형성한다.
여기서 본 실시예에서는 비크선(15)의 폭(W)은 종래의 비트선의 폭(제 6 도 참조)에 비하여 넓게 형성되어 있다.
다음의 제2c도에 표시하는 것과같이 전면에 산화막(30)을 형성한다.
제2d도에 표시한것과 같이 산화막(30)을 이방성 에칭하는 것에 의하여 사이드월(21a)을 형성한다. 여기서 사이드월(21a)은 그 하면측 끝부가 게이트전극(4b, 4c)의 사이드월(20a)에 접하도록 형성할 수가 있다.
이 결과 제 1 도에 표시한것과 같이 최종적으로 사이드월(20a, 21a)에 접하도록 소스ㆍ드레인영역(6)상에 베이스부분(11a)이 형성된 경우에도 베이스부분(11a)과 게이트전극(4b, 4c)과의 사이에 개재되는 절연층의 막의 압력이 얇게 되는일없이 절연내압성능을 향상할 수가 있는 것이다.
또 종래와같이 절연산화막(20)이 오버에칭되어서 그 일부가 얇게 되는것에 의하며 얇게된 부분과 원래의 부분과의 사이에서 에칭부가 생기는 것에 의하여 전계집중이 일어난다는 좋지않은 상태도 발생하지 않는다.
제 3 도는 본 발명의 제 2 의 실시예를 표시한 DRAM의 메모리셀 어레이부의 단면구조도이다.
제 3 도를 참조하여 이 제 2 의 실시예가 제 1 도에 표시한 제 1 의 실시예와 상이한점은 캐패시터 구조이다.
즉 이 제 2 실시예의 캐패시터(10)는 소스ㆍ드레인영역(6)에 접속하도록 형성된 베이스부분(11a) 및 그 위의 절연막(26)간에 끼워진 영역에 형성된 세워진벽부분(11b)으로부터 이루어지는 하부전극(11)과 하부전극(11)을 덮으도록 형성된 유전체층(12)상에 형성된 상부전극(13)으로부터 구성되어 있다. 또 비트선(15)상의 절연산화막(21)상 및 필드산화막(2)상에는 산화막(24)이 형성되어 있으며 산화막(24)상에는 절연층(25)이 형성되어 있다.
또한 비트선(15)의 폭은 제12에 표시한 제 1 의 실시예와 마찬가지로 그 폭이 넓게 형성되어 있으며 그 측벽부에는 사이드월(21a)이 형성되어 있다. 사이드월(21a)의 아래측끝은 제 1 도에 표시한 제 1 의 실시예와 마찬가지로 게이트전극(4b, 4c)의 사이드월(20a)의 위 끝면에 접하도록 형성되어 있다.
이와같이 구성하는 것에 의하며 제 1 도에 표시한 제 1 의 실시예와 마찬가지의 효과를 얻을 수가 있다. 즉 캐패시터의 하부전극(11)을 구성하는 베이스부분(11a)과 게이트전극(4b, 4c)과의 절연내압 성능을 향상시킬 수가 있다.
제 4 도는 본 발명의 제 3 의 실시예를 표시한 2게이트 FET의 단면구조도이다. 제 4 도를 참조하여서 P형 실리콘기판(1)상에는 한쌍의 소스ㆍ드레인영역(6)이 형성되어 있다. 그 소스ㆍ드레인영역(6)상에는 각각 콘택트층(47)을 사이에 두고 배선층(48)이 형성되어 있다.
한쌍의 소스ㆍ드레인영역(6)의 사이에는 2개의 게이트전극(44b, 44c)이 형성되어 있으며 게이트전극(44c)은 절연산화막(42) 및 사이드월(42b)을 사이에 두고 게이트전극(44b)에 올려얹인 구조로 되어 있다. 또 게이트전극(44c)상에는 절연산화막(43)이 형성되어 있으며 그의 측벽부에는 사이드월(43a, 43b)이 형성되어 있다. 또 전면을 덮으도록 층간절연막(45)이 형성되어 있다.
여기서 본 실시예는 게이트전극(44c)의 사이드월(43a)의 아래쪽이 게이트전극(44b)의 사이드월(42a)의 위끝면과 접촉하고 있는것을 특징으로 한다.
제 5 도는 본 발명의 제 4 의 실시예를 표시한 병열트랜지스터의 단면구조도이다.
제 5 도를 참조하여서 P형실리콘기판(1)상에는 소정의 간격을 띄어서 소스ㆍ드레인영역(6)이 형성되어 있으며 그 소스ㆍ드레인영역(6)간에는 절연산화막(5)을 사이에두고 게이트전극(4b, 4c)이 형성되어 있다. 게이트전극(4b, 4c)의 사이에 끼워진 소스ㆍ드레인영역(6)상에는 배선층(55)이 형성되어 있다. 배선층(55)상에는 절연산화막(21) 및 사이드월(21a, 21b)이 형성되어 있다.
또 소스ㆍ드레인영역(6)상에는 콘택트층(52)을 사이에두고 배선층(53)이 형성되어 있으며 콘택트층(52)이 형성되는 이외의 부분은 층간절연막(51)으로 덮여져 있다.
여기서 이 제 4 의 실시예에 특징점으로서는 배선층(55)의 양측면에 형성되는 사이드월(21a)의 아래쪽의 한쪽측끝이 게이트전극(4b, 4c)을 덮는 절연층과 접하는 위치가 사이드월(20a)의 위끝면이라는 것이다. 이와같이 본 발면의 사이드월 구조는 여러가지의 반도체장치에 응용할 수가 있으며 또한 제 1 도에 표시한 제 1 의 실시예의 제조프로세스를 제2a도 내지 제2d도에 표시하였지만 본 발명의 제조프로세스는 이것에 한정되지 않고 예를 들면 비트선(1)의 폭을 종래와 같은 길이로 하여서 그 측면에 사이드월(21a)을 형성할때 산화막을(30) 두껍게 형성하여 사이드월(21a)의 두깨를 늘리는 것에 의하여서도 마찬가지의 형상으로 할수가 있으며 또 비트선(15)의 폭을 넓게 하는것과 아울러 사이드월(21a)형성시의 산화막(30)의 두깨를 두껍게 하는 양쪽의 방법을 채택하여도 제 1 도에 표시한 것과 마찬가지의 사이드월(21a)을 형성할 수가 있다.
제 1 청구항에 기재한 발명에 의하면 게이트전극상의 제 1 의 상부 산화막과 게이트전극 및 제 1 의 상부산화막의 양쪽면의 한쌍의 제 1 의 측벽절연막과를 가지는 제 1 의 절연층을 형성하고 반도체기판의 표면에 형성된 한쌍의 불순물영역중의 한쪽에 한쪽의 제 1 의 측벽절연막의 측면에 접하는 것과 아울러 그 한쪽끝이 게이트전극상에 절연막을 사이에두어 연장존재되도록 도전층을 형성하고 도전층상의 제 2 의 상부산화막과 도전층 및 제 2 의 상부산화막의 한쪽면의 그 하면측끝이 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하는 제 2 의 측벽절연막과를 가지는 제 2 의 절연층을 형성하는 것에 의하여 전극층상에 제 1 의 상부산화막을 사이에 두고 도전층이 형성되었을 경우에 종래와 같이 제 2 의 측벽절연막의 하면측끝과 제 1 의 상부산화막과의 접합영역에서 전극층과도전층과의 절연내압이 저하하는 일이 없으므로 집적화된 경우에도 다층배선층과의 절연내압을 향상시키는 일이 가능한 전계효과트랜지스터를 제공할 수 있게 되었다.
제 2 청구항에 기재한 발명에 의하면 게이트전극상의 제 1 의 상부산화막과 게이트전극 및 제 1 의 상부산화막의 양측면의 한쌍의 제 1 의 측벽절연막과를 가지는 제 1 의 절연층을 형성하여 반도체기판의 표면에 형성된 한쌍의 불순물영역의 한쪽에, 한쪽의 제 1 의 측벽절연막의 측면에 접하는것과 아울러 그 한끝이 게이트전극상에 절연막을 사이에두고 연장존재 하도록 제 1 의 도전층을 형성하고 제 1 의 도전층상의 제 2 의 상부산화막과 제 1 의 도전층 및 제 2 의 상부산화막의 한측면의 하면측 끝이 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하는 제 2 의 측벽절연막과를 가지는 제 2 의 절연층을 형성하고 다른쪽의 불순물영역에 다른쪽의 제 1 의 측벽절연막의 측면 및 제 2의 측벽절연막의 측면에 접하는것과 아울러 제 1 의 도전층과 전기적으로 절연된 제 2 의 도전층을 형성하는것에 의하여 종래와 같이 제 2 의 측벽절연막의 하면측끝과 제 1 의 상부산화막의 접합영역에서 전극층과 도전층과의 절연내압이 저하하는 일이 없으므로 집적화된 경우에도 다른 배선층간의 절연내압을 향상시키는 것이 가능한 전계효과트랜지스터를 제공할 수 있게 되었다.
제 3 청구항에 기재한 발명에 의하면 반도체기판상에 전극층을 형성하여 그 전극층의 상부를 덮는 제 1 의 상부산화막과 측면부를 덮는 제 1 의 측벽절연막으로 이루어지는 제 1 의 절연층을 형성하여 반도체기판의 제 1 의 측벽절연막에 인접하는 영역에 불순물영역을 형성하고 반도체기판의 상면 및 제 1 의 절연층상에 도전층 및 제 2 의 절연층을 형성하여 제 1 의 절연층의 상부에 그 측면을 가지는 형상으로 패터닝하여 반도체기판상의 전면에 제 3 의 절연층을 형성하고 제 3 의 절연층을 에칭하여 제 1 의 절연층의 상면에 위치하는 도전층의 측면에 접하고 도한 제 1 의 측벽 절연막의 표면상에 그 하면측끝이 위치하도록 제 2 의 측벽절연막을 형성하는 것에 의하여 제 2 의 측벽절연막의 형성시에 제 1 의 상부산화막이 삭제되어서 절연내압이 저하하는 일이 없으므로 집적화된 경우에도 다층배선층간의 절연내압을 향상시키는 일이 가능한 전계효과트랜지스터의 제조방법을 제공할 수 있게 되었다.
Claims (3)
- 반도체기판의 표면에 형성된 한쌍의 불순물영역 상기 한쌍의 불순물영역간에 위치하고, 상기 반도체기판의 표면상에 게이트산화막을 사이에두고 형성된 게이트전극과, 상기 게이트전극상에 형성된 제 1 의 상부산화막과 상기 게이트전극 및 상기 제 1 의 상부산하막의 양측면에 각각 형성된 한쌍의 제 1 의 측벽절연막과를 가지는 제 1 의 절연층과, 상기 한쪽의 불순물영역에 접속되고 상기 한쪽의 제 1 의 측벽절연막의 측면에 접하는 것과 아울러 그 한쪽끝이 상기 게이트전극위에 절연막을 사이에두고 연장조재된 도전층과 상기 도전층상에 형성된 제 2 의 상부산화막과 상기 도전층 및 상기 제 2 의 상부 산화막의 한측면에 형성되고 그 하면 측끝이 상기 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하는 제 2 의 측벽절연막과를 가지는 제 2 의 절연층과를 포함하는 전계효과 트랜지스터.
- 반도체기판의 표면에 형성된 한쌍의 불순물영역과, 상기 한쌍의 불순물영역간에 위치하고 상기 반도체기판의 표면상에 게이트전산화막을 사이에 두고 형성된 게이트전극과 상기 게이트전극상에 형성된 제 1 의 상부산화막과 상기 게이트 전극 및 상기 제 1 의 상부산화막의 양측면에 각각 형성된 한쌍의 제 1 의 측벽절연막과를 가지는 제 1 의 절연층과, 상기 한쪽의 불순물영역에 접속되고 상기 한쪽의 제 1 의 측벽절연막의 측면에 접하는것과 아울러 그 한쪽끝이 상기 게이트전극상에 절연막을 사이에 두고 연장 존재된 제 1 의 도전층과, 상기 제 1 의 도전층상에 형성된 제 2 의 상부산화막과 상기 제 1 의 도전층 및 상기 제 2 의 상부산화막의 한측면에 형성되고 그 하면측끝이 상기 다른쪽의 제 1 의 측벽절연막의 표면상에 위치하는 제 2 의 측벽 절연막과를 가지는 제 2 의 절연층과, 상기 다른쪽의 불순물영역에 접속되고 상기 다른쪽의 제 1 의 측벽절연막의 측면 및 상기 제 2 의 측벽절연막의 측면에 접히려 형성되는것과 아울러 상기 제 1 의 도전층과 전기적으로 절연된 제 2 의 도전층과를 포함하는 전계효과 트랜지스터.
- 반도체기판상에 전극층을 형성하고 상기 전극층의 상부를 덮는 제 1 의 상부산화막과 측면부를 덮는 제 1 의 측벽 절연막으로 이루어지는 제 1 의 절연층을 형성하고 상기 반도체기판의 상기 제 1 의 측벽절연막에 인접하는 영역에 불순물영역을 형성하는 스텝과, 상기 반도체기판의 상면 및 상기 제 1 의 절연층상에 도전층 및 제 2 의 절연층을 형성하여 제 1 의 절연층의 상부에 그 끝면을 가지는 형상으로 패터닝하는 스텝과, 상기 반도체기판상의 전면에 제 3 의 절연층을 형성하는 스텝과, 상기 제 3 의 절연층을 에칭하여 상기 제 1 의 절연층의 상면에 위치하는 상기도전층의 측면에 접하고 또한 상기 제 1 의 축벽절연막의 표면상에 그 하면측 끝이 위치하도록 제 2 의 측벽절연막을 형성하는 스텝과를 포함하는 전계효과 트랜지스터의 제조방법.
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