DE4113787C2 - Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor nach dem Oberbegriff des Anspruchs 1, und auf ein Verfahren zur Herstellung eines Feldeffekttransistors nach dem Oberbegriff des Anspruchs 13.

Ein derartiger Feldeffekttransistor sowie ein derartiges Verfahren sind aus der JP 1-179 449 A2 bekannt.

In den letzten Jahren steigt die Nachfrage nach Halbleiter­ speichereinrichtungen infolge der bemerkenswerten Verbreitung von Informationsverarbeitungsanlagen wie Computern schnell an. Es werden Halbleiterspeichereinrichtungen mit großer funktioneller Speicherkapazität und hoher Arbeitsgeschwindig­ keit benötigt. Dementsprechend werden technische Entwicklun­ gen vorgenommen, die hohe Integrationsdichten, kurze Ansprech­ zeiten und hohe Zuverlässigkeit von Halbleiterspeicherein­ richtungen betreffen.

Ein DRAM ist als eine Halbleiterspeichereinrichtung bekannt, die zur wahlfreien Eingabe/Ausgabe von gespeicherter Informa­ tion in der Lage ist. Ein DRAM umfaßt üblicherweise eine Speicherzellenanordnung, die ein Speichergebiet einschließt, zum Speichern einer Mehrzahl von Speicherinformationen und eine periphere Schaltung, die zur Eingabe von und zur Ausgabe auf äußere Quellen benötigt wird. Fig. 6 ist ein Blockschalt­ bild, das den Aufbau eines herkömmlichen DRAM zeigt. Gemäß Fig. 6 umfaßt ein DRAM 500 eine Speicherzellenanordnung 510 zum Speichern der Datensignale zum Speichern der Informatio­ nen, einen Reihen- und Spaltenadreßpuffer 520 zur Aufnahme externer Adreßsignale zur Auswahl von Speicherzellen, von denen jede eine Speicherschaltungseinheit bildet, einen Rei­ hendecoder 530 und einen Spaltendecoder 540 zum Spezifizieren einer Speicherzelle durch Decodierung des Adreßsignals, einen Lese-Auffrischverstärker 550 zum Verstärken und Auslesen des in der spezifizierten Speicherzelle gespeicherten Signals, einen Dateneingabepuffer 560 und einen Datenausgabepuffer 570 zur Datenein-/-ausgabe und einen Taktgenerator 580 zur Erzeu­ gung eines Taktsignals.

Die Speicherzellenanordnung 510, die eine große Fläche auf dem Halbleiterchip einnimmt, weist eine Mehrzahl von matrixförmig angeordneten Speicherzellen auf, von denen jede zum Speichern einer Speicherinformationseinheit dient. Eine Speicherzelle wird im allgemeinen durch einen MOS-Transistor und einen damit verbundenen Kondensator gebildet. Diese Speicherzelle ist als Ein-Transistor-Ein-Kondensator-Speicherzelle bekannt. Solche Speicherzellen sind weit ver­ breitet für DRAMs großer Speicherkapazität, da ihr einfacher Aufbau zur Erhöhung der Integrationsdichte der Speicherzel­ lenanordnung beiträgt.

Fig. 7 ist eine Querschnittsdarstellung einer Speicherzelle eines herkömmlichen DRAM. Gemäß Fig. 7 sind Source-/Drain-Ge­ biete 6 mit einem vorgegebenen Abstand voneinander auf einem p-Siliziumsubstrat 1 gebildet. Gateelektroden 4b und 4c sind zwischen dem Paar von Source-/Drain-Gebieten 6 mit einer dar­ unterliegenden Gateisolierschicht 5 gebildet. Eine Isolati­ onsoxidschicht 200 ist so gebildet, daß sie die Gateelektro­ den 4b und 4c bedeckt, mit Seitenwänden 200a und 200b, die auf deren Seitenwänden gebildet sind. Eine Bitleitung 150 ist mit einem der Source-/Drain-Gebiete 6 verbunden, die zwischen den Gateelektroden 4b und 4c gebildet sind. Eine Isolations­ oxidschicht 210 und Seitenwände 210a und 210b sind auf der Bitleitung 150 und auf deren Seitenwänden gebildet. Ein Bo­ denteil 11a, das die untere Elektrode eines Ladungen spei­ chernden Kondensators bildet, ist mit dem anderen der Source-/Drain-Gebiete 6 verbunden. Das Bodenteil 11a und die Gate­ elektrode 4b sind durch die Seitenwand 200a und die Isolati­ onsoxidschicht 200 isoliert. Genauer gesagt, ist der Boden der Seitenwand 210a, die auf der Seitenwand der Bitleitung 150 gebildet ist, über der Gateelektrode 4b angeordnet. Die Isolationsoxidschicht 200 hat an einem Ende des Gebietes, das die Seitenwand 210a und die Isolationsoxidschicht 200 verbin­ det, eine verringerte Höhe. Dies ist eine Folge eines Her­ stellungsverfahrens, das später beschrieben wird. In einer herkömmlichen Speicherzelle hat die Isolationsoxidschicht 200 über der Gateelektrode 4b einen dicken Abschnitt und einen dünnen Abschnitt mit einer Stufe im Grenzbereich.

Fig. 8A bis 8D sind Querschnittsdarstellungen der Speicher­ zelle des herkömmlichen DRAM der Fig. 7. Das Herstellungsver­ fahren wird unter Bezugnahme auf die Fig. 7 bis 8D beschrie­ ben. Gemäß Fig. 8A sind Gateelektroden 4b und 4c mit Abstand voneinander auf einem p-Siliziumsubstrat 1 mit einer Gateiso­ lierschicht 5 darunter angeordnet. Die Isolationsoxidschicht 200 wird so gebildet, daß sie die Gateelektroden 4b und 4c bedeckt. Die Source-/Drain-Gebiete 6 werden gebildet, gefolgt von der Bildung der Seitenwände 200a und 200b zur Bedeckung der Seitenwände der Gateelektroden 4b und 4c und der Isolati­ onsoxidschicht 200. Nach Fig. 8B wird die Bitleitung 150 so gebildet, daß sie eines der Source-/Drain-Gebiete 6 auf dem p-Siliziumsubstrat 1 zwischen den Gateelektroden 4b und 4c verbindet. Die Seitenwand 200b und die Isolationsoxidschicht 200 werden zwischen die Gateelektroden 4b, 4c und die Bitlei­ tung 150 gelegt, um die Spannungsfestigkeit zu gewährleisten. Eine Isolationsoxidschicht 210 ist auf der Bitleitung 150 gebil­ det. Gemäß Fig. 8C wird auf der gesamten Oberfläche eine Oxidschicht 30 gebildet. Gemäß Fig. 8D wird die Oxidschicht 30 anisotrop geätzt, um Seitenwände 210a zu bilden. Beim Aus­ bilden der Seitenwände 210a wird ein Teil der Isolationsoxid­ schicht 200, die auf den Gateelektroden 4b und 4c gebildet ist, überätzt. Dieses Überätzen führt zu dem Nachteil, daß die Dicke eines Teiles der Isolationsoxidschicht 200 verrin­ gert wird. Wenn das Bodenteil 11a, das mit dem Source-/Drain-Gebiet 6 verbunden ist, so gebildet wird, daß es die Seiten­ wand 200a berührt, sind die Isolationsoxidschicht 200, die Seitenwand 210a und die Isolationsoxidschicht 210 im be­ schriebenen Zustand, die zwischen das Bodenteil 11a und die Gateelektrode 4b zwischengeschaltete Isolationsoxidschicht 200 wird in dem Abschnitt dünner, wo die Oxidschicht 200 auf die Gateelektrode 4b überätzt wird. Wenn ein Abschnitt der Isolationsoxidschicht 200 in diesem Abschnitt infolge des Überätzens beim Ausbilden der Seitenwand 210a überätzt und damit dünner wird, so wird an der Grenze zwischen dem dünne­ ren Abschnitt und dem verbleibenden Abschnitt der Isolations­ oxidschicht 200 ein Kantenbereich gebildet.

Wie oben festgestellt, weist die Speicherzelle eines herkömm­ lichen DRAM auf der Gateelektrode 4b eine Isolationsoxid­ schicht 200 auf, die beim Bilden der Seitenwand 210a zur Ge­ währleistung eines Spannungswiderstandes zwischen der Bitlei­ tung 150 und dem Bodenteil 11a, das die untere Elektrode des Kondensators bildet, überätzt wurde. Dies führt zu einer Kon­ figuration, bei der die Dicke der Isolationsoxidschicht 200 im überätzten Abschnitt dünner wird, wobei sich an der Grenze zwischen der dicken und der dünnen Schicht ein Kantenbereich ergibt. Dies wirft das Problem auf, daß die Spannungsfestigkeits­ charakteristik zwischen dem Bodenteil 11a und der Gate­ elektrode 4b verschlechtert wird. Hinzukommt das Problem, daß im erwähnten Kantenbereich eine Feldkonzentration erfolgt.

Herkömmliche Halbleitereinrichtungen mit einem Mehrschicht-Ver­ drahtungsaufbau, der für höhere Dichten ausgelegt, hat­ ten das Problem, daß die Dicke der Isolierschicht, die zwi­ schen die Mehrlager-Verdrahtungsschichten geschaltet ist, dünn wird, so daß es schwierig wird, ihrem Spannungsfestigkeit zu verbessern.

Aus der JP 1-179 449 A2 ist ein Feldeffekttransistor nach dem Oberbegriff des Anspruchs 1 bekannt. Wie bei der beschriebenen Halbleitervorrichtung wird bei diesem Feldeffekttransistor beim Ätzen einer Isolierschicht, die über einer leitenden Schicht, die teilweise auf einer Isolationsoxidschicht, die eine Gateelektrode abdeckt, ausgebildet ist, die die Gateelektrode abdeckende Isolationsoxidschicht überätzt.

Es ist Aufgabe der Erfindung, einen Feldeffekttransistor und ein Verfahren zur Herstellung eines Feldeffekttransistors anzugeben, bei dem das Überätzen der Isolierschicht auf der Gateelektrode bei der Bildung der Seitenwände einer leitenden Schicht über der Gateelektrode und die durch die Verringerung der Schichtdicke der Isolierschicht bedingten Nachteile verhindert werden.

Diese Aufgabe wird gelöst durch einen Feldeffekttransistor nach Anspruch 1 und ein Verfahren nach Anspruch 13.

Die zweite Seitenwandisolierschicht auf der Seite der ersten leitenden Schicht und der zweiten oberen Oxidschicht ist derart gebildet, daß der Boden der zweiten Seitenwandisolierschicht auf der Oberfläche der anderen Seitenwandisolierschicht des Paares der ersten Seitenwandisolierschichten liegt. Da die leitende Schicht über einer Gateelektrode mit einer nicht überätzten ersten oberen Oxidschicht dazwischen liegt, ist keine Verschlech­ terung der Spannungsfestigkeit der Gateelektrode und der leiten­ den Schicht im Verbindungsbereich des Bodens der zweiten Seitenwandisolierschicht und der ersten oberen Oxidschicht zu verzeichnen.

Eine leitende Schicht und eine zweite Isolierschicht werden auf dem Halbleitersubstrat und der ersten Isolierschicht ge­ bildet und in eine solche Konfiguration strukturiert, daß ein Ende auf der ersten Isolierschicht liegt. Eine dritte Iso­ lierschicht wird auf dem gesamten Halbleitersubstrat gebildet. Die dritte Isolierschicht wird geätzt, um zweite Seitenwand­ isolierschichten zu bilden, die im Kontakt mit der Seite der leitenden Schicht, die über der ersten Isolierschicht angeordnet ist, stehen derart, daß deren Boden auf der Oberfläche der ersten Seitenwandisolierschicht liegt. Dies verhindert, daß die er­ ste obere Oxidschicht beim Bilden der zweiten Seitenwandiso­ lierschicht entfernt wird.

Eine zweite leitende Schicht ist auf der zweiten oberen Isolier­ schicht gebildet und berührt die andere Seite des Paares der ersten Seitenwandisolierschichten und die Seite der damit in Kontakt stehenden zweiten Seitenwandisolierschicht, so daß sie elektrisch von der ersten leitenden Schicht isoliert ist. Die Spannungsfestigkeit zwischen der Gateelektrode und der zweiten leitenden Schicht ist im Grenzbereich des Bodens der zweiten Seitenwandisolierschicht und der ersten oberen Oxidschicht nicht verringert.

Weiterbildungen der Erfindung sind in den Unteransprüchen ge­ kennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A eine Layout-Darstellung einer Speicherzellenan­ ordnung eines DRAM nach einer Ausführungsform,

Fig. 1B eine Querschnittsdarstellung entlang der Linie X-X der Speicherzellenanordnung des DRAM der Fig. 1A,

Fig. 2A bis 2D Querschnittsdarstellungen der Speicherzelle der Fig. 1 zur Beschreibung des Herstel­ lungsprozesses,

Fig. 3 eine Querschnittsdarstellung einer Speicherzellenanordnung eines DRAM nach ei­ ner anderen Ausführungsform,

Fig. 4 eine Querschnittsdarstellung eines 2-Gate-FET nach einer weiteren Ausführungsform,

Fig. 5 eine Querschnittsdarstellung eines Paral­ leltransistors nach einer weiteren Ausfüh­ rungsform,

Fig. 6 ein Blockschaltbild, das den Aufbau eines herkömmlichen DRAM zeigt,

Fig. 7 eine Querschnittsdarstellung, die eine Speicherzelle eines herkömmlichen DRAM zeigt,

Fig. 8A bis 8D Querschnittdarstellungen der Speicherzelle des DRAM nach Fig. 7 zur Beschreibung des Herstellungsprozesses.

Gemäß Fig. 1A und 1B wird eine Speicherzelle eines DRAM durch einen Transfergate-Transistor 3 und einen Kondensator 10 ge­ bildet. Der Transfergate-Transistor 3 weist ein Paar von Source-/Drain-Gebieten 6, die in der Oberfläche eines p-Sili­ ziumsubstrates 1 gebildet sind, und Gateelektroden 4b und 4c, die auf der Oberfläche des p-Siliziumsubstrates 1 mit einer darunterliegenden Gateisolierschicht 5 zwischen einem Paar von Source-/Drain-Gebieten 6 gebildet sind, auf. Die Gate­ elektroden 4b und 4c sind mit einer Isolationsoxidschicht 20 und Seitenwänden 20a und 20b bedeckt. Die Seitenwand 20a ist dicker gebildet als die Seitenwand 20b. Der Kondensator 10 ist in einer geschichteten Struktur aus einer unteren Elek­ trode (Speicherknoten) 11, einer dielektrischen Schicht 12 und einer oberen Elektrode (Zellplatte) 13 gebildet. Die un­ tere Elektrode 11 ist aus einem Bodenteil 11a, das mit den Source-/Drain-Gebieten 6, die benachbart zur Feldoxidschicht 2 gebildet sind, und einer Wand 11b gebildet, die so gebildet ist, daß sie sich in vertikaler Richtung entlang dem äußeren Umfang des Bodenteiles 11a erstreckt. Die Wand 11b der unte­ ren Elektrode 11 ist zweckmäßig zur Sicherung einer konstan­ ten Kapazität bei der Miniaturisierung, da sowohl ihre Innen­ seite als auch die Außenseite Kapazitäten bilden. Eine Bit­ leitung 15 ist mit einem der Source-/Drain-Gebiete 6 des Transfergate-Transistors 3 verbunden. Gateelektroden 4d und 4e sind auf der Feldoxidschicht 2 gebildet. Eine Isolations­ oxidschicht 20 ist so gebildet, daß sie die Gateelektroden 4d und 4e bedeckt. Die Gateelektroden 4b, 4c, 4d und 4e sind longitudinal mit vorgegebenen Abständen aneinandergereiht, wie in Fig. 1A gezeigt. Die Bitleitungen 15 sind lateral mit vorgegebenem Abstand angeordnet. Ein Zwischenschichtisolier­ film 22 ist auf der oberen Elektrode 13 gebildet. Verbin­ dungsschichten 18 sind über dem Zwischenschichtisolierfilm 22 in Positionen entsprechend den Gateelektroden 4b, 4c, 4d bzw. 4e gebildet. Eine Schutzschicht 23 ist so gebildet, daß sie die Verbindungsschicht 18 bedeckt. Die Eigenart der vorlie­ genden Ausführungsform liegt in der Position, wo die Seiten­ wand 21a, die an der Seitenwand der Bitleitung 15 gebildet ist, die Seitenwand 20a berührt, die an der Seitenwand der Gateelektrode 4b und 4c gebildet ist. Die vorliegende Aus­ führungsform ist so ausgeführt, daß der Boden der Seitenwand 21a, die auf der Seite der Bitleitung 15 gebildet ist, die Seitenwand 20a der Gateelektroden 4b und 4c berührt. Die Isolationsoxidschicht 20 auf den Gatelektroden 4b und 4c ist in der Dicke nicht verringert, wie dies in der zuvor beschriebenen Halbleitereinrichtungen der Fall ist. Damit kann die Spannungsfestigkeit zwischen dem Bodenteil 11a und den Gate­ elektroden 4b und 4c verbessert werden.

Das Herstellungsverfahren wird mit Bezug auf die Fig. 1 bis 2D beschrieben. Gemäß Fig. 2A werden mit einem vorgegebenen Ab­ stand auf dem p-Siliziumsubstrat 1 Gateelektroden 4b und 4c mit darunterliegender Gateisolierschicht 5 gebildet. Zur Be­ deckung der Gateelektroden 4b und 4c wird eine Isolations­ oxidschicht 20 gebildet. Dann werden die Source-/Drain-Ge­ biete 6 gebildet. Seitenwände 20a und 20b werden so gebildet, daß sie die Seiten der Gateelektroden 4b und 4c und der Iso­ lationsoxidschicht 20 bedecken. Gemäß Fig. 2B wird eine Bit­ leitung 15 auf dem Source-/Drain-Gebiet 6 zwischen den Gate­ elektroden 4b und 4c gebildet. Auf der Bitleitung 15 wird eine Isolationsoxidschicht 21 gebildet. Die Breite W der Bit­ leitung 15 wird so gewählt, daß sie in der vorliegenden Aus­ führungsform größer als die einer zuvor beschriebenen Bitleitung (vgl. Fig. 6) ist. Nach Fig. 2C wird auf der gesamten Ober­ fläche eine Oxidschicht 30 gebildet. Nach Fig. 2D wird die Oxidschicht 30 anisotrop geätzt, um Seitenwände 21a zu bil­ den. Die Seitenwand 21a wird so gebildet, daß der Boden die Seitenwand 20a der Gateelektroden 4b und 4c berührt. Auch in dem Fall, daß das Bodenteil 11a auf den Source-/Drain-Gebie­ ten 6 im Kontakt mit den Seitenwänden 20a und 21a gebildet wird, wie in Fig. 1 gezeigt, kann die Spannungsfestigkeits­ charakteristik ohne Verringerung der Schichtdicke der zwi­ schen das Bodenteil 11a und die Gateelektroden 4b und 4c ge­ legten Isolationsschicht verbessert werden. Das Auftreten von Feldverdichtungen, die aus einem Überätzen der Isolations­ oxidschicht 20 mit der Folge der Ausbildung einer Kante re­ sultieren, wird verhindert.

Eine zweite Ausführungsform nach Fig. 3 unterscheidet sich im Kondensatoraufbau von der ersten Ausführungsform nach Fig. 1. Der Kondensator 10 der zweiten Ausführungsform wird durch eine untere Elektrode 11, die aus einem Bodenteil 11a in Ver­ bindung mit den Source-/Drain-Gebieten 6 und einer Wand 11b in einem durch Isolationsschichten 26 eingeschlossenen Ge­ biet, eine dielektrische Schicht 12, die die untere Elektrode bedeckt, und eine auf der dielektrischen Schicht 12 gebildete obere Elektrode 13 gebildet. Eine Oxidschicht 24 wird auf der Isolationsoxidschicht 21 über der Bitleitung 15 und der Feld­ oxidschicht 2 gebildet. Eine Isolationsschicht 25 wird auf der Oxidschicht 24 gebildet. Die Bitleitung 15 wird so gebil­ det, daß sie eine große Breite hat, ähnlich wie in der ersten Ausführung nach Fig. 1, mit Seitenwänden 21, die an den Sei­ ten gebildet sind. Der Boden der Seitenwand 21a ist im Kon­ takt mit der Oberfläche der Seitenwand 20a der Gatelektroden 4b und 4c gebildet. Dieser Aufbau erzeugt einen Effekt ähn­ lich dem der ersten Ausführungsform nach Fig. 1. Mit anderen Worten, die Spannungsfestigkeitscharakteristik zwischen dem Bodenteil 11a, das die untere Elektrode 11 des Kondensators bildet, und den Gateelektroden 4b und 4c kann verbessert wer­ den.

Nach Fig. 4 hat ein 2-Gate-FET ein Paar von Source-/Drain-Ge­ bieten 6 auf einem p-Siliziumsubstrat 1. Eine Verbindungs­ schicht 48 ist über den Source-/Drain-Gebieten 6 mit einer dazwischenliegenden Kontaktschicht 47 gebildet. Zwei Gate­ elektroden 44b und 44c sind zwischen einem Paar von Source-/Drain-Gebieten 6 gebildet. Die Gateelektrode 44c erstreckt sich über die Gateelektrode 44b mit einer Isolationsoxid­ schicht 42 und einer Seitenwand 42b dazwischen. Die Isolati­ onsoxidschicht 43 ist auf der Gateelektrode 44c gebildet. Seitenwände 43a und 43b sind auf deren Seiten gebildet. Ein Zwischenschichtisolierfilm 45 ist so gebildet, daß er die ge­ samte Oberfläche bedeckt. Das Merkmal der vorliegenden Aus­ führungsform liegt darin, daß eine Seite des Bodens der Sei­ tenwand 43a der Gateelektrode 44c leicht die obere Oberfläche der Seitenwand 42a der Gateelektrode 44b berührt. Die Be­ deckung des Zwischenschichtisolierfilms 45 im Kontaktgebiet der Seitenwand 42a ist bei der Bildung des Zwischenschicht­ isolierfilms 45 über den Seitenwänden 42a und 43a nicht ver­ schlechtert. Damit kann effektiv die Verringerung der Zuver­ lässigkeit des Zwei-Gate-Transistors verhindert werden.

Nach Fig. 5 hat ein Paralleltransistor Source-/Drain-Gebiete 6 mit vorgegebenem Abstand auf einem p-Siliziumsubstrat 1. Gateelektroden 4b und 4c sind zwischen Source-/Drain-Gebieten 6 mit einer Gateisolierschicht 5 darunter gebildet. Eine Ver­ bindungsschicht 55 ist auf dem Source-/Drain-Gebiet 6, einge­ schlossen zwischen den Gateelektroden 4b und 4c, gebildet. Eine Isolationsoxidschicht 21 und Seitenwände 21a und 21b sind über der Verbindungsschicht 55 gebildet. Eine Verbin­ dungsschicht 53 ist über dem Source-/Drain-Gebiet 6 mit einer Kontaktschicht 52 dazwischen gebildet. Das Substrat 1 ist mit einem Zwischenschichtisolierfilm 51 mit Ausnahme der Stellen, wo die Kontaktschicht 52 gebildet ist, bedeckt. Das Merkmal der vierten Ausführungsform liegt darin, daß der Kontakt zwi­ schen einem Ende des Bodens der Seitenwand 21a, die auf bei­ den Seiten der Verbindungsschicht 55 gebildet ist, und der Isolierschicht, die die Gateelektroden 4b und 4c bedeckt, auf der Oberfläche der Seitenwand 20a liegt. Dies führt zu einem Effekt ähnlich dem der dritten Ausführungsform. Mit anderen Worten, die Bedeckung des Zwischenschichtisolierfilms 51 im Verbindungsgebiet der Seitenwände 20a und 21a ist durch die Bildung des Zwischenschichtisolierfilms 51 auf den Seitenwän­ den 20a und 21a nicht verschlechtert. Damit kann effektiv die Verringerung der Zuverlässigkeit des Paralleltransistors ver­ hindert werden.

Wie in den dargestellten Ausführungsformen beschrieben, kann der Seitenwandaufbau auf verschiedene Halb­ leitereinrichtungen angewendet werden. Obgleich in den Fig. 2A bis 2D das Herstellungsverfahren für die erste Ausfüh­ rungsform nach Fig. 1 gezeigt wurde, ist das Herstellungsverfahren darauf nicht beschränkt. Beispielsweise kann eine ähnliche Konfiguration dadurch erhalten werden, daß die Bitleitung 15 eine Breite ähnlich der einer zuvor beschriebenen hat, und die Dicke der Oxidschicht 30 bei der Bildung der Seitenwände 21a auf den Seiten der Bitleitung 15 erhöht wird, um die Dicke der Seitenwände 21a zu erhöhen. Eine Seitenwand 21a ähnlich der in Fig. 1 gezeigten kann dadurch gebildet werden, daß man sowohl den Weg des Vergrößerns der Breite der Bitleitung 15 und der Dicke der Oxidschicht 30 gleichzeitig bei der Bildung der Seitenwände 21a geht.

Entsprechend dem Konzept des Feldeffekt­ transistors wird eine erste Isolierschicht gebildet, die eine erste obere Oxidschicht auf einer Gateelektrode und ein Paar erster Seitenwandisolierschichten auf beiden Seiten der Gate­ elektrode und der ersten obere Oxidschicht hat. Eine lei­ tende Schicht auf einem der Dotierungsgebiete, die in der Oberfläche des Halbleitersubstrates gebildet sind, ist so gebildet, daß sie eine Seite einer der ersten Seitenwandiso­ lierschichten berührt und sich mit einem Ende über die Gate­ elektrode mit einer dazwischenliegenden Isolierschicht er­ streckt. Eine zweite Isolierschicht mit einer zweiten oberen Oxidschicht auf der leitenden Schicht und einer zweiten Sei­ tenwandisolierschicht mit dem unteren Ende der leitenden Schicht und der zweiten oberen Oxidschicht auf der Oberfläche des anderen der ersten Seitenwandisolierschichten wird gebil­ det. In dem Falle, daß eine leitende Schicht auf der Elektro­ denschicht mit einer ersten oberen Oxidschicht dazwischen ge­ bildet wird, wird die Spannungsfestigkeit der Elektroden­ schicht und der leitenden Schicht im Berührungsgebiet des Bo­ dens der zweiten Seitenwandisolierschicht und der ersten obe­ ren Oxidschicht nicht verringert. Damit wird ein Feldef­ fekttransistor bereitgestellt, der eine Verbesserung der Spannungsfestigkeit zwischen Mehrlage-Verdrahtungsschichten auch dann erlaubt, wenn er für höhere Integrationsgrade skaliert wird.

Nach einem weiteren Aspekt des Feldef­ fekttransistors ist eine erste Isolierschicht mit einer er­ sten oberen Oxidschicht auf einer Gatelektrode und einem Paar erster Seitenwandisolierschichten auf beiden Seiten der Gate­ elektrode und der ersten oberen Oxidschicht gebildet. Eine erste leitende Schicht ist auf einem des Paares von Dotierungs­ gebieten, die in der Oberfläche des Halbleitersub­ strates gebildet sind, so gebildet, daß sie mit der Seite ei­ nes der ersten Seitenwandisolierschichten verbunden ist und sich mit einem Ende über die Gateelektrode mit einer dazwischen­ liegenden Isolierschicht erstreckt. Eine zweite Isolierschicht mit einer zweiten oberen Oxidschicht auf der ersten leitenden Schicht und einer zweiten Seitenwandisolierschicht sind so ge­ bildet, daß die erste leitende Schicht und die zweite obere Oxidschicht auf einer der ersten Seitenwandisolierschichten und der Boden der zweiten Seitenwandisolierschicht auf der Oberfläche der anderen der ersten Seitenwandisolierschichten gebildet ist. Eine zweite leitende Schicht ist auf dem anderen der Dotierungs­ gebiete gebildet und berührt die Seite der anderen der ersten Seitenwandisolierschichten und die Seite der zweiten Seitenwand­ isolierschicht, womit sie elektrisch von der ersten leitenden Schicht isoliert ist. Dies hat den Vorteil, daß die Spannungs­ festigkeit der Elektrodenschicht und der leitenden Schicht im Kontaktbereich des unteren Endes der zweiten Seitenwandisolier­ schicht und ersten oberen Oxidschicht nicht verringert ist. Damit wird ein Feldeffekttransistor bereitgestellt, der eine Verbesse­ rung der Spannungsfestigkeit zwischen Mehrlagen-Verdrahtungs­ schichten auch dann erlaubt, wenn er auf höhere Integrations­ dichten skaliert wird.

Entsprechend einem weiteren Grundgedanken weist ein Herstel­ lungsverfahren für einen Feldeffekttransistor den Schritt des Ausbildens einer Elektrodenschicht auf einem Halbleitersubstrat auf. Eine erste Isolierschicht wird gebildet, die aus einer ersten oberen Oxidschicht, die die Elektrodenschicht bedeckt, und einer ersten Seitenwandisolierschicht, die die Seiten bedeckt, besteht. Ein Dotierungsgebiet wird in einem Gebiet benachbart zu den ersten Seitenwandisolierschichten im Halbleitersubstrat ge­ bildet. Eine leitende Schicht und eine zweite Isolierschicht werden auf dem Halbleitersubstrat und der ersten Isolierschicht gebildet und so gemustert, daß ein Seitenende über der ersten Isolierschicht liegt. Eine dritte Isolierschicht wird auf dem gesamten Halbleitersubstrat gebildet. Die dritte Isolierschicht wird geätzt, um eine zweite Seitenwandisolierschicht zu bilden, die die Seite der leitenden Schicht, die über der ersten Iso­ lierschicht liegt, berührt, wobei deren Unterseite auf der Ober­ fläche der ersten Seitenwandisolierschicht liegt. Dies hat den Vorteil, daß die erste obere Oxidschicht beim Bilden ei­ ner zweiten Seitenwandisolierschicht nicht entfernt wird, so daß die Spannungsfestigkeit nicht verringert wird. Damit wird ein Verfahren zur Herstellung eines Feldeffekttransistors be­ reitgestellt, das eine Verbesserung der Spannungsfestigkeit zwischen Mehrlagen-Verdrahtungsschichten auch dann erlaubt, wenn höhere Integration erfolgt.

Claims (13)

1. Feldeffekttransistor mit
einem Halbleitersubstrat (1),
einem Paar von Dotierungsgebieten (6), die in der Oberfläche des Halbleitersubstrates (1) gebildet sind,
einer ersten Gateelektrode (4c, 44b), die zwischen dem Paar von Dotierungsgebieten (6) auf der Oberfläche des Halbleitersubstrates (1) mit einer darunterliegenden ersten Gateisolierschicht (5) gebildet ist,
einer ersten Isolierschicht (20, 20a, 20b, 42, 42a, 42b), mit einer ersten oberen Oxidschicht (20, 42), auf der Gateelektrode (4c, 44b) und einem Paar erster Seitenwandisolierschichten (20a, 20b, 42a, 42b) auf beiden Seiten der Gateelektrode (4c, 44b) und der ersten oberen Oxidschicht (20, 42), einer ersten leitenden Schicht (15, 44c, 55) die eine Seite einer Seitenwandisolierschicht des Paares der ersten Seitenwandisolierschichten (20a, 20b, 42a, 42b) berührt und sich mit einem Seitenende über die erste Gateelektrode (4c, 44b) mit der ersten oberen Oxidschicht (20, 42) dazwischen erstreckt, und
einer zweiten Isolierschicht (21, 21a, 43, 43a, 43b), mit einer zweiten oberen Oxidschicht (21, 43) auf der ersten leitenden Schicht (15, 44c, 55) und einer durch Ätzen einer ganzflächig aufgebrachten dritten Isolierschicht gebildeten zweiten Seitenwandisolierschicht (21a, 43a, 43b), die auf einer Seite der ersten leitenden Schicht (15, 44c, 55) und der zweiten oberen Oxidschicht (21, 43) gebildet ist,
dadurch gekennzeichnet, daß der Boden der zweiten Seitenwandisolierschicht (21a, 43a, 43b) einen Teil der Oberfläche der anderen Seitenwandisolierschicht des Paares der ersten Seitenwandisolierschichten (20a, 20b, 42a, 42b) bedeckt.

2. Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch eine zweite leitende Schicht (11a), die die Seite der anderen Seitenwandisolierschicht des Paares der ersten Seitenwandisolierschichten (20a, 20b) und die Seite der zweiten Seitenwandisolierschicht (21a) berührt und damit elektrisch von der ersten leitenden Schicht (15) isoliert ist.

3. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Seitenwandisolierschicht (21a) einen Abschnitt aufweist, in dem ihre Schichtdicke nach unten zunimmt.

4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die andere Seitenwandisolierschicht des Paares der ersten Seitenwandisolierschichten (20a) dicker als die erste Seitenwandisolierschicht des Paares der ersten Seiten­ wandisolierschichten (20b) gebildet ist.

5. Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste leitende Schicht eine Bit­ leitung (15) aufweist und die zweite leitende Schicht eine untere Elektrode (11) eines Kondensators (10) aufweist.

6. Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß die untere Elektrode (11) des Kon­ densators (10) so gebildet ist, daß ein Ende sich in eine Rich­ tung senkrecht zum Halbleitersubstrat (1) erstreckt.

7. Feldeffekttransistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste Gateelektrode (44b) be­ nachbart zu einem Dotierungsgebiet des Paares der Dotierungsge­ biete (6) mit einer vorgegebenen Breite auf der Oberfläche des Halbleitersubstrates (1) mit der ersten Gateisolierschicht (5) darunter gebildet ist, und daß die erste leitende Schicht eine zweite Gateelektrode (44c), benachbart zum anderen Dotierungsge­ biet des Paares der Dotierungsgebiete (6), eine Seite einer Sei­ tenwandisolierschicht des Paares der ersten Seitenwandisolier­ schichten (42a, 42b) berührend, mit vorgegebener Breite auf der Oberfläche des Halbleitersubstrates (1) mit einer zweiten Gate­ isolierschicht darunter, wobei ein Seitenende sich über die erste Gateelektrode (44b) mit einer ersten oberen Oxidschicht (42) da­ zwischen erstreckt, gebildet ist.

8. Feldeffekttransistor nach Anspruch 7, dadurch gekennzeichnet, daß dieser ein Zwei-Gate-Feldeffekttransistor ist.

9. Feldeffekttransistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß dieser ein Paral­ lel-Feldeffekttransistor ist.

10. Feldeffekttransistor nach einem der Ansprüche 1 bis 6 oder 9, dadurch gekennzeichnet, daß die erste leitende Schicht (55) mit einem ersten Dotierungsgebiet (6) des Paares der Dotierungsgebiete (6) verbun­ den ist.

11. Feldeffekttransistor nach einem der Ansprüche 1 bis 6 oder 9 bis 10, dadurch gekennzeichnet, daß die zweite leitende Schicht (11a) mit einem zweiten Dotierungsgebiet (6) des Paares der Dotierungsgebiete (6) ver­ bunden ist.

12. Feldeffekttransistor nach einem der Ansprüche 1 bis 6 oder 9 bis 11, dadurch gekennzeichnet, daß die erste Isolierschicht (20a, 42a) und die zweite Isolierschicht (21a, 43a) gebildet sind, daß sie in ihrem Verbindungsbereich fließend ineinander übergehen.

13. Verfahren zur Herstellung eines Feldeffekttransistors mit den Schritten:
Bilden einer Elektrodenschicht mit einer darunterliegenden Gate­ isolierschicht (5) auf einem Halbleitersubstrat (1),
Bilden einer ersten Isolierschicht (20, 20a, 20b, 42, 42a, 42b), die durch eine erste obere Oxidschicht (20, 42) die die Oberseite der Elektrodenschicht bedeckt, und eine erste Seitenwandisolierschicht (20a, 20b; 42a, 42b), die deren Seiten bedeckt, gebildet wird, und
Bilden eines Paares von Dotierungsgebieten (6) benachbart zu der ersten Seitenwandisolierschicht (20a, 20b; 42a, 42b) im Halbleitersubstrat (1),
Bilden einer ersten leitenden Schicht mit einer ihre Oberseite bedeckenden zweiten Isolierschicht (21, 43) mindestens auf einem Abschnitt der ersten oberen Oxidschicht (20, 42) zur Erzeugung einer Konfiguration, die ein seitliches Ende auf der ersten Isolierschicht (20, 20a, 20b; 42, 42a, 42b) aufweist,
Bilden einer dritten Isolierschicht auf der Oberfläche des Halbleitersubstrates (1) und
Ätzen der dritten Isolierschicht (30) zur Ausbildung einer zweiten Seitenwandisolierschicht (21a, 43a, 43b), die die Seite des seitlichen Endes der Konfiguration, die über der ersten Isolierschicht (20, 20a, 20b, 42, 43a, 42b) angeordnet ist, berührt,
dadurch gekennzeichnet, daß der Boden der zweiten Seitenwandisolierschicht (21a, 43a, 43b) auf der Oberfläche der ersten Seitenwandisolierschicht (20a, 20b; 42a, 42b) liegt.