DE10341795A1

DE10341795A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10341795A1
Application number: DE10341795A
Authority: DE
Inventors: Hidemoto Tomita
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-16
Filing date: 2003-09-10
Publication date: 2004-08-05
Also published as: JP2004221377A; US6882576B2; CN1518114A; US20040141403A1

Abstract

Eine Halbleiterspeichervorrichtung enthält ein Speicherzellenfeld, in dem Speicherzellen mit jeweils sechs Transistoren (11a, 11b, 12a, 12b, 13a und 13b) zweidimensional auf einem Halbleitersubstrat angeordnet sind. Die Halbleiterspeichervorrichtung enthält außerdem: Wortleitungen (WL), die mit den Speicherzellen verbunden und parallel zueinander in einer ersten Richtung angeordnet sind, Bitleitungen (BIT), die mit den Speicherzellen verbunden und parallel zueinander in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet sind; und zumindest zwei Gateelektroden (3a, 3b, 3c, 3d), die auf dem Halbleitersubstrat so bereitgestellt sind, dass jede der Gateelektroden zumindest mit einem Transistor von den sechs Transistoren verbunden ist, wobei alle Gateelektroden auf derselben geraden Linie parallel zu der ersten Richtung angeordnet sind.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, und insbesondere bezieht sie sich auf ein SRAM.

Da es bei einem SRAM nicht erforderlich ist, einen Auffrischvorgang in einem eingeschalteten Zustand durchzuführen, ist das SRAM einfach zu verwenden, aber es gibt viele Elemente in einer Speicherzelle und die belegte Fläche ist groß. Eine Verringerung der Zellenfläche war dann erforderlich. Bei einem herkömmlichen SRAM gibt es ein Beispiel eines Layouts einer Zelle, bei der eine Wortleitung länger ist als eine Bitleitung, wie in der Offenlegungsschrift JP 9-270468 (entspricht dem Patent US 5,744,844 ) und der Offenlegungsschrift JP 10-178110 (entspricht dem Patent US 5,930,163 ) offenbart ist. Somit wird ein Erhöhen der Geschwindigkeit verwirklicht und eine Zellenfläche verringert, indem die Länge in der Bitleitungsrichtung verringert ist.

Im Hinblick auf die Miniaturisierung macht sich eine Erscheinung der Verzerrung eines Resistmusters auf einem Wafer (opti scher Proximity-Effekt) stark bemerkbar wegen der optischen Interferenz in einer Photolithographiemaschine. Zusätzlich wird im Hinblick auf den Ätzvorgang eine Musterverzerrung nach dem Ätzen durch einen Mikroladeeffekt erzeugt. Der Mikroladeeffekt ist eine Erscheinung, bei dem eine Ätzrate in einer Tiefenrichtung verringert wird, wenn Muster mit einem großen Dichteunterschied zusammen kommen. In den letzten Jahren ist zum Verringern einer solchen Musterverzerrung auf ein Minimum eine optische Proximitiy-Korrekturtechnik (OPC) entwickelt und verwendet worden, die im Voraus automatisch ein Maskenmuster bei dem Vorgang der Photolithographie mit einer CAD-Technik korrigiert.

Für das SRRM ist es erforderlich, Daten aus jeder Speicherzelle über eine Bitleitung mit hoher Geschwindigkeit heraus zu holen. Die Daten werden von jeder Speicherzelle über eine Bitleitung, eine I/O-Leitung, einen Leseverstärker, einen Lesedatenbus und einen Ausgangspuffer ausgegeben. Wenn ein von der Speicherzelle auf der Bitleitung ausgegebener Signalpegel dabei 0,1V beträgt, hat ein Signalpegel, der über die Bitleitung auf die I/O-Leitung ausgegeben wird, einen Wert von ca. 0,05V, was sehr klein ist. Daher ist es wahrscheinlich, einen Einfluss von Störungen einzufangen, und ein Leseverstärker mit einer hohen Genauigkeit ist erforderlich, um den Pegel auf einen Vdd-Pegel von ca. 1,8V zu verstärken.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, zu verhindern, dass ein Signalpegel auf einer Bitleitung in einer Halbleiterspeichervorrichtung und insbesondere in einem SRAM absinkt.

Die Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Halbleiterspeichervorrichtung enthält ein Speicherzellenfeld, in dem Speicherzellen mit jeweils sechs Transistoren zweidimensional auf einem Halbleitersubstrat angeordnet sind. Die Halbleiterspeichervorrichtung enthält ebenfalls: Wortleitungen, die mit den Speicherzellen verbunden und parallel zueinander in einer ersten Richtung angeordnet sind; Bitleitungen, die mit den Speicherzellen verbunden und parallel zueinander in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet sind; und zumindest zwei Gateelektroden, die auf dem Halbleitersubstrat so bereitgestellt sind, dass jede der Gateelektroden zumindest mit einem Transistor von den sechs Transistoren verbunden ist, wobei alle Gateelektroden auf derselben geraden Linien parallel zu der ersten Richtung angeordnet sind.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
1 eine Draufsicht auf einen Aufbau von Gateelektroden einer Halbleiterspeichervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
2 ein Schaltbild einer Äquivalenzschaltung, die einer Speicherzelle der Halbleiterspeichervorrichtung nach der ersten Ausführungsform entspricht;
3 eine Schnittansicht entlang einer in 1 gezeigten Linie A-A';
4 eine Schnittansicht entlang einer in 1 gezeigten Linie B-B';
5 eine Schnittansicht entlang einer in 1 gezeigten Linie C-C';
6 eine Draufsicht auf eine Massefläche, die auf der obersten Oberfläche der Speicherzelle der Halbleiterspeichervorrichtung nach der ersten Ausführungsform ausgebildet ist;
7 eine Draufsicht auf Schritte zum Bilden von Gateelektroden nach einem Verfahren zum Herstellen der Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
8 eine Draufsicht auf Schritte zum Bilden von Stapeldurchgangslöchern nach dem Verfahren zum Herstellen der Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
9 eine Draufsicht auf Schritte zum Vergraben von Wolfram in einem ersten Durchkontaktierungsloch und zum Wegätzen des Wolframs außer in dem Loch nach dem Verfahren zum Herstellen der Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
10 eine Draufsicht auf Schritte zum Abscheiden und Wegätzen einer dritten Metallschicht nach dem Verfahren zum Herstellen der Halbleiterspeichervorrichtung nach der ersten Ausführungsform;
11 eine Draufsicht auf eine Anordnung von Gateelektroden in zwei Speicherzellen einer Halbleiterspeichervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung;
12 eine Draufsicht auf eine Anordnung von Gateelektroden in vier Speicherzellen in einem ersten Beispiel der Halbleiterspeichervorrichtung nach einer dritten Ausführungsform;
13 eine Draufsicht auf eine Anordnung von Gateelektroden in vier Speicherzellen in einem zweiten Beispiel der Halbleiterspeichervorrichtung nach der dritten Ausführungsform;
Im Folgenden wird mit Bezug auf die beigefügten Zeichnungen eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung nach bevorzugten Ausführungsformen beschrieben. In den Zeichnungen sind dieselben Bezugszeichen den im Wesentlichen gleichen Bestandteilen zugeordnet.
Zunächst wird Bezug auf 1 bis 11 eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung nach einer ersten Ausführungsform der vorliegenden Erfindung beschrieben mit. Als erstes wird mit Bezug auf 1 und 2 eine Anordnung einer Gateelektrode in der Halbleiterspeichervorrichtung beschrieben. 1 ist eine Draufsicht auf einer projektive Anordnung der Gateelektrode, die mit sechs Transistoren verbunden ist, und der lokalen Zwischenverbindungen in einer einzelnen Speicherzelle. 2 ist ein Ersatzschaltbild der Halbleiterspeichervorrichtung.
Die Halbleiterspeichervorrichtung enthält ein Speicherzellenfeld, in dem Speicherzellen mit 6 Transistoren zweidimensional angeordnet sind. Die Speicherzellen enthalten zwei Sätze mit Treibertransistoren 11a bzw. 11b, Lasttransistoren 12a bzw. 12b und Zugriffstransistoren 13a bzw. 13b. Als Beispiel für die Halbleiterspeichervorrichtung dient ein SRAM, das sechs Transistoren in einer Speicherzelle enthält. Eine Gateelektrode in einer Speicherzelle 10 wird beschrieben. Die Speicherzelle 10 enthält zwei Arten von Gateelektroden, insbesondere eine erste Gateelektrode 3a und eine zweite Gateelektrode 3b, die die Treibertransistoren 11a und 11b mit den Lasttransistoren 12a und 12b verbinden, sowie eine dritte Gateelektrode 3c und eine vierte Gateelektrode 2d, die die Zugriffstransistoren 13a und 13b mit einer Wortleitung WL verbinden. Die erste, zweite, dritte und vierte Gateelektrode 3a, 3b, 3c und 3d sind auf derselben geraden Linie parallel zu der (durch eine gestrichelte Linie dargestellten) Wortleitung WL in ihrer Längsrichtung angeordnet. Somit kann eine Länge der Speicherzelle in der Richtung einer Bitleitung senkrecht zu der Wortleitung WL verringert werden. Demzufolge können die Verdrahtungskapazität und der Verdrahtungswiderstand der Bitleitung verringert werden, was das Lesen und Schreiben beschleunigt. Insbesondere beim Lesen werden Daten von jeder Speicherzelle über eine Bitleitung, eine I/O-Leitung, einen Leseverstärker, einen Lesendatenbus und einen Ausgangspuffer ausgegeben. Da die Länge der Bitleitung verringert werden kann, wird dabei verhindert, dass ein Signalpegel beim Erreichen der I/O-Leitung über die Bitleitung verglichen mit einem aus der Speicherzelle auf die Bitleitung übernommenen Signalpegel absinkt. Somit kann eine Ausgabe von einer Speicherzelle extrem erhöht werden, und ein Schaltungsaufbau unter Verwendung des Leseverstärkersystems kann einer hohen Geschwindigkeit entsprechen.
Weiterhin hat jede der Gateelektroden 3a, 3b, 3c und 3d einen rechteckigen Aufbau mit Seiten aus geraden Linien ohne Einkerbungsabschnitt oder Vorsprung. Da die Gateelektroden 3a, 3b, 3c und 3d mit hoher Genauigkeit gebildet werden können, können daher alle Transistoreigenschaften stabilisiert werden. Demzufolge können für die Halbleiterspeichervorrichtung stabile Eigenschaften bereitgestellt werden. Da alle Gateelektroden in der Speicherzelle auf der geraden Linie angeordnet sind, kann weiterhin eine unnötige Fläche verringert werden. Weiterhin kann die Anzahl von Kontaktierungslöchern und Durchgangslöchern in der Zellenebene verringert werden, so dass die Zellenfläche verringert werden kann. Die Längsrichtung der Wortleitung wird als eine erste Richtung bezeichnet und die Richtung rechtwinklig zu der ersten Richtung als zweite Richtung. Es sei ange merkt, das die dritte Elektrode 3c, die erste Elektrode 3a, die zweite Elektrode 3b und die vierte Elektrode 3d jeweils von dem einen Ende der geraden Linie zu dem anderen Ende der geraden Linie angeordnet sind.
Weiterhin ist bei dieser Halbleiterspeichervorrichtung jede der Gateelektroden mit einer lokalen Zwischenverbindung (LIC = Local Interconnector) in Kontakt, die in der Patentanmeldung US 5,541,427 beschrieben ist. Insbesondere ist jede der Gateelektroden nicht durch ein Durchgangsloch kontaktiert, das direkt in der Gateelektrode ausgebildet ist, sondern über den lokalen Zwischenverbindung (LIC) aus Wolfram unter Verwendung des Damaszener-Verfahrens. Da die LIC verwendet wird, ist es nicht erforderlich, einen Kupferrand zum Verbinden bereitzustellen, wenn jede der Gateelektroden gebildet wird, und die rechteckige Gateelektrode mit Seiten aus geraden Linien ohne Einkerbungsbereich oder Vorsprung kann ausgelegt werden. Da die erste, zweite, dritte und vierte Gateelektrode 3a, 3b, 3c und 3d auf derselben geraden Linie ausgelegt ist, kann verhindert werden, dass bei einem Schritt zum Bilden der Gateelektrode durch Photolithographie eine durch Interferenz bewirkte Musterverzerrung auftritt. Somit kann ein optischer Proximity-Effekt bei der Photolithographie verhindert werden. Demzufolge kann die Gateelektrode miniaturisiert werden. Außerdem ist es nicht erforderlich, den Aufbau der Gateelektrode für die optische Proximity-Korrektur (OPC) zu ändern. Da es somit nicht erforderlich ist, einen Übertragungsspielraum einzustellen, kann die Ausbeute verbessert werden. Außerdem kann eine hochgenaue Übertragung verwirklicht werden, indem ein reguläres Layoutmuster unter Verwendung einer exzellenten Auflösungstechnik verwendet wird.
Weiterhin hat die Speicherzelle 10 einen ebenen Aufbau, bei dem die Wortleitung WL in ihrer Längsrichtung viel länger ist als die Bitleitung BIT in ihrer Längsrichtung. Da es in dem SRAM verglichen mit einem DRAM und Flashspeicher viele Kontakte gibt, ändert sich die Zellenfläche abhängig davon, ob die Kontakte randlos hergestellt werden können. Entsprechend der oben beschriebenen Halbleiterspeichervorrichtung wird die Zellenfläche durch Verwendung der LIC beträchtlich verringert. Auch wenn die LIC z.B. auf einem Isolierbereich bereit gestellt ist, kann es in Kontakt kommen, ohne eine auf dem Isolationsbereich ausgebildete Isolationsoxidschicht zu verkratzen.
Mit Bezug auf 3 bis 6 wird ein Aufbau jeder Lage, die in der Richtung senkrecht zu der Oberfläche eine Halbleitersubstrats 1 in der Halbleiterspeichervorrichtung bereitgestellt ist, beschrieben. 3, 4 und 5 sind jeweils Schnittansichten entlang den in 1 dargestellten Linien A-A', B-B' und C-C'. 6 ist eine Draufsicht auf eine oberste Oberfläche der Halbleiterspeichervorrichtung.

(a) Zunächst werden ein p-Wannenbereich, ein n-Wannenbereich und ein p-Wannenbereich wie in der Schnittansicht in 3 dargestellt auf dem Halbleitersubstrat 1 in der Halbleiterspeichervorrichtung entlang der Längsrichtung der Wortleitung (im Folgenden als "erste Richtung" bezeichnet) in dieser Reihenfolge gebildet. Weiterhin werden der Zugriffstransistor 13, der Lasttransistor 12 und der Treibertransistor 11 gebildet, die durch Elementtrennschichten 2 (STI) voneinander getrennt sind.
(b) Anschließend werden die erste und zweite Gateelektrode 3a und 3b aus Polysilizium gebildet zum Verbinden des Treibertransistors 11 mit dem Lasttransistor 12, und sie erstrecken sich auf derselben geraden Linie parallel zu der ersten Richtung. Weiterhin werden die dritte und vierte Gateelektrode 3c und 3d aus Polysilizium auf dem Zugriffstransistor 13 gebildet, und sie erstrecken sich entlang derselben geraden Linie wie die erste und zweite Gateelektrode 3a und 3b.
(c) Wie in 5 dargestellt, sind die erste und die zweite Gateelektrode 3a und 3b durch die erste und zweite lokale Verbindung (LIC) 5a und 5b kontaktiert, die aus Wolfram gebildet und durch das Damaszener-Verfahren in Gräben für lokale Zwischenverbindungen vergraben sind, die in einer darauf abgeschiedenen Zwischenlagenisolierschicht 6a bereit gestellt sind.
(d) Wie in 4 dargestellt, sind die LIC 5k und 51 über ein Stapeldurchgangsloch 7 mit einer ersten Metallschicht 8 verbunden.
(e) Wenn die Gateelektroden 3a und 3b wie in 5 dargestellt jeweils mit der LIC 5a bzw. 5b verbunden sind, ist auch beim Auftreten einer Maskenfehljustierung die Fehljustierung so lange erlaubt, wie sie innerhalb der Breite einer Seitenwand liegt.

Weiterhin ist eine Kreuzkopplungsverbindung eines Inverters in der Speicherzelle unter Verwendung der LIC bereitgestellt. Die Wortleitung WL wird aus einem ersten Metall gebildet. Die Bitleitung BIT und eine VDD-Leitung werden aus einem zweiten Metall ausgebildet. Zusätzlich wird eine Masse GND aus einem dritten Metall ausgebildet.
Weiterhin kann jede Länge, Breite oder dergleichen der Gateelektroden 3a, 3b, 3c und 3d im Wesentlichen dieselbe sein und jeder Zwischenraum zwischen den Gateelektroden kann derselbe sein. In diesem Fall ist der zwischen den Schichten zu vergrabene Zwischenraum gleichförmig. Somit können nicht nur eine BPSG-Schicht, die gute Flusseigenschaften aufweist, sondern auch eine NSG-Schicht, eine PSG-Schicht oder dergleichen, die geringe Flusseigenschaften aufweisen, als Zwischenlagenisolierschicht verwendet werden. Somit können der Freiheitsgrad der Materialauswahl verbessert und Kosten verringert werden. Außerdem kann das Material für die Zwischenlagenisolierschicht ent sprechend der Verarbeitungsschwierigkeiten des CMP, der einzustellenden Dielektrizitätskonstante, der Schwierigkeit der Herstellung von Aussparungen, dem Softfehler und dergleichen ausgewählt werden.
Weiterhin ist eine Massefläche 15, die als Masse für jedes Speicherfeld dient, auf der obersten Oberfläche der Halbleiterspeichervorrichtung ausgebildet. Da die Massefläche 15 auf der obersten Oberfläche bereitgestellt ist, kann eine Schichtdicke erhöht und eine große Fläche bereitgestellt werden, wodurch eine Masseverbindung durch eine Verbindung mit niedrigem Widerstandswert verwirklicht werden kann und eine Massespannung stabilisiert wird kann. Demzufolge kann auch bei einer harten Abfolge, bei der Schreiben und Lesen häufig durchgeführt werden, Schwimmen oder Rauschen des GND toleriert werden, und die Zugriffszeit wird verbessert.
Anschließend wird mit Bezug auf 7 bis 10 ein Herstellungsverfahren für die Halbleiterspeichervorrichtung beschrieben. Die Halbleiterspeichervorrichtung wird entsprechend den folgenden Schritten hergestellt:

(1) Ein Halbleitersubstrat 1 wird vorbereitet.
(2) Auf einer vorbestimmten Stelle auf dem Halbleitersubstrat wird eine Oxidschicht 2 zum Trennen von Elementen gebildet wie z.B. eine Flachgrabentrennung (STI = shallow trench isolation).
(3) An vorbestimmten Stellen des Substrats 1 werden durch Implantieren von Ionen Wannenbereiche gebildet. In diesem Fall werden auf dem Halbleitersubstrat wie in 7 dargestellt der p-Wannenbereich, der n-Wannenbereich und der p-Wannenbereich so gebildet, dass sie in dieser Reihenfolge angeordnet sind. Weiterhin wird diese Anordnungsrichtung als eine erste Richtung bezeichnet. Die erste Richtung ist die Längsrichtung der Speicherzelle 10.
(4) Nachdem auf dem Halbleitersubstrat 1 eine Gateoxidschicht abgeschieden ist, wird auf der Gateoxidschicht eine Polysiliziumschicht 3 als Gateelektrode abgeschieden.
(5) Auf dem Halbleitersubstrat 1 werden durch Ionenimplantation sechs Transistoren 11a, 11b, 12a, 12b, 13a und 13b gebildet. Die sechs Transistoren können in zwei Sätze aufgeteilt sein, z.B. in einen ersten und einen zweiten Satz, so dass jeder Satz einen Treibertransistor, einen Lasttransistor und einen Zugriffstransistor enthält. Somit enthält der erste Satz den Treibertransistor 11a, den Lasttransistor 12a und den Zugriffstransistor 13a, und der zweite Satz enthält den Treibertransistor 11b, den Lasttransistor 12b und den Zugriffstransistor 13b.
(6) Anschließend wird die Polysiliziumschicht strukturiert, um wie in 7 dargestellt die erste, zweite, dritte und vierte Gateelektrode 3a, 3b, 3c und 3d zu bilden. Dabei sind der Treibertransistor 11a und der Lasttransistor 12a des ersten Satzes linear durch die erste Gateelektrode 3a verbunden. Auch der Treibertransistor 11b und der Lasttransistor 12b des zweiten Satzes sind linear entlang der ersten Richtung durch die zweite Gateelektrode 3b verbunden. Die dritte Gateelektrode 3c ist mit dem Zugriffstransistor 13a verbunden. Die vierte Gateelektrode 3d ist mit dem Zugriffstransistor 13b verbunden. Jede der Gateelektroden 3 hat einen rechteckigen Aufbau mit Seiten aus geraden Linien ohne Einkerbungsbereich oder Vorsprung, die regelmäßig angeordnet sind. Während der Strukturierung kann daher die Genauigkeit der Miniaturisierung verbessert werden. Da die vier Gateelektroden 3a, 3b, 3c und 3d wie in 7 dargestellt auf annähernd derselben geraden Linie angeordnet sind, kann außerdem die Länge der Bitleitungsrichtung in der Speicherzelle verringert werden. Da die Gateelektrode wie ein Metall linear ausgelegt werden kann, kann auch dann, wenn bedingt durch ein Zwischenraumverhältnis zwischen den Transistoren ein Problem im Hinblick auf elektrische Eigenschaften auftritt, die Eigenschaft durch Ändern des Layouts verbessert werden.
(7) An der Seite der Gateelektrode 3 wird eine Seitenwand 4 gebildet.
(8) In dem Halbleitersubstrat werden durch Ionenimplantation ein Sourcebereich S und ein Drainbereich D gebildet.
(9) Auf dem Halbleitersubstrat wird eine CoSi₂-Schicht gebildet.
(10) Auf der CoSi₂-Schicht wird eine Ätzstoppschicht abgeschieden.
(11) Ruf der Ätzstoppschicht wird eine Isolierschicht 6a abgeschieden. Die Isolierschicht 6a wird eingeebnet.
(12) Die eingeebnete Isolierschicht 6a wird unter Verwendung einer Maske für die lokale Zwischenverbindung LIC weggeätzt. Dabei wird das Ätzen durch die Ätzstoppschicht gestoppt.
(13) Die Ätzstoppschicht, die durch das Ätzen der eingeebneten Isolierschicht 6a freigelegt wurde, wird entfernt, um einen Graben für den LIC bereitzustellen.
(14) Anschließend wird Wolfram (W) in dem Graben für LIC abgeschieden und eingeebnet, so dass das Wolfram nur in dem Graben verbleibt (Wolfram(W)-Damaszenerverfahren), um die Wolfram-LIC 5a, 5b, 5i, 5j, 5k und 51 zu bilden. Die Gateelektroden können durch die LIC 5a, 5b, 5i und 5j kontaktiert sein. Somit ist es nicht erforderlich, den Aufbau der Gateelektroden zu ändern, um einen Spielraum für einen Kontakt bereitzustellen. Außerdem können die LIC 5a und 5b durch ein Einzeldamaszenerverfahren nur zum Verbinden gebildet werden. Ein aktiver Bereich des Treibertransistors 11b des zweiten Satzes und einer aktiver Bereich des Lasttransistors 12b des zweiten Satzes werden über den LIC 5a mit der ersten Gateelektrode 3a verbunden. Ein aktiver Bereich des Treibertransistors 11a des ersten Satzes und ein aktiver Bereich des Lasttransistors 12a des ersten Satzes werden über den LIC 5b mit der zweiten Gateelektrode 3b verbunden. Der LIC 5a entspricht einer ersten Verbindung, und der LIC 5b entspricht einer zweiten Verbindung. Die dritte Gateelektrode 3c und die vierte Gateelektrode 3d sind jeweils über die LIC 5i bzw. 5j mit der Wortleitung WL verbunden. Der LIC 5i entspricht einer dritten Verbindung, und der LIC 5j entspricht einer vierten Verbindung.
(15) Auf der Isolierschicht 6a wird eine Isolierschicht 6b gebildet. Die Isolierschicht 6b wird eingeebnet.
(16) Durch die Isolierschichten 6a und 6b hindurch wird ein Loch für ein Stapeldurchgangsloch 7 gebildet.
(17) Außer dem Wolfram in dem Wolfram-LIC 5 und in dem Stapeldurchgangsloch 7 wird das Wolfram wie in 8 dargestellt entfernt. Dann kann das Stapeldurchgangsloch 7 zum Anschließen der Wortleitung WL über die LIC 5i und 5j gebildet werden.
(18) Auf der gesamten Oberfläche der Isolierschicht 6b wird eine erste Metallschicht 8 abgeschieden.
(19) Die erste Metallschicht 8 wird unter Verwendung einer Maske für das erste Metall außer an vorbestimmten Stellen entfernt, wodurch wie in 9 dargestellt die Wortleitung WL aus dem ersten Metall 8 gebildet werden kann.
(20) Auf der Isolierschicht 6b und der ersten Metallschicht 8 wird eine Zwischenlagenisolierschicht 6c abgeschieden.
(21) Durch die Isolierschicht 6c hindurch wird ein erstes Durchgangsloch 14 gebildet.
(22) In dem ersten Durchgangsloch 14 wird Wolfram vergraben und anschließend durch Ätzen entfernt außer für den Abschnitt, wie er in 9 dargestellt ist, wodurch die elektrische Verbindung des ersten Metalls 8 mit der oberen Schicht verwirklicht werden kann.
(23) Auf der Isolierschicht 6c wird eine zweite Metallschicht 9 abgeschieden und außer an vorbestimmten Stellen entfernt, wodurch die Bitleitung und die VDD-Leitung gebildet werden.
(24) Auf der Isolierschicht 6c und der zweiten Metallschicht 9 wird eine Zwischenlagenisolierschicht 6d abgeschieden.
(25) Durch die Isolierschicht 6d hindurch wird durch Ätzen ein zweites Durchgangsloch 16 gebildet.
(26) In dem zweiten Durchgangsloch 16 wird Wolfram W vergraben, und das restliche Wolfram wird durch Ätzen entfernt.
(27) über der Isolierschicht 6d wird eine dritte Metallschicht 15 abgeschieden und wie in 10 dargestellt außer an vorbestimmten Stellen entfernt. Die dritte Metallschicht 15 dient als Masse GND für das ganze Speicherzellenfeld. Da die Massefläche auf der obersten Oberfläche des geschichteten Aufbaus bereitgestellt ist, kann eine Massefläche bereitgestellt werden, die fast so groß ist wie die Speicherzelle. Da außerdem die Schichtdicke erhöht werden kann, wird eine Massespannung stabil.

Somit kann die Halbleiterspeichervorrichtung entsprechend den obigen Schritten bereitgestellt werden. Nach dem Herstellungsverfahren der Halbleiterspeichervorrichtung können die Gateelektroden in der einzelnen Speicherzelle fast auf derselben geraden Linie angeordnet werden, und die Länge in der Bitline-Richtung kann verringert werden, wodurch verhindert werden kann, dass ein Signalpegel von Daten auf der Bitleitung verschlechtert wird.
Entsprechend dem Herstellungsverfahren der Halbleiterspeichervorrichtung kann die Halbleiterspeichervorrichtung bereitgestellt werden, die die Gateelektroden 3a, 3b, 3c und 3d enthält, die auf derselben geraden Linie parallel zu der Wortleitung angeordnet sind. Demzufolge kann die Länge der Bitleitung senkrecht zu der Wortleitung verringert werden und es kann verhindert werden, dass der Signalpegel auf der Bitleitung abfällt. Außerdem kann die Halbleiterspeichervorrichtung bereitgestellt werden, die die Gateelektrode 3 mit dem rechteckigen Aufbau mit Seiten aus geraden Linien ohne Einkerbungsbereich oder Vorsprung enthält. Demzufolge werden die Transistoreigenschaften der Transistoren wie des Treibertransistors 11, des Lasttransistors 12 und der Zugriffstransistors 13, die die Halbleiterspeichervorrichtung bilden, stabil und gleichförmig. Demzufolge können für die Halbleiterspeichervorrichtung stabile Eigenschaften bereitgestellt werden.
Mit Bezug auf 11 wird eine Halbleiterspeichervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung beschrieben. 11 ist eine Draufsicht auf eine Anordnung der Gateelektroden in zwei Speicherzellen 10a und 10b. Entsprechend dieser Halbleiterspeichervorrichtung sind alle Gateelektroden 3a, 3b, 3c, 3d, 3e, 3f, 3g und 3h, die mit den Transistoren in den zwei Speicherzellen 10a und 10b verbunden sind, die entlang der Längsrichtung einer Wortleitung nebeneinander liegen, auf derselben geraden Linie angeordnet. Somit kann eine Bitlei tungslänge als Ganzes der Speicherzelle verringert werden, und die Wortleitung kann gerade sein, ohne ihren Weg entlang den Speicherzellen zu schlängen. Somit kann verhindert werden, dass ein Pegel auf der Bitleitung abfällt, und die Anordnung der Wortleitung kann einfach sein. Weiterhin hat die Gateelektrode einen rechteckigen Aufbau, der aus Seiten mit geraden Linien gebildet ist. Demzufolge kann die Gateelektrode leicht ausgelegt und weiter miniaturisiert werden.
In diesem Fall ist außerdem jede der Speicherzellen 10a und 10b eine sich wiederholende Einheit und hat denselben Aufbau der Gateelektrode 3. Das ist jedoch in Ordnung, solange alle Gateelektroden der zwei nebeneinander liegenden Speicherzellen in der Längsrichtung der Wortleitung angeordnet sind und die sich wiederholende Einheit jeder Speicherzelle nicht notwendigerweise mit der des Ganzen koinzidiert. Es können z.B. zwei Speicherzellen 10a und 10b eine sich wiederholende Einheit sein. In diesem Fall können die Speicherzellen 10a und 10b achsensymmetrisch zu einer Grenzlinie sein. Weiterhin wird eine sich wiederholende Einheit aus zwei oder mehr Speicherzellen gebildet.
Mit Bezug auf 12 und 13 wird eine Halbleiterspeichervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung beschrieben. 12 ist eine Draufsicht auf eine Anordnung von Gateelektroden von vier Speicherzellen 10a, 10b, 10c und 10d. 13 ist eine Draufsicht auf eine weitere Anordnung von Gateelektroden im Hinblick auf die Symmetrieeigenschaft jeder Speicherzelle. Entsprechend der Halbleiterspeichervorrichtung in dem ersten Beispiel ist ein Speicherzellenfeld, wie in 12 dargestellt, so bereitgestellt, dass eine Speicherzelle eine sich wiederholende Einheit ist. In diesem Fall haben die Gateelektroden der vier Speicherzellen 10a, 10b, 10c und 10d denselben Aufbau.
Entsprechend der Halbleiterspeichervorrichtung in dem zweiten Beispiel sind die vier Speicherzellen, wie in 13 dargestellt, als eine sich wiederholende Einheit aufgebaut. Insbesondere sind die Speicherzellen 10a und 10b im Hinblick auf den Aufbau der Gateelektrode spiegelsymmetrisch zueinander. Auch die Speicherzellen 10a und 10c sind spiegelsymmetrisch zueinander. Daher haben die Speicherzellen 10a und 10d denselben Aufbau der Gateelektroden, und die Speicherzellen 10b und 10c haben denselben Aufbau der Gates. In diesem Fall ist es wie in 13 dargestellt nicht erforderlich, Kontakte zwischen den Speicherzellen einzeln bereitzustellen, und sie werden gemeinsam genutzt, wodurch der Toleranzgrad der Gateelektroden erhöht wird. Darüber hinaus ist die sich wiederholende Einheit nicht auf den obigen Fall beschränkt, und es kann durch geeignetes Auswählen des Aufbaus der Gateelektroden eine sich wiederholende Einheit bereitgestellt sein, die eine Mehrzahl von Speicherzellen enthält.
Entsprechend der Halbleiterspeichervorrichtung nach der vorliegenden Erfindung sind alle Gateelektroden in der einzelnen Speicherzelle auf derselben geraden Linie parallel zu der Längsrichtung der Wortleitung angeordnet. Somit kann in einer Speicherzelle die Länge in der Richtung der Bitleitung senkrecht zu der Wortleitung verringert werden. Demzufolge können die Verdrahtungskapazität und der Verdrahtungswiderstand der Bitleitung verringert werden, und die Geschwindigkeit des Lesens und des Schreibens wird erhöht. Insbesondere kann beim Lesen ein Speicherzellenstrom beträchtlich erhöht werden, und ein Schaltungsaufbau eines Leseverstärkersystems kann einer hohen Geschwindigkeit entsprechen. Dabei kann verhindert werden, dass der Signalpegel auf der Bitleitung abfällt.

Claims

Halbleiterspeichervorrichtung mit einem Speicherzellenfeld, in dem Speicherzellen mit jeweils sechs Transistoren (11a, 11b, 12a, 12b, 13a, 13b) zweidimensional auf einem Halbleitersubstrat angeordnet sind, Wortleitungen (WL), die mit den Speicherzellen verbunden und parallel zueinander in einer ersten Richtung angeordnet sind, Bitleitungen (BIT), die mit den Speicherzellen verbunden und parallel zueinander in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet sind, zumindest zwei Gateelektroden (3a, 3b, 3c, 3d), die auf dem Halbleitersubstrat so bereitgestellt sind, dass jede der Gateelektroden zumindest mit einem Transistor von den sechs Transistoren verbunden ist, wobei alle Gateelektroden auf derselben geraden Linie parallel zu der ersten Richtung angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 1, bei der alle Gateelektroden in zwei einander in der ersten Richtung benachbarten Speicherzellen im Wesentlichen auf derselben geraden Linie angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der jede der Gateelektroden einen rechteckigen Aufbau mit Seiten aus geraden Linien aufweist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der die Halbleiterspeichervorrichtung einen geschichteten Aufbau aufweist, bei dem Schichten auf dem Halbleitersubstrat aufeinandergeschichtet sind und eine als Masse für jede Speicherzelle dienende Massefläche (15) an der obersten Oberfläche des geschichteten Aufbaus ausgebildet ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der die sechs Transistoren einen ersten und einen zweiten Satz aus einem Treibertransistor, einem Lasttransistor und einem Zugriffstransistor umfassen und die Gateelektroden umfassen: eine erste Gateelektrode (3a), die den Treibertransistor (11a) und den Lasttransistor (12a) des ersten Satzes miteinander verbindet, eine zweite Gateelektrode (3b), die den Treibertransistor (11b) und den Lasttransistor (12b) des zweiten Satzes miteinander verbindet, eine dritte Gateelektrode (3c), die mit dem Zugriffstransistor (13a) des ersten Satzes verbunden ist, und eine vierte Gateelektrode (3d), die mit dem Zugriffstransistor (13b) des zweiten Satzes verbunden ist; wobei die dritte Elektrode, die erste Elektrode, die zweite Elektrode und die vierte Elektrode jeweils ausgehend von dem einen Ende der geraden Linie zu dem anderen Ende der geraden Linie hin angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 5 mit einer ersten Verbindung (5a), die die erste Gateelektrode (3a) mit einem aktiven Bereich des Treibertransistors (11b) des zweiten Satzes und einem aktiven Bereich des Lasttransistors (12b) des zweiten Satzes verbindet, einer zweiten Verbindung (5b), die die zweite Gateelektrode (3b) mit einem aktiven Bereich des Treibertransistors (11a) des ersten Satzes und einem aktiven Bereich des Lasttransistors (12a) des ersten Satzes verbindet, einer dritten Verbindung (5i), die die dritte Gateelektrode (3c) mit der Wortleitung (WL) verbindet, und einer vierten Verbindung (5j), die die vierte Gateelektrode (3d) mit der Wortleitung (WL) verbindet; wobei die erste und die zweite Verbindung jeweils Abschnitte enthalten, die parallel zu den Gateelektroden sind.