JP2004221377A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置、特に、ＳＲＡＭのビット線での信号レベルの低下を抑制する。
【解決手段】この半導体記憶装置は、６つのトランジスタ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、２次元配置された前記各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワード線と、前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビット線とを備え、一つのメモリセルの前記各トランジスタに接続されている全てのゲート電極配線３ａ、３ｂ、３ｃ、３ｄは、前記第１方向に平行な同一の直線上に配列されていることを特徴とする。
【選択図】 図１
【解決手段】この半導体記憶装置は、６つのトランジスタ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、２次元配置された前記各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワード線と、前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビット線とを備え、一つのメモリセルの前記各トランジスタに接続されている全てのゲート電極配線３ａ、３ｂ、３ｃ、３ｄは、前記第１方向に平行な同一の直線上に配列されていることを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特にＳＲＡＭに関する。
【０００２】
【従来の技術】
ＳＲＡＭは、電源が入った状態ではリフレッシュ動作が不要であり、使いやすいが、一つのメモリセルを構成する素子数が多く占有面積が大きくなってしまうので、セル面積の縮小化が求められている。従来のＳＲＡＭでは、一つのセルがビット線方向よりワード線方向に長く構成されたセルレイアウト例が示されている（例えば、特許文献１及び２参照。）。このようにビット線方向の長さを短くすることによって高速化を図ると共に、セル面積の縮小化が行われている。
【０００３】
また、微細化の点では、露光装置において光の干渉によって、ウエハ上のレジストパターンが歪む現象（光近接効果）が顕著となる。さらに、エッチング過程においてもマイクロローディング効果によるエッチング後のパターン歪みが発生している。なお、このマイクロローディング効果とは、粗密差の大きいパターンをマッチングしていくと、深さ方向に対してエッチングレートが下がっていく現象である。近年、これらのパターン歪みを最小化するために、フォトリソグラフィ過程でのマスクパターンをあらかじめＣＡＤ技術で自動補正しておく光近接効果補正（ＯＰＣ）の技術が開発され、利用されている。
【０００４】
【特許文献１】
特開平９−２７０４６８号公報（米国特許第５７４４８４４号）
【特許文献２】
特開平１０−１７８１１０号公報（米国特許第５９３０１６３号）
【０００５】
【発明が解決しようとする課題】
ＳＲＡＭでは、各メモリセルからビット線を介してデータを高速に取り出す必要がある。データは、各メモリセルから、ビット線、Ｉ／Ｏ線、センスアンプ、リードデータバス及び出力バッファを介して出力される。このとき、メモリセルからビット線に取り出された信号レベルが０．１Ｖの場合、ビット線を経由してＩ／Ｏ線に到達した際の信号レベルは約０．０５Ｖ程度と非常に小さくなる。このため、ノイズの影響を受けやすくなり、また、約１．８Ｖ程度のＶｄｄレベルにまで振幅させるために高精度のセンスアンプが必要となる。
【０００６】
そこで、本発明の目的は、半導体記憶装置、特に、ＳＲＡＭのビット線での信号レベルの低下を抑制することである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、６つのトランジスタを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
２次元配置された前記各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワード線と、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビット線と
を備え、
一つのメモリセルの前記各トランジスタに接続されている全てのゲート電極配線は、前記第１方向に平行な同一の直線上に配列されていることを特徴とする。
【０００８】
【発明の実施の形態】
本発明の実施の形態に係る半導体記憶装置及びその製造方法について、添付図面を用いて以下に説明する。なお、図面では実質的に同一の部材には同一符号を付している。
【０００９】
実施の形態１．
本発明の実施の形態１に係る半導体記憶装置及びその製造方法について、図１から図１１を用いて説明する。まず、半導体記憶装置のゲート電極配線の配列について、図１及び図２を用いて説明する。図１は、一つのメモリセルについて、６つのトランジスタに接続されたゲート電極配線とローカルインタコネクタの投影的な配置を示す平面図である。図２は、この半導体記憶装置の等価回路図である。
【００１０】
この半導体記憶装置は、６つのトランジスタを備えたメモリセルが２次元配列されたメモリセルアレーを備える。一つのメモリセルは、２組のドライバトランジスタ１１ａ、１１ｂ、ロードトランジスタ１２ａ、１２ｂ、アクセストランジスタ１３ａ、１３ｂを備える。この半導体記憶装置の具体例としては、一つのメモリセルに６つのトランジスタを有するタイプのＳＲＡＭがある。一つのメモリセル１０におけるゲート電極配線について説明する。このメモリセル１０では、２種類のゲート電極配線を有している。即ち、ドライバトランジスタ１１ａ、１１ｂとロードトランジスタ１２ａ、１２ｂとを接続する第１ゲート電極配線３ａ、第２ゲート電極配線３ｂと、アクセストランジスタ１３ａ、１３ｂとワード線ＷＬとを接続している第３ゲート電極配線３ｃ、第４ゲート電極配線３ｄとがある。この第１ゲート電極配線３ａ、第２ゲート電極配線３ｂ、第３ゲート電極配線３ｃ及び第４ゲート電極配線３ｄは、いずれもワード線ＷＬ（点線で示した。）の長手方向に平行な同一の直線上に配列されている。これにより、一つのメモリセルの配置として、ワード線ＷＬに垂直な方向のビット線方向の長さを短縮できる。そこで、ビット線の配線容量と配線抵抗を抑制できるため、読み出し・書き込み時の高速化を実現できる。特に、データの読み出しは、各メモリセルから、ビット線、Ｉ／Ｏ線、センスアンプ、リードデータバス及び出力バッファを介してデータが出力される。このとき、ビット線の長さを短くできるので、メモリセルからビット線に取り出された信号レベルに対して、ビット線を経由してＩ／Ｏ線に到達した際の信号レベルの低下を抑制できる。そこで、メモリセルからの出力を大幅に増大させることができ、センスアンプ系の回路構成を高速化に対応させることができる。
【００１１】
また、各ゲート電極配線３ａ、３ｂ、３ｃ、３ｄは、ノッチ部や突起部のない直線状の側辺を有する長方形状である。これによって、精度良くゲート電極配線３ａ、３ｂ、３ｃ、３ｄを形成できるので、各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。また、メモリセル内の全てのゲート電極配線を直線上に配列したため、無駄な面積を減らすことができる。さらに、セル平面内のコンタクトホール、ビアホールを減らすことができ、セル面積を縮小できる。なお、ワード線の長手方向を第１方向とする。また、この第１方向に直交する方向を第２方向とする。
【００１２】
さらに、この半導体記憶装置では、米国特許第５５４１４２７号に記載されているローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲート電極配線とのコンタクトをとっている。即ち、各ゲート電極配線とのコンタクトは、ゲート電極配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステン・ダマシンによって形成されたローカル・インタ・コネクタ（ＬＩＣ）によってコンタクトをとっている。このようにＬＩＣを利用することによって、各ゲート電極配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート電極配線をレイアウトすることができる。また、第１ゲート電極配線３ａ、第２ゲート電極配線３ｂ、第３ゲート電極配線３ｃ及び第４ゲート電極配線３ｄを同一の直線上にレイアウトしているので、フォトリソグラフィによってゲート電極配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。これによって、ゲート電極配線を微細化することができる。また、光近接効果補正（ＯＰＣ）のためにゲート電極配線の形状を変形させる必要がなくなる。そこで、転写マージンをとる必要がなくなるので、歩留を向上させることができる。また、規則的なレイアウトパターンを用いることで超解像技術を利用して高精度に転写することができる。
【００１３】
なお、一つのメモリセル１０の平面形状は、ワード線ＷＬの長手方向がビット線ＢＩＴの長手方向よりも非常に長い横長形状を有する。なお、ＳＲＡＭは、ＤＲＡＭ、フラッシュメモリと比較してセル内のコンタクトが多く、このコンタクトをボーダーレスに設けることができるかどうかによってセル面積は大きく異なる。上記の半導体記憶装置では、ＬＩＣを用いることによってセル面積を大幅に縮小している。例えば、ＬＩＣが分離領域にあっても分離酸化膜を削らないでコンタクトをとることができる。
【００１４】
さらに、この半導体記憶装置の半導体基板１の面に垂直方向の各層ごとの構成について、図３から図６を用いて説明する。このうち、図３から図５は、それぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿った断面図である。図６は、この半導体記憶装置の最表面を示す平面図である。
（ａ）まず、この半導体記憶装置の半導体基板１には、図３のワード線の長手方向（第１方向）に沿った断面図に示すように、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域が第１方向に沿って順に形成されている。さらに、アクセストランジスタ１３、ロードトランジスタ１２、ドライバトランジスタ１１が、素子分離酸化膜（ＳＴＩ）で互いに分離されて形成されている。
（ｂ）この半導体基板１上に、ドライバトランジスタ１１とロードトランジスタ１２とを接続するポリシリコンからなる第１ゲート電極配線３ａ、第２ゲート電極配線３ｂは第１方向に平行な同一の直線上に延在している。また、ポリシリコンからなる第３ゲート電極配線３ｃ、第４ゲート電極配線３ｄは、アクセストランジスタ１３上に上記第１及び第２ゲート電極配線３ａ、３ｂと同一の直線上に延在している。
（ｃ）この第１ゲート電極配線３ａ、第２ゲート電極配線３ｂは、図５に示すように、その上に堆積させた層間絶縁膜６ａに設けられたローカル・インタ・コネクタ用溝に、ダマシンプロセスによって埋め込まれたタングステンからなる第１及び第２ローカル・インタ・コネクタ５ａ、５ｂによってコンタクトをとっている。
（ｄ）さらに、図４に示すように、ＬＩＣ５ｋ、５ｌはスタックビアホールによって第１金属配線層８に接続されている。
（ｅ）また、図５に示すように、ゲート電極配線３ａ、３ｂとＬＩＣ５ａ、５ｂとのそれぞれの接続において、マスクずれが起きた場合にもサイドウオール幅分の「ずれ」までを許容できる。
なお、メモリセル内のインバータのクロスカップル配線は、ＬＩＣを用いて配線され、ワード線ＷＬは第１金属配線、ビット線ＢＩＴは第２金属配線、ＶＤＤ線は第２金属配線で形成されている。また、ＧＮＤは第３金属配線で形成されている。
【００１５】
また、各ゲート電極配線３ａ、３ｂ、３ｃ、３ｄの長さ、幅等を実質的に同一にし、各ゲート電極配線間の間隔を同一にしてもよい。これによって、層間を埋め込む間隔は一様になる。この場合には、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することができる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。
【００１６】
さらに、この半導体記憶装置の最表面にはメモリセルアレイのグランドＧＮＤとなるグランド面１５が形成されている。最表面にグランド面１５を設けたことにより、膜厚を厚くすることができ、しかも広い面積をとることができるので、低い抵抗の配線で接地でき、グランド電位が安定する。その結果、書き込み、読み出しを頻繁に行う厳しいシーケンスに対してもＧＮＤの浮きやノイズに強くなり、アクセスタイムが向上する。
【００１７】
次に、この半導体記憶装置の製造方法について、図７から図１０を用いて説明する。この半導体記憶装置は、以下の工程によって作製される。
（１）半導体基板１を準備する。
（２）半導体基板１の所定箇所に素子分離用酸化膜（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２を形成する。
（３）所定箇所にイオン注入して、ウエル領域を形成する。この場合、図７に示すように、半導体基板１上にＰウエル領域、Ｎウエル領域、Ｐウエル領域を順に配列するように各ウエル領域を順に形成する。なお、この配列方向を第１方向とする。この第１方向は、メモリセル１０の長辺方向になる。
（４）ゲート酸化膜を堆積させた後、ゲート電極配線となるポリシリコン配線層３を堆積させる。
（５）次いでイオン注入してトランジスタ１１、１２、１３を作成する。
【００１８】
（６）その後、ポリシリコン配線層をパターニングして、第１ゲート電極配線３ａ、第２ゲート電極配線３ｂ、第３ゲート電極配線３ｃ、及び第４ゲート電極配線３ｄを形成する（図７）。ここで、第１ゲート電極配線３ａと第２ゲート電極配線３ｂとは、ドライバトランジスタ１１ａ、１１ｂとロードトランジスタ１２ａ、１２ｂとをそれぞれ接続し、第１方向に沿って直線状に配置されている。また、第３ゲート電極配線３ｃと第４ゲート電極配線３ｄとは、アクセストランジスタ１３ａ，１３ｂに接続され、第１方向に沿って直線状に配置されている。それぞれのゲート電極配線３はノッチ部や突起部のない直線状の側辺を有する長方形状であり、規則正しく配置されている。このためパターニングにおいて、微細化の精度を向上させることができる。また、この４つのゲート電極配線３ａ、３ｂ、３ｃ、３ｄは、図７に示すように、全てほぼ同一の直線上に配列されている。このため一つのメモリセルにおけるビット線方向の長さを短くすることができる。さらに、ゲート電極配線をメタル配線のように直線的にレイアウトできるので、各トランジスタの間の間隔比に伴う電気的特性上の問題が生じた場合にもレイアウトチェンジすることで特性改善を行うことができる。
【００１９】
（７）サイドウオール４を形成する。
（８）イオン注入により、ソースＳ及びドレインＤを形成する。
（９）ＣｏＳｉ２層を形成する。
（１０）エッチングストッパ膜を堆積させる。
（１１）平坦化絶縁膜６ａを堆積させる。
（１２）ローカル・インタ・コネクタＬＩＣ（Ｌｏｃａｌ Ｉｎｔｅｒ Ｃｏｎｎｅｃｔ）用マスクで平坦化絶縁膜６ａをエッチングする。このとき、エッチングをエッチングストッパで止める。
（１３）平坦化絶縁膜６ａをエッチングして露出させたエッチングストッパ膜を除去し、ＬＩＣ用溝とする。
（１４）ＬＩＣ用溝にタングステン（Ｗ）を堆積させ、次いで、平坦化し、溝内にのみタングステンを残し（Ｗダマシン法）、タングステンＬＩＣ５ａ、５ｂ、５ｉ、５ｊ、５ｋ、５ｌを形成する。このＬＩＣ５ａ、５ｂ、５ｉ、５ｊを介してゲート電極配線とのコンタクトをとることができる。そこで、コンタクト用のマージンを設けるためにゲート電極配線の形状を変形させる必要がない。なお、ＬＩＣ５ａ、５ｂは、配線のみを形成するシングルダマシン法を用いて形成することができる。
【００２０】
（１５）平坦化絶縁膜６ｂを堆積させる。
（１６）スタックビアホール７用の孔を開ける。
（１７）タングステンＬＩＣ５部分とスタックビアホール７以外のタングステンを除去する（図８）。これによってＬＩＣ５ｉ、５ｊを介してワード線ＷＬへの接続用のスタックビアホール７を形成することができる。
【００２１】
（１８）全面に第１金属層８を堆積させる。
（１９）第１金属配線用マスクによって所定箇所以外の第１金属層８を除去する。これによって、図１０に示すように、第１金属配線８からなるワード線ＷＬを形成することができる。
（２０）層間絶縁膜６ｃを堆積させる。
（２１）第１ビアホール１４の孔を開ける。
（２２）第１ビアホール１４内にタングステンを埋め込み、それ以外のタングステンをエッチングして除去する（図９）。これにより、第１金属配線８からさらに上層への電気的接続を形成することができる。
【００２２】
（２３）第２金属層９を堆積させ、所定箇所以外の第２金属層９を除去する。これにより、第２金属配線９からなるビット線、ＶＤＤ線を形成することができる。
（２４）層間絶縁膜６ｄを堆積させる。
（２５）第２ビアホール１６の孔をエッチングで開ける。
（２６）第２ビアホール１６内にタングステンＷを埋め込み、それ以外のタングステンをエッチングで除去する。
（２７）第３金属配線層１５を堆積させ、所定箇所以外の第３金属配線層１５を除去する（図１０）。なお、この第３金属配線層１５はメモリセルアレイ全体のグランドＧＮＤとして機能する。積層構造の最表面にグランド面を設けたのでメモリセルとほぼ同等の面積のグランド面を実現できる。また、厚い膜厚にでき、広い面積を有するので、グランド電位が安定する。
【００２３】
以上の工程によって、上記半導体記憶装置を得ることができる。この半導体記憶装置の製造方法では、一つのメモリセルにおけるゲート電極配線をほぼ同一直線上に配列でき、ビット線方向の長さを短くできる。これによってビット線でのデータの信号レベルの劣化を抑制できる。
【００２４】
また、この半導体記憶装置の製造方法によって、一つのメモリセルにおいて、ワード線に平行な同一の直線上に配列されたゲート電極配線３ａ、３ｂ、３ｃ、３ｄを備えた半導体記憶装置が得られる。これにより、ワード線に垂直なビット線の長さを短縮でき、ビット線での信号レベル低下を抑制できる。また、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート電極配線３を備えた半導体記憶装置を作製することができる。これによって、この半導体記憶装置を構成するドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。
【００２５】
実施の形態２．
本発明の実施の形態２に係る半導体記憶装置について、図１１を用いて説明する。図１１は、２つのメモリセル１０ａ、１０ｂのゲート電極配線の配列を示す平面図である。この半導体記憶装置は、ワード線の長手方向について互いに隣接する２つのメモリセル１０ａ、１０ｂの各トランジスタに接続されている全てのゲート電極配線３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈが同一の直線上に配列されている。これによって、メモリセルアレイ全体としてビット線長さを短縮できると共に、ワード線をメモリセルごとに蛇行させることなく直線で接続して構成できる。そこで、ビット線での信号レベル低下を抑制できるとともにワード線の配列を簡易にできる。また、ゲート電極配線は直線状の側辺で構成された直方体形状を有する。そこで、ゲート電極配線のレイアウトを容易に行うことができ、さらに微細化できる。
【００２６】
なお、この場合には各メモリセル１０ａ、１０ｂがそれぞれ繰り返し単位であり、同一のゲート電極配線３の構成を有する。ただし、ワード線の長手方向について互いに隣接する２つのメモリセルの全てのゲート電極配線が同一の直線上に配列されていればよく、各メモリセルと全体としての繰返し単位とは必ずしも一致しなくてもよい。例えば、２つのメモリセル１０ａ、１０ｂが繰り返し単位であってもよい。この場合、メモリセル１０ａとメモリセル１０ｂとは境界線について線対称であってもよい。さらに、２以上のメモリセルで繰り返し単位を構成してもよい。
【００２７】
実施の形態３．
本発明の実施の形態３に係る半導体記憶装置について、図１２及び図１３を用いて説明する。図１２は、４つのメモリセル１０ａ、１０ｂ、１０ｃ、１０ｄのゲート電極配線の配列を示す平面図である。図１３は、各メモリセルの対称性を考慮した別の例のゲート電極配線の配列を示す平面図である。第１の例の半導体記憶装置は、図１２の平面図に示すように、一つのメモリセルが繰り返し単位としてメモリセルアレイが構成されている。この場合には、４つのメモリセル１０ａ、１０ｂ、１０ｃ、１０ｄのゲート電極配線は同一の構成を有する。
【００２８】
第２の例の半導体記憶装置は、図１３の平面図に示すように、４つのメモリセルが一つの繰返しユニットとして構成されている。即ち、メモリセル１０ａとメモリセル１０ｂとは、ゲート配線の構成について互いに鏡面対称性を有している。また、メモリセル１０ａとメモリセル１０ｃとも互いに鏡面対称性を有している。従って、メモリセル１０ａとメモリセル１０ｄとは同一のゲート配線の構成を有し、メモリセル１０ｂとメモリセル１０ｃとは同一のゲート配線の構成を有する。この場合、図１３に示すように、それぞれのメモリセル間で個別にコンタクトを設ける必要がなく、共通化できるので、コンタクト配線の余裕度が増す。なお、繰返しユニットは上記の場合に限定されず、ゲート配線の構成を適宜選択して複数のメモリセルを含む繰返しユニットを構成してもよい。
【００２９】
【発明の効果】
本発明に係る半導体記憶装置によれば、一つのメモリセル内の全てのゲート電極配線は、いずれもワード線の長手方向に平行な同一の直線上に配列されている。これにより、一つのメモリセルの配置として、ワード線に垂直な方向のビット線方向の長さを短縮できる。そこで、ビット線の配線容量と配線抵抗を抑制できるため、読み出し・書き込み時の高速化を実現できる。特に読み出しに関して、メモリセル電流を大幅に増大させることができ、センスアンプ系の回路構成を高速化に対応させることができる。さらに、ビット線での信号レベル低下を抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置のゲート電極配線を中心にした構成を示す平面図である。
【図２】本発明の実施の形態１に係る半導体記憶装置の１つのメモリセルに相当する等価回路を示す回路図である。
【図３】図１のＡ−Ａ’線に沿った断面図である。
【図４】図１のＢ−Ｂ’線に沿った断面図である。
【図５】図１のＣ−Ｃ’線に沿った断面図である。
【図６】本発明の実施の形態１に係る半導体記憶装置のメモリセルの最表面に形成されたグランド面を示す平面図である。
【図７】本発明の実施の形態１に係る半導体記憶装置の製造方法において、ゲート電極配線を形成する工程を示す平面図である。
【図８】本発明の実施の形態１に係る半導体記憶装置の製造方法において、形成したＬＩＣに、接続用のスタックビアホールを形成する工程を示す平面図である。
【図９】本発明の実施の形態１に係る半導体記憶装置の製造方法において、第１ビアホールにタングステンを埋め込み、それ以外のタングステンをエッチングで除去する工程を示す平面図である。
【図１０】本発明の実施の形態１に係る半導体記憶装置の製造方法において、第３金属層を堆積させ、エッチングする工程を示す平面図である。
【図１１】本発明の実施の形態２に係る半導体記憶装置の２つのメモリセルのゲート電極配線の配列を示す平面図である。
【図１２】本発明の実施の形態２に係る半導体記憶装置の第１の例における４つのメモリセルのゲート電極配線の配列を示す平面図である。
【図１３】本発明の実施の形態３に係る半導体記憶装置の第２の例における４つのメモリセルのゲート電極配線の配列を示す平面図である。
【符号の説明】
１ 半導体基板、２ 素子分離酸化膜、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｌ、３ｍ、３ｎ、３ｏ、３ｐ ポリシリコン配線層（ゲート電極配線層）、４ サイドウオール、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ、５ｉ、５ｊ、５ｋ、５ｌ タングステン配線層（ＬＩＣ配線層）、６ａ、６ｂ、６ｃ、６ｄ 層間絶縁膜、７ スタックビアホール（タングステン埋め込み）、８ 第１金属配線層（ワード線）、９ 第２金属配線層（ＶＤＤ、ビット線）、１０、１０ａ、１０ｂ、１０ｃ、１０ｄ メモリセル、１１ａ、１１ｂ ドライバトランジスタ、１２ａ、１２ｂ ロードトランジスタ、１３ａ、１３ｂ アクセストランジスタ、１４ 第１ビアホール、１５ 第３金属配線層（ＧＮＤ）、１６ 第２ビアホール
【発明の属する技術分野】
本発明は、半導体記憶装置、特にＳＲＡＭに関する。
【０００２】
【従来の技術】
ＳＲＡＭは、電源が入った状態ではリフレッシュ動作が不要であり、使いやすいが、一つのメモリセルを構成する素子数が多く占有面積が大きくなってしまうので、セル面積の縮小化が求められている。従来のＳＲＡＭでは、一つのセルがビット線方向よりワード線方向に長く構成されたセルレイアウト例が示されている（例えば、特許文献１及び２参照。）。このようにビット線方向の長さを短くすることによって高速化を図ると共に、セル面積の縮小化が行われている。
【０００３】
また、微細化の点では、露光装置において光の干渉によって、ウエハ上のレジストパターンが歪む現象（光近接効果）が顕著となる。さらに、エッチング過程においてもマイクロローディング効果によるエッチング後のパターン歪みが発生している。なお、このマイクロローディング効果とは、粗密差の大きいパターンをマッチングしていくと、深さ方向に対してエッチングレートが下がっていく現象である。近年、これらのパターン歪みを最小化するために、フォトリソグラフィ過程でのマスクパターンをあらかじめＣＡＤ技術で自動補正しておく光近接効果補正（ＯＰＣ）の技術が開発され、利用されている。
【０００４】
【特許文献１】
特開平９−２７０４６８号公報（米国特許第５７４４８４４号）
【特許文献２】
特開平１０−１７８１１０号公報（米国特許第５９３０１６３号）
【０００５】
【発明が解決しようとする課題】
ＳＲＡＭでは、各メモリセルからビット線を介してデータを高速に取り出す必要がある。データは、各メモリセルから、ビット線、Ｉ／Ｏ線、センスアンプ、リードデータバス及び出力バッファを介して出力される。このとき、メモリセルからビット線に取り出された信号レベルが０．１Ｖの場合、ビット線を経由してＩ／Ｏ線に到達した際の信号レベルは約０．０５Ｖ程度と非常に小さくなる。このため、ノイズの影響を受けやすくなり、また、約１．８Ｖ程度のＶｄｄレベルにまで振幅させるために高精度のセンスアンプが必要となる。
【０００６】
そこで、本発明の目的は、半導体記憶装置、特に、ＳＲＡＭのビット線での信号レベルの低下を抑制することである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、６つのトランジスタを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
２次元配置された前記各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワード線と、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビット線と
を備え、
一つのメモリセルの前記各トランジスタに接続されている全てのゲート電極配線は、前記第１方向に平行な同一の直線上に配列されていることを特徴とする。
【０００８】
【発明の実施の形態】
本発明の実施の形態に係る半導体記憶装置及びその製造方法について、添付図面を用いて以下に説明する。なお、図面では実質的に同一の部材には同一符号を付している。
【０００９】
実施の形態１．
本発明の実施の形態１に係る半導体記憶装置及びその製造方法について、図１から図１１を用いて説明する。まず、半導体記憶装置のゲート電極配線の配列について、図１及び図２を用いて説明する。図１は、一つのメモリセルについて、６つのトランジスタに接続されたゲート電極配線とローカルインタコネクタの投影的な配置を示す平面図である。図２は、この半導体記憶装置の等価回路図である。
【００１０】
この半導体記憶装置は、６つのトランジスタを備えたメモリセルが２次元配列されたメモリセルアレーを備える。一つのメモリセルは、２組のドライバトランジスタ１１ａ、１１ｂ、ロードトランジスタ１２ａ、１２ｂ、アクセストランジスタ１３ａ、１３ｂを備える。この半導体記憶装置の具体例としては、一つのメモリセルに６つのトランジスタを有するタイプのＳＲＡＭがある。一つのメモリセル１０におけるゲート電極配線について説明する。このメモリセル１０では、２種類のゲート電極配線を有している。即ち、ドライバトランジスタ１１ａ、１１ｂとロードトランジスタ１２ａ、１２ｂとを接続する第１ゲート電極配線３ａ、第２ゲート電極配線３ｂと、アクセストランジスタ１３ａ、１３ｂとワード線ＷＬとを接続している第３ゲート電極配線３ｃ、第４ゲート電極配線３ｄとがある。この第１ゲート電極配線３ａ、第２ゲート電極配線３ｂ、第３ゲート電極配線３ｃ及び第４ゲート電極配線３ｄは、いずれもワード線ＷＬ（点線で示した。）の長手方向に平行な同一の直線上に配列されている。これにより、一つのメモリセルの配置として、ワード線ＷＬに垂直な方向のビット線方向の長さを短縮できる。そこで、ビット線の配線容量と配線抵抗を抑制できるため、読み出し・書き込み時の高速化を実現できる。特に、データの読み出しは、各メモリセルから、ビット線、Ｉ／Ｏ線、センスアンプ、リードデータバス及び出力バッファを介してデータが出力される。このとき、ビット線の長さを短くできるので、メモリセルからビット線に取り出された信号レベルに対して、ビット線を経由してＩ／Ｏ線に到達した際の信号レベルの低下を抑制できる。そこで、メモリセルからの出力を大幅に増大させることができ、センスアンプ系の回路構成を高速化に対応させることができる。
【００１１】
また、各ゲート電極配線３ａ、３ｂ、３ｃ、３ｄは、ノッチ部や突起部のない直線状の側辺を有する長方形状である。これによって、精度良くゲート電極配線３ａ、３ｂ、３ｃ、３ｄを形成できるので、各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。また、メモリセル内の全てのゲート電極配線を直線上に配列したため、無駄な面積を減らすことができる。さらに、セル平面内のコンタクトホール、ビアホールを減らすことができ、セル面積を縮小できる。なお、ワード線の長手方向を第１方向とする。また、この第１方向に直交する方向を第２方向とする。
【００１２】
さらに、この半導体記憶装置では、米国特許第５５４１４２７号に記載されているローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲート電極配線とのコンタクトをとっている。即ち、各ゲート電極配線とのコンタクトは、ゲート電極配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステン・ダマシンによって形成されたローカル・インタ・コネクタ（ＬＩＣ）によってコンタクトをとっている。このようにＬＩＣを利用することによって、各ゲート電極配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート電極配線をレイアウトすることができる。また、第１ゲート電極配線３ａ、第２ゲート電極配線３ｂ、第３ゲート電極配線３ｃ及び第４ゲート電極配線３ｄを同一の直線上にレイアウトしているので、フォトリソグラフィによってゲート電極配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。これによって、ゲート電極配線を微細化することができる。また、光近接効果補正（ＯＰＣ）のためにゲート電極配線の形状を変形させる必要がなくなる。そこで、転写マージンをとる必要がなくなるので、歩留を向上させることができる。また、規則的なレイアウトパターンを用いることで超解像技術を利用して高精度に転写することができる。
【００１３】
なお、一つのメモリセル１０の平面形状は、ワード線ＷＬの長手方向がビット線ＢＩＴの長手方向よりも非常に長い横長形状を有する。なお、ＳＲＡＭは、ＤＲＡＭ、フラッシュメモリと比較してセル内のコンタクトが多く、このコンタクトをボーダーレスに設けることができるかどうかによってセル面積は大きく異なる。上記の半導体記憶装置では、ＬＩＣを用いることによってセル面積を大幅に縮小している。例えば、ＬＩＣが分離領域にあっても分離酸化膜を削らないでコンタクトをとることができる。
【００１４】
さらに、この半導体記憶装置の半導体基板１の面に垂直方向の各層ごとの構成について、図３から図６を用いて説明する。このうち、図３から図５は、それぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に沿った断面図である。図６は、この半導体記憶装置の最表面を示す平面図である。
（ａ）まず、この半導体記憶装置の半導体基板１には、図３のワード線の長手方向（第１方向）に沿った断面図に示すように、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域が第１方向に沿って順に形成されている。さらに、アクセストランジスタ１３、ロードトランジスタ１２、ドライバトランジスタ１１が、素子分離酸化膜（ＳＴＩ）で互いに分離されて形成されている。
（ｂ）この半導体基板１上に、ドライバトランジスタ１１とロードトランジスタ１２とを接続するポリシリコンからなる第１ゲート電極配線３ａ、第２ゲート電極配線３ｂは第１方向に平行な同一の直線上に延在している。また、ポリシリコンからなる第３ゲート電極配線３ｃ、第４ゲート電極配線３ｄは、アクセストランジスタ１３上に上記第１及び第２ゲート電極配線３ａ、３ｂと同一の直線上に延在している。
（ｃ）この第１ゲート電極配線３ａ、第２ゲート電極配線３ｂは、図５に示すように、その上に堆積させた層間絶縁膜６ａに設けられたローカル・インタ・コネクタ用溝に、ダマシンプロセスによって埋め込まれたタングステンからなる第１及び第２ローカル・インタ・コネクタ５ａ、５ｂによってコンタクトをとっている。
（ｄ）さらに、図４に示すように、ＬＩＣ５ｋ、５ｌはスタックビアホールによって第１金属配線層８に接続されている。
（ｅ）また、図５に示すように、ゲート電極配線３ａ、３ｂとＬＩＣ５ａ、５ｂとのそれぞれの接続において、マスクずれが起きた場合にもサイドウオール幅分の「ずれ」までを許容できる。
なお、メモリセル内のインバータのクロスカップル配線は、ＬＩＣを用いて配線され、ワード線ＷＬは第１金属配線、ビット線ＢＩＴは第２金属配線、ＶＤＤ線は第２金属配線で形成されている。また、ＧＮＤは第３金属配線で形成されている。
【００１５】
また、各ゲート電極配線３ａ、３ｂ、３ｃ、３ｄの長さ、幅等を実質的に同一にし、各ゲート電極配線間の間隔を同一にしてもよい。これによって、層間を埋め込む間隔は一様になる。この場合には、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することができる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。
【００１６】
さらに、この半導体記憶装置の最表面にはメモリセルアレイのグランドＧＮＤとなるグランド面１５が形成されている。最表面にグランド面１５を設けたことにより、膜厚を厚くすることができ、しかも広い面積をとることができるので、低い抵抗の配線で接地でき、グランド電位が安定する。その結果、書き込み、読み出しを頻繁に行う厳しいシーケンスに対してもＧＮＤの浮きやノイズに強くなり、アクセスタイムが向上する。
【００１７】
次に、この半導体記憶装置の製造方法について、図７から図１０を用いて説明する。この半導体記憶装置は、以下の工程によって作製される。
（１）半導体基板１を準備する。
（２）半導体基板１の所定箇所に素子分離用酸化膜（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２を形成する。
（３）所定箇所にイオン注入して、ウエル領域を形成する。この場合、図７に示すように、半導体基板１上にＰウエル領域、Ｎウエル領域、Ｐウエル領域を順に配列するように各ウエル領域を順に形成する。なお、この配列方向を第１方向とする。この第１方向は、メモリセル１０の長辺方向になる。
（４）ゲート酸化膜を堆積させた後、ゲート電極配線となるポリシリコン配線層３を堆積させる。
（５）次いでイオン注入してトランジスタ１１、１２、１３を作成する。
【００１８】
（６）その後、ポリシリコン配線層をパターニングして、第１ゲート電極配線３ａ、第２ゲート電極配線３ｂ、第３ゲート電極配線３ｃ、及び第４ゲート電極配線３ｄを形成する（図７）。ここで、第１ゲート電極配線３ａと第２ゲート電極配線３ｂとは、ドライバトランジスタ１１ａ、１１ｂとロードトランジスタ１２ａ、１２ｂとをそれぞれ接続し、第１方向に沿って直線状に配置されている。また、第３ゲート電極配線３ｃと第４ゲート電極配線３ｄとは、アクセストランジスタ１３ａ，１３ｂに接続され、第１方向に沿って直線状に配置されている。それぞれのゲート電極配線３はノッチ部や突起部のない直線状の側辺を有する長方形状であり、規則正しく配置されている。このためパターニングにおいて、微細化の精度を向上させることができる。また、この４つのゲート電極配線３ａ、３ｂ、３ｃ、３ｄは、図７に示すように、全てほぼ同一の直線上に配列されている。このため一つのメモリセルにおけるビット線方向の長さを短くすることができる。さらに、ゲート電極配線をメタル配線のように直線的にレイアウトできるので、各トランジスタの間の間隔比に伴う電気的特性上の問題が生じた場合にもレイアウトチェンジすることで特性改善を行うことができる。
【００１９】
（７）サイドウオール４を形成する。
（８）イオン注入により、ソースＳ及びドレインＤを形成する。
（９）ＣｏＳｉ２層を形成する。
（１０）エッチングストッパ膜を堆積させる。
（１１）平坦化絶縁膜６ａを堆積させる。
（１２）ローカル・インタ・コネクタＬＩＣ（Ｌｏｃａｌ Ｉｎｔｅｒ Ｃｏｎｎｅｃｔ）用マスクで平坦化絶縁膜６ａをエッチングする。このとき、エッチングをエッチングストッパで止める。
（１３）平坦化絶縁膜６ａをエッチングして露出させたエッチングストッパ膜を除去し、ＬＩＣ用溝とする。
（１４）ＬＩＣ用溝にタングステン（Ｗ）を堆積させ、次いで、平坦化し、溝内にのみタングステンを残し（Ｗダマシン法）、タングステンＬＩＣ５ａ、５ｂ、５ｉ、５ｊ、５ｋ、５ｌを形成する。このＬＩＣ５ａ、５ｂ、５ｉ、５ｊを介してゲート電極配線とのコンタクトをとることができる。そこで、コンタクト用のマージンを設けるためにゲート電極配線の形状を変形させる必要がない。なお、ＬＩＣ５ａ、５ｂは、配線のみを形成するシングルダマシン法を用いて形成することができる。
【００２０】
（１５）平坦化絶縁膜６ｂを堆積させる。
（１６）スタックビアホール７用の孔を開ける。
（１７）タングステンＬＩＣ５部分とスタックビアホール７以外のタングステンを除去する（図８）。これによってＬＩＣ５ｉ、５ｊを介してワード線ＷＬへの接続用のスタックビアホール７を形成することができる。
【００２１】
（１８）全面に第１金属層８を堆積させる。
（１９）第１金属配線用マスクによって所定箇所以外の第１金属層８を除去する。これによって、図１０に示すように、第１金属配線８からなるワード線ＷＬを形成することができる。
（２０）層間絶縁膜６ｃを堆積させる。
（２１）第１ビアホール１４の孔を開ける。
（２２）第１ビアホール１４内にタングステンを埋め込み、それ以外のタングステンをエッチングして除去する（図９）。これにより、第１金属配線８からさらに上層への電気的接続を形成することができる。
【００２２】
（２３）第２金属層９を堆積させ、所定箇所以外の第２金属層９を除去する。これにより、第２金属配線９からなるビット線、ＶＤＤ線を形成することができる。
（２４）層間絶縁膜６ｄを堆積させる。
（２５）第２ビアホール１６の孔をエッチングで開ける。
（２６）第２ビアホール１６内にタングステンＷを埋め込み、それ以外のタングステンをエッチングで除去する。
（２７）第３金属配線層１５を堆積させ、所定箇所以外の第３金属配線層１５を除去する（図１０）。なお、この第３金属配線層１５はメモリセルアレイ全体のグランドＧＮＤとして機能する。積層構造の最表面にグランド面を設けたのでメモリセルとほぼ同等の面積のグランド面を実現できる。また、厚い膜厚にでき、広い面積を有するので、グランド電位が安定する。
【００２３】
以上の工程によって、上記半導体記憶装置を得ることができる。この半導体記憶装置の製造方法では、一つのメモリセルにおけるゲート電極配線をほぼ同一直線上に配列でき、ビット線方向の長さを短くできる。これによってビット線でのデータの信号レベルの劣化を抑制できる。
【００２４】
また、この半導体記憶装置の製造方法によって、一つのメモリセルにおいて、ワード線に平行な同一の直線上に配列されたゲート電極配線３ａ、３ｂ、３ｃ、３ｄを備えた半導体記憶装置が得られる。これにより、ワード線に垂直なビット線の長さを短縮でき、ビット線での信号レベル低下を抑制できる。また、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート電極配線３を備えた半導体記憶装置を作製することができる。これによって、この半導体記憶装置を構成するドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。
【００２５】
実施の形態２．
本発明の実施の形態２に係る半導体記憶装置について、図１１を用いて説明する。図１１は、２つのメモリセル１０ａ、１０ｂのゲート電極配線の配列を示す平面図である。この半導体記憶装置は、ワード線の長手方向について互いに隣接する２つのメモリセル１０ａ、１０ｂの各トランジスタに接続されている全てのゲート電極配線３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈが同一の直線上に配列されている。これによって、メモリセルアレイ全体としてビット線長さを短縮できると共に、ワード線をメモリセルごとに蛇行させることなく直線で接続して構成できる。そこで、ビット線での信号レベル低下を抑制できるとともにワード線の配列を簡易にできる。また、ゲート電極配線は直線状の側辺で構成された直方体形状を有する。そこで、ゲート電極配線のレイアウトを容易に行うことができ、さらに微細化できる。
【００２６】
なお、この場合には各メモリセル１０ａ、１０ｂがそれぞれ繰り返し単位であり、同一のゲート電極配線３の構成を有する。ただし、ワード線の長手方向について互いに隣接する２つのメモリセルの全てのゲート電極配線が同一の直線上に配列されていればよく、各メモリセルと全体としての繰返し単位とは必ずしも一致しなくてもよい。例えば、２つのメモリセル１０ａ、１０ｂが繰り返し単位であってもよい。この場合、メモリセル１０ａとメモリセル１０ｂとは境界線について線対称であってもよい。さらに、２以上のメモリセルで繰り返し単位を構成してもよい。
【００２７】
実施の形態３．
本発明の実施の形態３に係る半導体記憶装置について、図１２及び図１３を用いて説明する。図１２は、４つのメモリセル１０ａ、１０ｂ、１０ｃ、１０ｄのゲート電極配線の配列を示す平面図である。図１３は、各メモリセルの対称性を考慮した別の例のゲート電極配線の配列を示す平面図である。第１の例の半導体記憶装置は、図１２の平面図に示すように、一つのメモリセルが繰り返し単位としてメモリセルアレイが構成されている。この場合には、４つのメモリセル１０ａ、１０ｂ、１０ｃ、１０ｄのゲート電極配線は同一の構成を有する。
【００２８】
第２の例の半導体記憶装置は、図１３の平面図に示すように、４つのメモリセルが一つの繰返しユニットとして構成されている。即ち、メモリセル１０ａとメモリセル１０ｂとは、ゲート配線の構成について互いに鏡面対称性を有している。また、メモリセル１０ａとメモリセル１０ｃとも互いに鏡面対称性を有している。従って、メモリセル１０ａとメモリセル１０ｄとは同一のゲート配線の構成を有し、メモリセル１０ｂとメモリセル１０ｃとは同一のゲート配線の構成を有する。この場合、図１３に示すように、それぞれのメモリセル間で個別にコンタクトを設ける必要がなく、共通化できるので、コンタクト配線の余裕度が増す。なお、繰返しユニットは上記の場合に限定されず、ゲート配線の構成を適宜選択して複数のメモリセルを含む繰返しユニットを構成してもよい。
【００２９】
【発明の効果】
本発明に係る半導体記憶装置によれば、一つのメモリセル内の全てのゲート電極配線は、いずれもワード線の長手方向に平行な同一の直線上に配列されている。これにより、一つのメモリセルの配置として、ワード線に垂直な方向のビット線方向の長さを短縮できる。そこで、ビット線の配線容量と配線抵抗を抑制できるため、読み出し・書き込み時の高速化を実現できる。特に読み出しに関して、メモリセル電流を大幅に増大させることができ、センスアンプ系の回路構成を高速化に対応させることができる。さらに、ビット線での信号レベル低下を抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置のゲート電極配線を中心にした構成を示す平面図である。
【図２】本発明の実施の形態１に係る半導体記憶装置の１つのメモリセルに相当する等価回路を示す回路図である。
【図３】図１のＡ−Ａ’線に沿った断面図である。
【図４】図１のＢ−Ｂ’線に沿った断面図である。
【図５】図１のＣ−Ｃ’線に沿った断面図である。
【図６】本発明の実施の形態１に係る半導体記憶装置のメモリセルの最表面に形成されたグランド面を示す平面図である。
【図７】本発明の実施の形態１に係る半導体記憶装置の製造方法において、ゲート電極配線を形成する工程を示す平面図である。
【図８】本発明の実施の形態１に係る半導体記憶装置の製造方法において、形成したＬＩＣに、接続用のスタックビアホールを形成する工程を示す平面図である。
【図９】本発明の実施の形態１に係る半導体記憶装置の製造方法において、第１ビアホールにタングステンを埋め込み、それ以外のタングステンをエッチングで除去する工程を示す平面図である。
【図１０】本発明の実施の形態１に係る半導体記憶装置の製造方法において、第３金属層を堆積させ、エッチングする工程を示す平面図である。
【図１１】本発明の実施の形態２に係る半導体記憶装置の２つのメモリセルのゲート電極配線の配列を示す平面図である。
【図１２】本発明の実施の形態２に係る半導体記憶装置の第１の例における４つのメモリセルのゲート電極配線の配列を示す平面図である。
【図１３】本発明の実施の形態３に係る半導体記憶装置の第２の例における４つのメモリセルのゲート電極配線の配列を示す平面図である。
【符号の説明】
１ 半導体基板、２ 素子分離酸化膜、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｌ、３ｍ、３ｎ、３ｏ、３ｐ ポリシリコン配線層（ゲート電極配線層）、４ サイドウオール、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ、５ｉ、５ｊ、５ｋ、５ｌ タングステン配線層（ＬＩＣ配線層）、６ａ、６ｂ、６ｃ、６ｄ 層間絶縁膜、７ スタックビアホール（タングステン埋め込み）、８ 第１金属配線層（ワード線）、９ 第２金属配線層（ＶＤＤ、ビット線）、１０、１０ａ、１０ｂ、１０ｃ、１０ｄ メモリセル、１１ａ、１１ｂ ドライバトランジスタ、１２ａ、１２ｂ ロードトランジスタ、１３ａ、１３ｂ アクセストランジスタ、１４ 第１ビアホール、１５ 第３金属配線層（ＧＮＤ）、１６ 第２ビアホール
Claims (6)
- ６つのトランジスタを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
２次元配置された前記各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワード線と、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビット線と
を備え、
一つのメモリセルの前記各トランジスタに接続されている全てのゲート電極配線は、前記第１方向に平行な同一の直線上に配列されていることを特徴とする半導体記憶装置。 - 前記２次元配列された複数のメモリセルにおいて、前記第１方向について互いに隣接する２つのメモリセルの全てのゲート電極配線は、実質的に同一の直線上に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記ゲート電極配線は、直線状の側辺を有する長方形状であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記半導体記憶装置は、前記半導体基板上に積層されて構成された積層構造を有し、各メモリセルのグランドとなるグランド面が前記積層構造の最表面に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記６つのトランジスタは、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタからなり、
前記ゲート電極配線は、
前記第１及び第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１及び第２ゲート電極配線と、
前記第１及び第２組の前記アクセストランジスタと接続された第３及び第４ゲート電極配線と
を備えることを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１ゲート電極配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
前記第２ゲート電極配線と前記ワード線とを接続する第２コネクタと
をさらに備えたことを特徴とする請求項５に記載の半導体記憶装置。
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