JP3824343B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CMOS型SRAMセルを備えた半導体装置に関する。
【0002】
【従来の技術】
この種のSRAMは、メモリセルがDRAMのような電荷保持型ではなくフリップフロップによる電流駆動型であるので、高速アクセスが可能であり、キャッシュメモリとして用いられているが、マイクロプロセッサの高速化に伴い、より高速化が要求されている。
【0003】
図10は、従来のSRAMセル1のパターン図である。図11(A)は、図10のレイアウトパターンに対応した回路図であり、図11(B)はこの回路の接続を分かり易くした一般的な回路図である。
SRAMセル1は、pMOS領域2とnMOS領域3との間に素子分離領域4が形成され、素子分離領域4に平行にワード線WL、基準電位供給線VSS及び電源電位供給線VCCが配置されている。中心線のみで示す一対のビット線BL及び*BLは、ワード線WLと直角な方向に沿って配置されている。pMOSトランジスタQP1とnMOSトランジスタQN1とでCMOSインバータが形成され、pMOSトランジスタQP2とnMOSトランジスタQN2とでもう1つのCMOSインバータが形成され、これらCMOSインバータがクロス接続されてフリップフロップが形成されている。
【0004】
メタル配線S1〜S4及び電源電位供給線VCCはメタル配線第1層であり、基準電位供給線VSSはメタル配線第2層であり、ビット線BL及び*BLはメタル配線第3層である。
ポリシリコン配線G1は、pMOSトランジスタQP1及びnMOSトランジスタQN1のゲートを含み、かつ、その一端部がコンタクトホールを通ってpMOSトランジスタQP2のp型半導体領域P2dに接続されている。ポリシリコン配線G2は、pMOSトランジスタQP2及びnMOSトランジスタQN2のゲートを含み、かつ、その一端部がコンタクトホールを通ってnMOSトランジスタQN1のn型半導体領域N1dに接続されている。pMOSトランジスタQP1のp型半導体領域P1dとnMOSトランジスタQN1のn型半導体領域N1dとは、コンタクトホールを通ってメタル配線S1で接続され、pMOSトランジスタQP2のp型半導体領域P2dとnMOSトランジスタQN2のn型半導体領域N2dとは、コンタクロホールを通ってメタル配線S2で接続さている。また、nMOSトランジスタQN1のn型半導体領域N1sは、コンタクトホールを通りメタル配線S3で基準電位供給線VSSに接続され、nMOSトランジスタQN2のn型半導体領域N2sは、コンタクトホールを通りメタル配線S4で基準電位供給線VSSに接続されている。
【0005】
SRAMセル1に書き込まれたデータを読み出す場合には、ビット線BL及び*BLが所定電位にプリチャージされ(又はプリチャージされずに)、次にワード線WLが高レベルにされてnMOSトランジスタQN3及びQN4がオンにされる。これにより、ビット線BLとビット線*BLとの間に電位差が生じ、誤動作防止のためこれが所定値以上になった後に、不図示のセンスアンプで増幅され、データバスを介して外部に取り出される。
【0006】
【発明が解決しようとする課題】
従来のSRAMセル1は、pMOS領域2とnMOS領域3の間に素子分離領域4が形成され、素子分離領域4と直角な方向に沿ってビット線BL及び*BLが配置されているので、SRAMセルアレイにおいてはビット線BL及び*BLが長くなり、その容量及び抵抗が大きくなるため、データ読み出し速度の向上が制限される。データの書き込み速度についても同様である。
【0007】
本発明の目的は、このような問題点に鑑み、アクセスを高速化することが可能なCMOS型SRAMセルを備えた半導体装置を提供するとにある。
【0009】
【課題を解決するための手段及びその作用効果】
本発明の半導体装置では、
第1及び第3のnMOSトランジスタを有する第1のnMOS領域と、
第2及び第4のnMOSトランジスタを有する第2のnMOS領域と、
前記第1のnMOS領域と前記第2のnMOS領域の間に配置され、第1及び第2のpMOSトランジスタを有するpMOS領域と、
前記第1のnMOS領域と前記pMOS領域の間、及び前記第2のnMOS領域と前記pMOS領域の間に配置された素子分離領域と、
第1及び第2のビット線と、
ワード線と、
を有し、
前記第1及び第2のnMOSトランジスタと前記第1及び第2のpMOSトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第3のnMOSトランジスタが前記第1のビット線と前記フリップフロップの間を接続する第1のトランスファーゲートを構成し、
前記第4のnMOSトランジスタが前記第2のビット線と前記フリップフロップの間を接続する第2のトランスファーゲートを構成し、
前記第3及び第4のnMOSトランジスタのゲートが前記ワード線に接続された、
SRAMセルを備えた半導体装置であって、
前記第1のnMOS領域、前記pMOS領域、及び前記第2のnMOS領域は第1の方向に並べて配置され
前記ワード線は前記第1の方向に延在し、
前記第1及び第2のビット線は前記第1の方向に対して垂直な第2の方向に延在し、
前記第1のnMOSトランジスタのゲートと前記第1のpMOSトランジスタのゲートは前記第1の方向に延在する第1のポリシリコン配線により構成され、
前記第2のnMOSトランジスタのゲートと前記第2のpMOSトランジスタのゲートは前記第1の方向に延在する第2のポリシリコン配線により構成され、
前記第3のnMOSトランジスタのゲートは前記第1の方向に延在する第3のポリシリコン配線により構成され、
前記第4のnMOSトランジスタのゲートは前記第1の方向に延在する第4のポリシリコン配線により構成され、
前記第1乃至第4のポリシリコン配線が、前記第1のポリシリコン配線及び前記第4のポリシリコン配線からなる第1の配線群と、前記第2のポリシリコン配線及び前記第3のポリシリコン配線からなる第2の配線群とから構成され、
前記第1の配線群と前記第2の配線群が前記第2の方向に並べて配置され、
前記第1のポリシリコン配線は前記第2のpMOSトランジスタのドレインとコンタクトホールを介して接続され、
前記第2のポリシリコン配線は前記第1のpMOSトランジスタのドレインとコンタクトホールを介して接続されている。
【0010】
本発明によれば、上記特徴により、前記第1の方向に垂直な第2の方向のセル幅が従来よりも狭くなり、これにより、第2の方向に延在するビット線の単位セル当たりの長さを従来よりも短くすることができるので、CMOS型SRAMセルのアクセス速度を従来よりも向上させることが可能となるという効果を奏する。また、ポリシリコンによる配線が効率的に行われるという効果を奏する。
本発明の第1態様では、上記第1nMOSトランジスタ、第4nMOSトランジスタ及び第1pMOSトランジスタがそれぞれ上記第1領域、第2領域及び第3領域の上記第1の方向(長手方向)と略直角な方向の一端側に配置され、
上記第3nMOSトランジスタ、第2nMOSトランジスタ及び第2pMOSトランジスタがそれぞれ該第1領域、第2領域及び第3領域の該長手方向と略直角な方向の他端側に配置されている。
【0011】
この第1態様によれば、第1nMOSトランジスタ及び第1pMOSトランジスタのゲートを含む配線が略直線になり、第2nMOSトランジスタ及び第2pMOSトランジスタのゲートを含む配線が略直線になるので、CMOS型SRAMセルの占有面積を狭くすることができるという効果を奏する。
本発明の第2態様では、上記第1nMOSトランジスタと上記第3nMOSトランジスタとが上記長手方向と略直角な方向に並置され、
該第1nMOSトランジスタの一方のn型半導体領域と該3nMOSトランジスタの一方のn型半導体領域とが共通領域であり、
上記第2nMOSトランジスタと上記第4nMOSトランジスタとが該長手方向と略直角な方向に並置され、
該第2nMOSトランジスタの一方のn型半導体領域と該4nMOSトランジスタの一方のn型半導体領域とが共通領域である。
【0012】
この第2態様によれば、上記第1領域及び第2領域がコンパクトになるので、CMOS型SRAMセルの占有面積を狭くすることができるという効果を奏する。
本発明の第3態様では、上記第1pMOSトランジスタが上記第3領域内の上記第1領域側に配置され、
上記第2pMOSトランジスタが該第3領域内の上記第2領域側に配置されている。
【0013】
この第3態様によれば、結合関係がより大きいトランジスタ間が対向する位置に存在するので、CMOS型SRAMセル内での素子間配線長が短くなり、CMOS型SRAMセルの占有面積を狭くすることができるという効果を奏する。
【0014】
本発明の第4態様では、上記CMOS型SRAMセルは矩形である。
【0015】
本発明のCMOS型SRAMセルは矩形に限定されないが、矩形はビット線を短くするのに有利であるので、第4態様によれば、ビット線をより短くすることができるという効果を奏する。
本発明の第5態様では、上記第3領域の上方に上記長手方向と略直角な方向に沿って上記電源電位供給線が配置され、
上記矩形の長手方向に対向する辺の各々に沿って上記基準電位供給線が配置されている。
【0016】
この第5態様によれば、電源配線がワード線と直角な方向に沿って配置されているので、SRAMにおいて1つのワード線を選択した場合に、このワード線に沿った各SRAMセルについて一対の電源配線から電圧が供給され、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上するという効果を奏する。
【0017】
本発明の第6態様では、上記第1〜4nMOSトランジスタ並びに上記第1及び第2pMOSトランジスタは、上記矩形の中央点について略点対称に配置されている。
この第7態様によれば、SRAM製造において、該対称性により露光パターンの処理が簡単になるという効果を奏する。また、第1及び第2のCMOSインバータの形が同じになるので、動作が安定する。
【0018】
本発明の第7態様は、上記いずれかの態様のCMOS型SRAMセルが格子状に配置されたメモリセルアレイと、
該メモリセルアレイに対しデータの書き込み及び読み出しを行うための周辺回路と、
を有する半導体装置である。
【0019】
本発明の第8態様では、上記第6態様のCMOS型SRAMセルを有し、
該CMOS型SRAMセルは、上記矩形の長手方向の一辺を共通にして配置したときに該一辺について互いに線対称な第1形と第2形とが在り、
上記メモリセルアレイは、該第1形のCMOS型SRAMセルと該第2形のCMOS型SRAMセルとが該長手方向及び該長手方向と直角な方向について交互に配置され、
該矩形の該長手方向にワード線が配置され、
該第1形のCMOS型SRAMセルの上記第3nMOSトランジスタのゲートがメタル配線を介して該ワード線に接続され、
該第2形のCMOS型SRAMセルの上記第4nMOSトランジスタのゲートが隣の該第1形の第3nMOSトランジスタのゲートと連続した配線になっており、
該第1形のCMOS型SRAMセルの上記第4nMOSトランジスタのゲートがメタル配線を介して該ワード線に接続され、
該第2形のCMOS型SRAMセルの上記第3nMOSトランジスタのゲートが隣の該第1形の第4nMOSトランジスタのゲートと連続した配線になっている。
【0020】
この第8態様によれば、上記線対称性によりビット線方向に隣り合うCMOS型SRAMセルの一方の空き領域を他方のワード線接続領域として有効利用することができるので、CMOS型SRAMセルアレイの高集積化が可能となるという効果を奏する。
本発明の第9態様では、上記CMOS型SRAMセルは、上記ビット線に平行なデータ線が配置され、
該ビット線の方向に連続して配置された複数の該CMOS型SRAMセル毎に該データ線が該ビット線に接続され、
該データ線がCMOS型SRAMセルブロック間に配置されたデータバスに接続されている。
【0021】
ビット線は各SRAMセルで転送ゲートに接続されているので負荷が比較的大きいが、該データ線にはこのような負荷がない。
この第9態様では、該ビット線の方向に連続して配置された複数のCMOS型SRAMセル毎に該データ線が該ビット線に接続され、該データ線がCMOS型SRAMセルブロック間に配置されたデータバスに接続されているので、データバスと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスの長さを従来よりも短くでき、その分、データバスの専有面積を狭くすることができるという効果を奏する。
【0022】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図1(A)は第1形SRAMセル10の概略パターンを示しており、図1(B)は第2形SRAMセル20の概略パターンを示している。第1形SRAMセル10及び第2形SRAMセル20はいずれも、回路としては図11(B)に示す従来回路と同一であるが、レイアウトパターンが図10のそれと異なり、矩形の短い辺に平行に沿って一対のビット線BLとビット線*BLとが配置されている。ワード線WLは、SRAMセルの長い辺に平行になっている。
【0023】
図2〜7において、図10及び図11中の素子と対応する素子には、パターンの形が異なっていても、対応付けを容易にするために同一符号を付している。また、第1形SRAMセル10と第2形SRAMセル20とで対応する素子にも同一符号を付している。
図2(A)は、第1形SRAMセル10の半導体領域(拡散層)及びポリシリコン配線のパターン図であり、図2(B)は図2(A)のIIB−IIB線に沿った断面図である。図3(A)は、図2(A)のパターンに、メタル配線第1層の配線パターンを重ね合わせたパターン図である。図3(B)は、図3(A)のパターンに、メタル配線第2層の配線パターンを重ね合わせたパターン図である。図6(A)は、図3(B)のレイアウトパターンに対応した回路図である。第1形SRAMセル10の長い辺及び短い辺に平行な方向をそれぞれ図示X方向及びY方向とする。
【0024】
図2(A)において、図10との関係では、pMOS領域12はpMOS領域2に対応し、nMOS領域13A及び13BはnMOS領域3に対応し、素子分離領域14A及び14Bは素子分離領域4に対応している。すなわち、第1形SRAMセル10のX方向について、中央部にpMOS領域12が配置され、一端側及び他端側にそれぞれnMOS領域13A及び13Bが配置され、pMOS領域12とnMOS領域13Aとの間及びpMOS領域12とnMOS領域13Bとの間にそれぞれ素子分離領域14A及び14Bが形成されている。nMOS領域13A及び13Bはそれぞれ、図2(B)に示す如く、n型半導体基板15のp型ウエル16内及び17内に形成されている。これに対しpMOS領域12は、n型半導体基板15の表面部に形成されている。フィールド酸化膜14a及び14bはそれぞれ、素子分離領域14A及び14Bの一部である。
【0025】
pMOS領域12にはpMOSトランジスタQP1とpMOSトランジスタQP2とが形成され、nMOS領域13AにはnMOSトランジスタQN1とnMOSトランジスタQN3とが形成され、nMOS領域13BにはnMOSトランジスタQN2とnMOSトランジスタQN4とが形成されている。pMOSトランジスタQP1とnMOSトランジスタQN1とでフリップフロップの一方のCMOSインバータが構成され、pMOSトランジスタQP2とnMOSトランジスタQN2とでフリップフロップの他方のCMOSインバータが構成される。nMOSトランジスタQN3及びQN4はいずれも転送ゲートである。
【0026】
図2(A)のパターンは、第1形SRAMセル10の中央点について点対称である。これにより、SRAM製造において、露光パターンの処理が簡単になる。同図において、符号中のs及びdはそれぞれソース領域及びドレイン領域であることを示し、符号の先頭のP及びNはそれぞれp型半導体領域及びn型半導体領域であることを示し、符号中の中間部の数字はトランジスタの符号中の数字と一致している。
【0027】
pMOSトランジスタQP1は、p型半導体領域P1s及びP1dと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備え、このゲートはポリシリコン配線G10の一部である。pMOSトランジスタQP2、nMOSトランジスタQN1、QN2、QN3及びQN4のゲートはそれぞれ、ポリシリコン配線G20、G10、W10及びW20の一部である。pMOSトランジスタQP2のp型半導体領域P2s及びP2dはそれぞれpMOSトランジスタQP1のp型半導体領域P1s及びP1dに対応している。nMOSトランジスタQN1は、n型半導体領域N1s及びN1dと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備えている。nMOSトランジスタQN2〜QN4についてもnMOSトランジスタQN1と同様である。
【0028】
nMOSトランジスタQN1とpMOSトランジスタQP1とがY方向の一方側に配置されているので、ポリシリコン配線G10が略直線となり、同様に、nMOSトランジスタQN2とpMOSトランジスタQP2とがY方向他方側に配置されているので、ポリシリコン配線G20が略直線となっている。nMOSトランジスタQN1とnMOSトランジスタQN3とは、n型半導体領域N1dが共通でY方向に配置され、nMOSトランジスタQN2とnMOSトランジスタQN4とは、n型半導体領域N2dが共通でY方向に配置されている。また、pMOSトランジスタQP1及びQP2がそれぞれpMOS領域12のnMOSトランジスタQN1側及びnMOSトランジスタQN2側に配置されている。これらのことは、第1形SRAMセル10のY方向の幅を短くし且つ第1形SRAMセル10の占有面積を狭くするのに寄与している。
【0029】
図3(A)では、複雑化を避けるため図2(A)中の符号を省略している。図3(A)のパターンにおいても、図2(A)と同様に第1形SRAMセル10の中央点について点対称である。
メタル配線G11及びG21は上記2つのインバータ間のクロス接続に用いられている。すなわち、ポリシリコン配線G20の一端とn型半導体領域N1dとの間が、コンタクトホールCa1及びCa2を通ってメタル配線G21で接続され、ポリシリコン配線G10の一端とn型半導体領域N2dとの間が、コンタクトホールCb1及びCb2を通ってメタル配線G11で接続されている。
【0030】
電源配線については、第1形SRAMセル10のX方向中央部に電源電位供給線VCCが配置され、第1形SRAMセル10のX方向一端部及び他端部にそれぞれ基準電位供給線VSS11及びVSS12が配置されている。これら電源配線VCC、VS11及びVSS12はいずれもY方向と平行になっている。電源電位供給線VCCは、コンタクトホールCc1及びCc2を通ってそれぞれ下方のp型半導体領域P1s及びP2sに接続されている。基準電位供給線VSS11及びVSS12はいずれも、隣合うSRAMセルとで共用するために、その中心線が第1形SRAMセル10の境界線(点線)に一致している。基準電位供給線VSS11はコンタクトホールCd1を通って下方のn型半導体領域N1sに接続され、基準電位供給線VSS12はコンタクトホールCd2を通って下方のn型半導体領域N2sに接続されている。
【0031】
メタル配線B11、B21、W11及びW21はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線B11は、コンタクトホールCa3を通って下方のn型半導体領域N3に接続され、メタル配線B21はコンタクトホールCb3を通って下方のn型半導体領域N4に接続され、メタル配線W11はコンタクトホールCe1を通って下方のポリシリコン配線W10に接続され、メタル配線W21はコンタクトホールCf1を通って下方のポリシリコン配線W20に接続されている。
【0032】
図3(B)では、複雑化を避けるため図2(A)及び図3(A)中の符号を省略している。図3(B)のパターンにおいても、図3(A)と同様に第1形SRAMセル10の中央点について点対称である。
電源配線の配線幅を狭くして集積度を高めるために、基準電位供給線VSS21及びVSS22がそれぞれ絶縁層を介し基準電位供給線VSS11及びVSS12の真上に配置されている。一対のビット線BL及び*BLはそれぞれ、基準電位供給線VSS21及びVSS22でシールドしてノイズを低減するために、基準電位供給線VSS21及びVSS22の近くにこれらと平行に配置されている。ビット線BLは、コンタクトホールCa4を通って下方のメタル配線B11に接続され、ビット線*BLは、コンタクトホールCb4を通って下方のメタル配線B21に接続されている。また、電源電位供給線VCCの両側に電源電位供給線VCCに沿ってデータ線DL及び*DLが配置され、これらは電源電位供給線VCCによりシールドされてノイズが低減されている。なお、図6及び図7ではデータ線DL及び*DLを省略している。
【0033】
メタル配線W12及びW22はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線W12は、コンタクトホールCe2を通って下方のメタル配線W11に接続され、コンタクトホールCe3を通って上方のワード線WLに接続されている。ワード線WLは、第3配線層であり、パターンの複雑化を避けるためにその中心線のみを示している。同様に、メタル配線W22は、コンタクトホールCf2を通って下方のメタル配線W21に接続され、コンタクトホールCf3を通って上方のワード線WLに接続されている。
【0034】
図4は第2形SRAMセル20のパターン図であり、このパターンは、図3(B)の第1形SRAMセル10のパターンをX方向中央線(WLの中央線)について線対称にし、メタル配線W12、W22、W11及びW21を除去し、かつ、ポリシリコン配線W10及びW20のセル中央側端部を除去したものとなっている。この対称性により、空き領域21及び22が第1形SRAMセル10との関係で有効利用され、パターンの短縮化が図られている。
【0035】
すなわち、第1形SRAMセル10と第2形SRAMセル20とを、セル境界である点線を一致させて、図5に示す如くビット線方向へ並置すると、図3(B)のメタル配線W21及びW22が図4の空き領域22に配置される。空き領域21には、図5の下方に第1形SRAMセル10を並置することにより、第1形SRAMセル10のメタル配線W11及びW12が入り込む。第2形SRAMセル20のポリシリコン配線W3及びW4は、次のようにして第2形SRAMセル20上のワード線WLに接続される。すなわち、第2形SRAMセル20の長手方向両側に第2形SRAMセル20と隣合うように第1形SRAMセル10を配置する。これにより第1形SRAMセル10のポリシリコン配線W20が第2形SRAMセル20のポリシリコン配線W3に接続され、ポリシリコン配線W3がポリシリコン配線W20を介して第1形SRAMセル10のワード線WLに接続される。同様に、第1形SRAMセル10のポリシリコン配線W10が第2形SRAMセル20のW4に接続され、ポリシリコン配線W4がポリシリコン配線W10を介して第1形SRAMセル10のワード線WLに接続される。
【0036】
このような配置及びワード線WLの接続を図1(C)に示す。
セルアレイ30は、第1形SRAMセル10と第2形SRAMセル20とがX方向及びY方向について互いに隣合うように境界線を一致させて格子状に配置されている。この図から、第2形SRAMセル20のポリシリコン配線W3及びW4のワード線WLへの接続を容易に理解することができる。BL0〜BL3及び*BL0〜*BL3はビット線であり、WL0〜WL3はワード線である。
【0037】
本実施形態によれば、図2(A)に示す如くnMOS領域13AとnMOS領域13Bとの間にpMOS領域12が配置され、nMOS領域13Aから13Bへの方向と直角な方向にビット線が配置されているので、SRAMセル当たりのビット線長を従来よりも短くすることができ、これにより、ビット線の容量及び抵抗が低減され、半導体装置のアクセス速度が従来よりも向上する。
【0038】
また、図10のSRAMセルでは電源電位供給線VCC及び基準電位供給線VSSがワード線WLと平行であるので、SRAMにおいて1つのワード線WLを選択した場合に、選択されたワード線WLに沿ったSRAMセルには一対の電源電位供給線VCC及び基準電位供給線VSSから電圧が供給される。これに対し、図1(C)では、電源配線がワード線と直角な方向に沿って配置されているので、1つのワード線を選択した場合に、このワード線に沿った各SRAMセルについて一対の電源配線から電圧が供給されるので、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上する。
【0039】
図8(A)は、本実施形態でのSRAMセルアレイ中でのデータバスDBの配置を示し、図8(B)は従来のSRAMセルアレイ中でのデータバスDBAの配置を示す。図8(A)及び図8(B)中、点線はSRAMセルの境界を示す。
従来ではセルアレイブロック30Aの一端側でビット線をデータバスDBAに接続していたが、本実施例では2つのセルアレイブロック30毎にセルアレイブロック30の外端部においてビット線BL及び*BLをそれぞれデータ線DL及び*DLに接続している。ビット線BL及び*BLは各SRAMセルで転送ゲートに接続されているので負荷が比較的大きいが、データ線DL及び*DLにはこのような負荷はない。このため、データバスDBと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスDBの長さを従来よりも短くでき、その分、データバスDBの専有面積を狭くすることができ、記憶容量が従来よりも増加する。図3(B)に示す如く、データ線DL及び*DLは、pMOS領域12上の空き部分に配置されているので、データ線DL及び*DLによるセル面積増大は避けられる。
【0040】
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施形態では、点線で示すセル外形が矩形である好ましい場合を説明したが、本発明の効果はSRAMセルの外形が矩形でなくても得られ、SRAMセルは例えば図9(A)〜(C)に示すような外形であってもよい。
また、コンタクトホール下部にローカルインターコネクトを用いることにより、図3(B)中のビット線BLを基準電位供給線VSS21側のnMOSトランジスタQN1及びQN3上に配置して、セルのX方向長さを短縮することも可能である。
【0041】
さらに、図3(A)ではコンタクトホールCa1の位置でメタル配線G21、ポリシリコン配線G20及びp型半導体領域P1dの間を接続しているが、コンタクトホールCe2及びCe3のように、メタル配線G21とポリシリコン配線G20との間及びポリシリコン配線G20とp型半導体領域P1dとの間を互いに異なる位置でコンタクトホールを通って接続することにより、配線層の凹凸を低減させて信頼性を向上させるようにしてもよい。
【0042】
また、データ線DL及び*DLを備えない構成であってもよいことは勿論である。
【図面の簡単な説明】
【図1】(A)は第1形SRAMセルの概略パターン図、(B)は第2形SRAMセルの概略パターン図、(C)は第1形及び第2形のSRAMセルが交互に配置されたセルアレイの概略パターン図である。
【図2】(A)は第1形SRAMセルの半導体領域及びポリシリコン配線のパターン図、(B)は(A)中のIIB−IIB線に沿った断面図である。
【図3】(A)は図2(A)のパターンにメタル配線第1層の配線パターンを重ね合わせたパターン図、(B)は(A)のパターンにメタル配線第2層の配線パターンを重ね合わせたパターン図である。
【図4】第2形SRAMセルのパターン図である。
【図5】第1形SRAMセルと第2形SRAMセルとがビット線方向へ並置されたパターン図である。
【図6】(A)は図3(B)のレイアウトパターンに対応した回路図、(B)は図4のレイアウトパターンに対応した回路図である。
【図7】図5のレイアウトパターンに対応した回路図である。
【図8】(A)は本実施形態のSRAMセルアレイ中でのデータバスの配置図であり、(B)は従来のSRAMセルアレイ中でのデータバス配置図である。
【図9】(A)〜(C)はSRAMセルの変形例を示すセル外形図である。
【図10】従来のSRAMセルのパターン図である。
【図11】(A)は図10のレイアウトパターンに対応した回路図であり、(B)は(A)の接続を分かり易くした一般的な回路図である。
【符号の説明】
10 第1形SRAMセル
12 pMOS領域
13A、13B nMOS領域
14A、14B 素子分離領域
14a、14b フィールド酸化膜
15 n型半導体基板
16、17 p型ウエル
20 第2形SRAMセル
30 セルアレイブロック
QP1、QP2 pMOSトランジスタ
QN1〜QN4 nMOSトランジスタ
P1s、P2s、P1d、P2d p型半導体領域
N1s、N1d、N2s、N2d、N3、N4 n型半導体領域
G1、G2、G10、G20、W10、W20 ポリシリコン配線
S1〜S4、B11、B21、W11、W21、W12、W22 メタル配線
BL、*BL ビット線
DL、*DL データ線
WL ワード線
DB、DBA データバス
Claims (24)
- 第1及び第3のnMOSトランジスタを有する第1のnMOS領域と、
第2及び第4のnMOSトランジスタを有する第2のnMOS領域と、
前記第1のnMOS領域と前記第2のnMOS領域の間に配置され、第1及び第2のpMOSトランジスタを有するpMOS領域と、
前記第1のnMOS領域と前記pMOS領域の間、及び前記第2のnMOS領域と前記pMOS領域の間に配置された素子分離領域と、
第1及び第2のビット線と、
ワード線と、
を有し、
前記第1及び第2のnMOSトランジスタと前記第1及び第2のpMOSトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第3のnMOSトランジスタが前記第1のビット線と前記フリップフロップの間を接続する第1のトランスファーゲートを構成し、
前記第4のnMOSトランジスタが前記第2のビット線と前記フリップフロップの間を接続する第2のトランスファーゲートを構成し、
前記第3及び第4のnMOSトランジスタのゲートが前記ワード線に接続された、
SRAMセルを備えた半導体装置であって、
前記第1のnMOS領域、前記pMOS領域、及び前記第2のnMOS領域は第1の方向に並べて配置され、
前記ワード線は前記第1の方向に延在し、
前記第1及び第2のビット線は前記第1の方向に対して垂直な第2の方向に延在し、
前記第1のnMOSトランジスタのゲートと前記第1のpMOSトランジスタのゲートは前記第1の方向に延在する第1のポリシリコン配線により構成され、
前記第2のnMOSトランジスタのゲートと前記第2のpMOSトランジスタのゲートは前記第1の方向に延在する第2のポリシリコン配線により構成され、
前記第3のnMOSトランジスタのゲートは前記第1の方向に延在する第3のポリシリコン配線により構成され、
前記第4のnMOSトランジスタのゲートは前記第1の方向に延在する第4のポリシリコン配線により構成され、
前記第1乃至第4のポリシリコン配線が、前記第1のポリシリコン配線及び前記第4のポリシリコン配線からなる第1の配線群と、前記第2のポリシリコン配線及び前記第3のポリシリコン配線からなる第2の配線群とから構成され、
前記第1の配線群と前記第2の配線群が前記第2の方向に並べて配置され、
前記第1のポリシリコン配線は前記第2のpMOSトランジスタのドレインとコンタクトホールを介して接続され、
前記第2のポリシリコン配線は前記第1のpMOSトランジスタのドレインとコンタクトホールを介して接続されたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1のpMOSトランジスタと前記第1のnMOSトランジスタが電源電位供給線と基準電位供給線の間に互いに直列に接続され、
前記第2のpMOSトランジスタと前記第2のnMOSトランジスタが前記電源電位供給線と前記基準電位供給線の間に互いに直列に接続され、
前記第3のnMOSトランジスタは前記第1のビット線と前記第1のnMOSトランジスタのドレインの間に接続され、前記第4のnMOSトランジスタは前記第2のビット線と前記第2のnMOSトランジスタのドレインの間に接続され、
前記第1のpMOSトランジスタのゲートは前記第2のnMOSトランジスタのドレインに接続され、前記第2のpMOSトランジスタのゲートは前記第1のnMOSトランジスタのドレインに接続されたことを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記電源電位供給線及び前記基準電位供給線は前記第2の方向に延在し、
前記電源電位供給線は前記第1のビット線と前記第2のビット線の間に配置され、
前記基準電位供給線は前記第1及び第2のビット線の前記電源電位供給線とは反対側に配置されたことを特徴とする半導体装置。 - 請求項1乃至3のいずれかに記載の半導体装置であって、
前記第1及び第4のnMOSトランジスタ、並びに前記第1のpMOSトランジスタはそれぞれ、前記第1及び第2のnMOS領域、並びに前記pMOS領域の、前記第2の方向の第1端側の領域に配置され、
前記第3及び第2のnMOSトランジスタ、並びに前記第2のpMOSトランジスタはそれぞれ、前記第1及び第2のnMOS領域、並びに前記pMOS領域の、前記第2の方向の第2端側の領域に配置されたことを特徴とする半導体装置。 - 請求項1乃至4のいずれかに記載の半導体装置であって、
前記第1及び第3のnMOSトランジスタは半導体基板上の共通領域に、前記第2の方向に並べて配置され、
前記第2及び第4のnMOSトランジスタは前記半導体基板上の共通領域に、前記第2の方向に並べて配置されたことを特徴とする半導体装置。 - 請求項1乃至5のいずれかに記載の半導体装置であって、
前記第1のpMOSトランジスタは前記pMOS領域の、前記第1のnMOS領域近傍の領域に配置され、前記第2のpMOSトランジスタは前記pMOS領域の、前記第2のnMOS領域近傍の領域に配置されたことを特徴とする半導体装置。 - 請求項1乃至6のいずれかに記載の半導体装置であって、
前記SRAMセルの外形は矩形であることを特徴とする半導体装置。 - 請求項1乃至7のいずれかに記載の半導体装置であって、
前記SRAMセルのパターンレイアウトは前記SRAMセルの中心点に対して実質的に対称であることを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第1の方向は前記SRAMセルの矩形の長辺に沿った方向であり、
前記第2の方向は前記SRAMセルの矩形の短辺に沿った方向であることを特徴とする半導体装置。 - 請求項1乃至9のいずれかに記載の半導体装置であって、
前記SRAMセルはマイクロプロセッサのためのキャッシュメモリを構成することを特徴とする半導体装置。 - 格子状に配置された複数のSRAMセルを有するメモリセルアレイと、
前記メモリセルアレイに接続され、前記メモリセルアレイに対してデータの書き込み及び読み出しの動作を行う周辺回路と
を備えた半導体装置であって、前記複数のSRAMセルの各々は、
第1及び第3のnMOSトランジスタを有する第1のnMOS領域と、
第2及び第4のnMOSトランジスタを有する第2のnMOS領域と、
前記第1のnMOS領域と前記第2のnMOS領域の間に配置され、第1及び第2のpMOSトランジスタを有するpMOS領域と、
前記第1のnMOS領域と前記pMOS領域の間、及び前記第2のnMOS領域と前記pMOS領域の間に配置された素子分離領域と、
第1及び第2のビット線と、
ワード線と、
を有し、更に
前記第1及び第2のnMOSトランジスタと前記第1及び第2のpMOSトランジスタとがデータを格納するためのフリップフロップを構成し、
前記第3のnMOSトランジスタが前記第1のビット線と前記フリップフロップの間を接続する第1のトランスファーゲートを構成し、
前記第4のnMOSトランジスタが前記第2のビット線と前記フリップフロップの間を接続する第2のトランスファーゲートを構成し、
前記第3及び第4のnMOSトランジスタのゲートが前記ワード線に接続され、
前記第1のnMOS領域、前記pMOS領域、及び前記第2のnMOS領域は第1の方向に並べて配置され
前記ワード線は前記第1の方向に延在し、
前記第1及び第2のビット線は前記第1の方向に対して垂直な第2の方向に延在し、
前記第1のnMOSトランジスタのゲートと前記第1のpMOSトランジスタのゲートは前記第1の方向に延在する第1のポリシリコン配線により構成され、
前記第2のnMOSトランジスタのゲートと前記第2のpMOSトランジスタのゲートは前記第1の方向に延在する第2のポリシリコン配線により構成され、
前記第3のnMOSトランジスタのゲートは前記第1の方向に延在する第3のポリシリコン配線により構成され、
前記第4のnMOSトランジスタのゲートは前記第1の方向に延在する第4のポリシリコン配線により構成され、
前記第1乃至第4のポリシリコン配線が、前記第1のポリシリコン配線及び前記第4のポリシリコン配線からなる第1の配線群と、前記第2のポリシリコン配線及び前記第3のポリシリコン配線からなる第2の配線群とから構成され、
前記第1の配線群と前記第2の配線群が前記第2の方向に並べて配置され、
前記第1のポリシリコン配線は前記第2のpMOSトランジスタのドレインとコンタクトホールを介して接続され、
前記第2のポリシリコン配線は前記第1のpMOSトランジスタのドレインとコンタクトホールを介して接続されたことを特徴とする半導体装置。 - 請求項11に記載の半導体装置であって、
前記第1のpMOSトランジスタと前記第1のnMOSトランジスタが電源電位供給線と基準電位供給線の間に互いに直列に接続され、
前記第2のpMOSトランジスタと前記第2のnMOSトランジスタが前記電源電位供給線と前記基準電位供給線の間に互いに直列に接続され、
前記第3のnMOSトランジスタは前記第1のビット線と前記第1のnMOSトランジスタのドレインの間に接続され、前記第4のnMOSトランジスタは前記第2のビット線と前記第2のnMOSトランジスタのドレインの間に接続され、
前記第1のpMOSトランジスタのゲートは前記第2のnMOSトランジスタのドレインに接続され、前記第2のpMOSトランジスタのゲートは前記第1のnMOSトランジスタのドレインに接続されたことを特徴とする半導体装置。 - 請求項12記載の半導体装置であって、
前記電源電位供給線及び前記基準電位供給線は前記第2の方向に延在し、
前記電源電位供給線は前記第1のビット線と前記第2のビット線の間に配置され、
前記基準電位供給線は前記第1及び第2のビット線の前記電源電位供給線とは反対側に配置されたことを特徴とする半導体装置。 - 請求項11乃至13のいずれかに記載の半導体装置であって、
前記第1及び第4のnMOSトランジスタ、並びに前記第1のpMOSトランジスタはそれぞれ、前記第1及び第2のnMOS領域、並びに前記pMOS領域の、前記第2の方向の第1端側の領域に配置され、
前記第3及び第2のnMOSトランジスタ、並びに前記第2のpMOSトランジスタはそれぞれ、前記第1及び第2のnMOS領域、並びに前記pMOS領域の、前記第2の方向の第2端側の領域に配置されたことを特徴とする半導体装置。 - 請求項11乃至14のいずれかに記載の半導体装置であって、
前記第1及び第3のnMOSトランジスタは半導体基板上の共通領域に、前記第2の方向に並べて配置され、
前記第2及び第4のnMOSトランジスタは前記半導体基板上の共通領域に、前記第2の方向に並べて配置されたことを特徴とする半導体装置。 - 請求項11乃至15のいずれかに記載の半導体装置であって、
前記第1のpMOSトランジスタは前記pMOS領域の、前記第1のnMOS領域近傍の領域に配置され、前記第2のpMOSトランジスタは前記pMOS領域の、前記第2のnMOS領域近傍の領域に配置されたことを特徴とする半導体装置。 - 請求項11乃至16のいずれかに記載の半導体装置であって、
前記SRAMセルの外形は矩形であることを特徴とする半導体装置。 - 請求項11乃至17のいずれかに記載の半導体装置であって、
前記SRAMセルのパターンレイアウトは前記SRAMセルの中心点に対して実質的に対称であることを特徴とする半導体装置。 - 請求項17記載の半導体装置であって、
前記第1の方向は前記SRAMセルの矩形の長辺に沿った方向であり、
前記第2の方向は前記SRAMセルの矩形の短辺に沿った方向であることを特徴とする半導体装置。 - 請求項11乃至19のいずれかに記載の半導体装置であって、
前記複数のSRAMセルは第1形のSRAMセルと第2形のSRAMセルを有し、
前記第1形のSRAMセルと前記第2形のSRAMセルは前記第2の方向に交互に並べて配置され、
前記第1形のSRAMセルと前記第2形のSRAMセルのパターンレイアウトは、互いに隣接する前記第1形のSRAMセルと前記第2形のSRAMセルの境界線に対して実質的に対称であることを特徴とする半導体装置。 - 請求項20記載の半導体装置であって、
前記第1形のSRAMセルと前記第2形のSRAMセルが前記第1の方向に交互に並べて配置され、
所定の前記第1形のSRAMセルの前記第3のnMOSトランジスタのゲートは対応するワード線に接続され、
前記所定の第1形のSRAMセルの前記第1の方向の第1端側に隣接する前記第2形のSRAMセルの前記第4のnMOSトランジスタのゲートは、前記所定の第1形のSRAMセルの前記第3のnMOSトランジスタのゲートにゲート配線を介して接続され、
前記所定の第1形のSRAMセルの前記第4のnMOSトランジスタのゲートは前記対応するワード線に接続され、
前記所定の第1形のSRAMセルの前記第1の方向の第2端側で隣接する前記第2形のSRAMセルの前記第3のnMOSトランジスタのゲートは、前記所定の第1形のSRAMセルの前記第4のnMOSトランジスタのゲートにゲート配線を介して接続されたことを特徴とする半導体装置。 - 請求項11乃至21のいずれかに記載の半導体装置であって、
前記第1の方向に延在し、前記第1及び第2のビット線のいずれか一方に接続されたデータバス線を更に備えたことを特徴とする半導体装置。 - 請求項22記載の半導体装置であって、
前記第2の方向に延在し、前記第1及び第2のビット線のいずれか一方と前記データバス線とを接続するデータ線を更に備えたことを特徴とする半導体装置。 - 請求項11乃至23のいずれかに記載の半導体装置であって、
前記複数のSRAMセルを有するメモリセルアレイはマイクロプロセッサのためのキャッシュメモリを構成することを特徴とする半導体装置。
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