JP2002184870A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 レイアウト面積が小さく、動作速度が速いス
タティック型半導体記憶装置を提供する。 【解決手段】 ８行２５６列の横長型メモリセルＭＣを
含むメモリブロックＭＢの上方に、グローバルワード線
ＧＷＬ、ビット線負荷電源配線ＢＶＬ、ローカルデータ
入出力線対ＬＩＯ，／ＬＩＯ、ビット線信号入出力線対
ＢＬ′，／ＢＬ′、メモリセル電源配線ＭＶＬおよびグ
ローバル列選択線ＧＹＬの合計８本の配線を等間隔で配
置する。１メモリセル行当り１本の配線を設ければよい
ので、横長型メモリセルＭＣを用いてＴ型ビット線構造
のＳＲＡＭを容易に構成でき、レイアウト面積の縮小化
と動作速度の高速化を図ることができる。
タティック型半導体記憶装置を提供する。 【解決手段】 ８行２５６列の横長型メモリセルＭＣを
含むメモリブロックＭＢの上方に、グローバルワード線
ＧＷＬ、ビット線負荷電源配線ＢＶＬ、ローカルデータ
入出力線対ＬＩＯ，／ＬＩＯ、ビット線信号入出力線対
ＢＬ′，／ＢＬ′、メモリセル電源配線ＭＶＬおよびグ
ローバル列選択線ＧＹＬの合計８本の配線を等間隔で配
置する。１メモリセル行当り１本の配線を設ければよい
ので、横長型メモリセルＭＣを用いてＴ型ビット線構造
のＳＲＡＭを容易に構成でき、レイアウト面積の縮小化
と動作速度の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、Ｔ型ビット線構造を有する
スタティック型半導体記憶装置に関する。
導体記憶装置に関し、特に、Ｔ型ビット線構造を有する
スタティック型半導体記憶装置に関する。
【０００２】
【従来の技術】従来、スタティックランダムアクセスメ
モリ（以下、ＳＲＡＭと称す）では、メモリセルのレイ
アウト面積が小さくてすむことから、高抵抗負荷型ある
いはＴＦＴ負荷型の４トランジスタ＋２ロードのメモリ
セルが主流であった。しかし、これらのメモリセルは低
電圧動作特性が悪いため、ＳＲＡＭの電源電圧が３Ｖか
ら２．５Ｖ、１．８Ｖ、１．５Ｖと低電圧化されるにつ
れて衰退し、低電圧動作特性に優れた６トランジスタの
フルＣＭＯＳセルが主流になりつつある。
モリ（以下、ＳＲＡＭと称す）では、メモリセルのレイ
アウト面積が小さくてすむことから、高抵抗負荷型ある
いはＴＦＴ負荷型の４トランジスタ＋２ロードのメモリ
セルが主流であった。しかし、これらのメモリセルは低
電圧動作特性が悪いため、ＳＲＡＭの電源電圧が３Ｖか
ら２．５Ｖ、１．８Ｖ、１．５Ｖと低電圧化されるにつ
れて衰退し、低電圧動作特性に優れた６トランジスタの
フルＣＭＯＳセルが主流になりつつある。
【０００３】図１３（ａ）は、そのようなフルＣＭＯＳ
型のメモリセルＭＣの構成を示す回路図である。図１３
（ａ）において、このメモリセルＭＣは、負荷トランジ
スタ（ＰチャネルＭＯＳトランジスタ）８１，８２、ド
ライバトランジスタ（ＮチャネルＭＯＳトランジスタ）
８３，８４およびアクセストランジスタ（ＮチャネルＭ
ＯＳトランジスタ）８５，８６を含む。
型のメモリセルＭＣの構成を示す回路図である。図１３
（ａ）において、このメモリセルＭＣは、負荷トランジ
スタ（ＰチャネルＭＯＳトランジスタ）８１，８２、ド
ライバトランジスタ（ＮチャネルＭＯＳトランジスタ）
８３，８４およびアクセストランジスタ（ＮチャネルＭ
ＯＳトランジスタ）８５，８６を含む。
【０００４】書込動作時は書込データに応じてビット線
対ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされると
ともに他方が「Ｌ」レベルにされる。次いでワード線Ｗ
Ｌが選択レベルの「Ｈ」レベルにされてＮチャネルＭＯ
Ｓトランジスタ８５，８６が導通し、ビット線対ＢＬ，
／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に与え
られる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに
されると、ＮチャネルＭＯＳトランジスタ８５，８６が
非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳ
トランジスタ８１〜８４によってラッチされる。
対ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされると
ともに他方が「Ｌ」レベルにされる。次いでワード線Ｗ
Ｌが選択レベルの「Ｈ」レベルにされてＮチャネルＭＯ
Ｓトランジスタ８５，８６が導通し、ビット線対ＢＬ，
／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に与え
られる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに
されると、ＮチャネルＭＯＳトランジスタ８５，８６が
非導通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳ
トランジスタ８１〜８４によってラッチされる。
【０００５】読出動作時は、ビット線対ＢＬ，／ＢＬの
各々が「Ｈ」レベルに充電される。次いでワード線ＷＬ
が選択レベルの「Ｈ」レベルにされてＮチャネルＭＯＳ
トランジスタ８５，８６が導通し、記憶ノードＮ１，Ｎ
２のレベルに応じてビット線対ＢＬ，／ＢＬの一方から
ＮチャネルＭＯＳトランジスタ８５，８３または８６，
８４を介してメモリセル接地配線ＭＧＬに電流が流出す
る。ビット線ＢＬと／ＢＬのレベルを比較することによ
り、メモリセルＭＣの記憶データが読出される。ワード
線ＷＬが非選択レベルの「Ｌ」レベルにされると、Ｎチ
ャネルＭＯＳトランジスタ８５，８６が非導通になって
データの読出が終了する。
各々が「Ｈ」レベルに充電される。次いでワード線ＷＬ
が選択レベルの「Ｈ」レベルにされてＮチャネルＭＯＳ
トランジスタ８５，８６が導通し、記憶ノードＮ１，Ｎ
２のレベルに応じてビット線対ＢＬ，／ＢＬの一方から
ＮチャネルＭＯＳトランジスタ８５，８３または８６，
８４を介してメモリセル接地配線ＭＧＬに電流が流出す
る。ビット線ＢＬと／ＢＬのレベルを比較することによ
り、メモリセルＭＣの記憶データが読出される。ワード
線ＷＬが非選択レベルの「Ｌ」レベルにされると、Ｎチ
ャネルＭＯＳトランジスタ８５，８６が非導通になって
データの読出が終了する。
【０００６】図１３（ｂ）は、メモリセルＭＣのレイア
ウトを示す図である。シリコン基板の表面に、図中Ｙ方
向に延在する２本のゲート電極ＧＥ１，ＧＥ２が平行に
形成されるとともに、図中Ｘ方向に延在するワード線Ｗ
Ｌが形成される。ゲート電極ＧＥ１，ＧＥ２およびワー
ド線ＷＬは、ポリシリコン層で形成される。ゲート電極
ＧＥ１，ＧＥ２の一方端部の一方側から他方側にかけて
それぞれＰ型活性層ＰＡ１，ＰＡ２が形成される。ゲー
ト電極ＧＥ１の他方端部の一方側から他方側およびワー
ド線ＷＬの一方端部の一方側から他方側にかけてＮ型活
性層ＮＡ１が形成される。ゲート電極ＧＥ２の他方端部
の一方側から他方側およびワード線ＷＬの他方端部の一
方側から他方側にかけてＮ型活性層ＮＡ２が形成され
る。
ウトを示す図である。シリコン基板の表面に、図中Ｙ方
向に延在する２本のゲート電極ＧＥ１，ＧＥ２が平行に
形成されるとともに、図中Ｘ方向に延在するワード線Ｗ
Ｌが形成される。ゲート電極ＧＥ１，ＧＥ２およびワー
ド線ＷＬは、ポリシリコン層で形成される。ゲート電極
ＧＥ１，ＧＥ２の一方端部の一方側から他方側にかけて
それぞれＰ型活性層ＰＡ１，ＰＡ２が形成される。ゲー
ト電極ＧＥ１の他方端部の一方側から他方側およびワー
ド線ＷＬの一方端部の一方側から他方側にかけてＮ型活
性層ＮＡ１が形成される。ゲート電極ＧＥ２の他方端部
の一方側から他方側およびワード線ＷＬの他方端部の一
方側から他方側にかけてＮ型活性層ＮＡ２が形成され
る。
【０００７】Ｐ型活性層ＰＡ１とゲート電極ＧＥ１、Ｐ
型活性層ＰＡ２とゲート電極ＧＥ２は、それぞれＰチャ
ネルＭＯＳトランジスタ８１，８２を構成する。Ｎ型活
性層ＮＡ１とゲート電極ＧＥ１、Ｎ型活性層ＮＡ２とゲ
ート電極ＧＥ２は、それぞれＮチャネルＭＯＳトランジ
スタ８３，８４を構成する。Ｎ型活性層ＮＡ１とワード
線ＷＬ、Ｎ型活性層ＮＡ２とワード線ＷＬは、それぞれ
ＮチャネルＭＯＳトランジスタ８５，８６を構成する。
型活性層ＰＡ２とゲート電極ＧＥ２は、それぞれＰチャ
ネルＭＯＳトランジスタ８１，８２を構成する。Ｎ型活
性層ＮＡ１とゲート電極ＧＥ１、Ｎ型活性層ＮＡ２とゲ
ート電極ＧＥ２は、それぞれＮチャネルＭＯＳトランジ
スタ８３，８４を構成する。Ｎ型活性層ＮＡ１とワード
線ＷＬ、Ｎ型活性層ＮＡ２とワード線ＷＬは、それぞれ
ＮチャネルＭＯＳトランジスタ８５，８６を構成する。
【０００８】次に、複数のローカル配線ＬＬが形成され
る。図１３（ｂ）において、ローカル配線ＬＬと活性層
が重なっている部分では、ローカル配線ＬＬと活性層が
導通している。活性層ＰＡ１，ＰＡ２の一方端部（Ｐチ
ャネルＭＯＳトランジスタ８１，８２のソース）は、と
もにメモリセル電源配線ＭＶＬに接続される。メモリセ
ル電源配線ＭＶＬは、ローカル配線ＬＬ１で構成されて
いる。
る。図１３（ｂ）において、ローカル配線ＬＬと活性層
が重なっている部分では、ローカル配線ＬＬと活性層が
導通している。活性層ＰＡ１，ＰＡ２の一方端部（Ｐチ
ャネルＭＯＳトランジスタ８１，８２のソース）は、と
もにメモリセル電源配線ＭＶＬに接続される。メモリセ
ル電源配線ＭＶＬは、ローカル配線ＬＬ１で構成されて
いる。
【０００９】Ｐ型活性層ＰＡ１の他方端部（Ｐチャネル
ＭＯＳトランジスタ８１のドレイン）は、ローカル配線
ＬＬ２を介してＮ型活性層ＮＡ１の中央部（Ｎチャネル
ＭＯＳトランジスタ８３，８５のドレイン）に接続され
る。Ｐ型活性層ＰＡ２の他方端部（ＰチャネルＭＯＳト
ランジスタ８２のドレイン）は、ローカル配線ＬＬ３を
介してＮ型活性層ＮＡ２の中央部（ＮチャネルＭＯＳト
ランジスタ８４，８６のドレイン）に接続される。ロー
カル配線ＬＬ２，ＬＬ３は、それぞれコンタクトホール
ＣＨ，ＣＨを介してゲート電極ＧＥ２，ＧＥ１に接続さ
れる。
ＭＯＳトランジスタ８１のドレイン）は、ローカル配線
ＬＬ２を介してＮ型活性層ＮＡ１の中央部（Ｎチャネル
ＭＯＳトランジスタ８３，８５のドレイン）に接続され
る。Ｐ型活性層ＰＡ２の他方端部（ＰチャネルＭＯＳト
ランジスタ８２のドレイン）は、ローカル配線ＬＬ３を
介してＮ型活性層ＮＡ２の中央部（ＮチャネルＭＯＳト
ランジスタ８４，８６のドレイン）に接続される。ロー
カル配線ＬＬ２，ＬＬ３は、それぞれコンタクトホール
ＣＨ，ＣＨを介してゲート電極ＧＥ２，ＧＥ１に接続さ
れる。
【００１０】さらに、第１アルミ配線層によって、図中
Ｙ方向に延在するビット線対ＢＬ，／ＢＬおよびメモリ
セル接地線ＭＧＬ，ＭＧＬが平行に形成される。Ｎ型活
性層ＮＡ１，ＮＡ２の一方端部（ＮチャネルＭＯＳトラ
ンジスタ８３，８４のソース）は、それぞれコンタクト
ホールＣＨ，ＣＨを介してメモリセル接地線ＭＧＬ，Ｍ
ＧＬに接続される。Ｎ型活性層ＮＡ１，ＮＡ２の他方端
部（ＮチャネルＭＯＳトランジスタ８５，８６のドレイ
ン）は、それぞれコンタクトホールＣＨ，ＣＨを介して
ビット線ＢＬ，／ＢＬに接続される。
Ｙ方向に延在するビット線対ＢＬ，／ＢＬおよびメモリ
セル接地線ＭＧＬ，ＭＧＬが平行に形成される。Ｎ型活
性層ＮＡ１，ＮＡ２の一方端部（ＮチャネルＭＯＳトラ
ンジスタ８３，８４のソース）は、それぞれコンタクト
ホールＣＨ，ＣＨを介してメモリセル接地線ＭＧＬ，Ｍ
ＧＬに接続される。Ｎ型活性層ＮＡ１，ＮＡ２の他方端
部（ＮチャネルＭＯＳトランジスタ８５，８６のドレイ
ン）は、それぞれコンタクトホールＣＨ，ＣＨを介して
ビット線ＢＬ，／ＢＬに接続される。
【００１１】さて、このようなＳＲＡＭでは、製造中に
メモリセルＭＣに異物が付着し、（１）記憶ノードＮ
１，Ｎ２間のショート、（２）記憶ノードＮ１またはＮ
２とメモリセル電源配線ＭＶＬ間のショート、（３）記
憶ノードＮ１またはＮ２とメモリセル接地配線ＭＧＬ間
のショート、（４）記憶ノードＮ１またはＮ２とワード
線ＷＬ間のショート、（５）記憶ノードＮ１またはＮ２
とビット線ＢＬまたは／ＢＬ間のショート、（６）ビッ
ト線ＢＬまたは／ＢＬとワード線ＷＬ間のショート、
（７）ワード線ＷＬとメモリセル電源配線ＭＶＬ間のシ
ョート、（８）ビット線ＢＬまたは／ＢＬとメモリセル
接地配線ＭＧＬ間のショート、（９）メモリセル電源配
線ＭＶＬとメモリセル接地配線ＭＧＬ間のショートが発
生する場合がある。図１３（ａ）（ｂ）で示したメモリ
セルＭＣでは、ビット線対ＢＬ，／ＢＬとメモリセル接
地配線ＭＧＬ，ＭＧＬが平行に隣接して配置されている
ので、特に（８）のショートが発生しやすい。
メモリセルＭＣに異物が付着し、（１）記憶ノードＮ
１，Ｎ２間のショート、（２）記憶ノードＮ１またはＮ
２とメモリセル電源配線ＭＶＬ間のショート、（３）記
憶ノードＮ１またはＮ２とメモリセル接地配線ＭＧＬ間
のショート、（４）記憶ノードＮ１またはＮ２とワード
線ＷＬ間のショート、（５）記憶ノードＮ１またはＮ２
とビット線ＢＬまたは／ＢＬ間のショート、（６）ビッ
ト線ＢＬまたは／ＢＬとワード線ＷＬ間のショート、
（７）ワード線ＷＬとメモリセル電源配線ＭＶＬ間のシ
ョート、（８）ビット線ＢＬまたは／ＢＬとメモリセル
接地配線ＭＧＬ間のショート、（９）メモリセル電源配
線ＭＶＬとメモリセル接地配線ＭＧＬ間のショートが発
生する場合がある。図１３（ａ）（ｂ）で示したメモリ
セルＭＣでは、ビット線対ＢＬ，／ＢＬとメモリセル接
地配線ＭＧＬ，ＭＧＬが平行に隣接して配置されている
ので、特に（８）のショートが発生しやすい。
【００１２】このようなショートが発生したメモリセル
ＭＣは正常に動作しなくなる。そこで、ＳＲＡＭでは、
不良なメモリセルＭＣを含む行または列と置換するため
のスペア行または列と、不良な行または列のアドレスを
プログラムするためのプログラム回路を設けておき、不
良な行または列のアドレスが入力された場合は不良な行
または列の代わりにスペア行または列を選択することに
より、不良品を救済する冗長方式が採用されている。
ＭＣは正常に動作しなくなる。そこで、ＳＲＡＭでは、
不良なメモリセルＭＣを含む行または列と置換するため
のスペア行または列と、不良な行または列のアドレスを
プログラムするためのプログラム回路を設けておき、不
良な行または列のアドレスが入力された場合は不良な行
または列の代わりにスペア行または列を選択することに
より、不良品を救済する冗長方式が採用されている。
【００１３】また、単に不良な行または列をスペア行ま
たは列と置換するだけでは、ショートした部分にリーク
電流が流れ続け、スタンバイ電流が規格値をオーバーし
てしまう。そこで、各行または列のメモリセル電源配線
ＭＶＬと電源電位ＶＤＤのラインとの間にヒューズを設
けたり、各列のビット線対ＢＬ，／ＢＬと電源電位ＶＤ
Ｄのラインとの間にヒューズを設け、不良な行または列
のヒューズをブローすることにより、スタンバイ電流を
低減化する方法も採用されている。
たは列と置換するだけでは、ショートした部分にリーク
電流が流れ続け、スタンバイ電流が規格値をオーバーし
てしまう。そこで、各行または列のメモリセル電源配線
ＭＶＬと電源電位ＶＤＤのラインとの間にヒューズを設
けたり、各列のビット線対ＢＬ，／ＢＬと電源電位ＶＤ
Ｄのラインとの間にヒューズを設け、不良な行または列
のヒューズをブローすることにより、スタンバイ電流を
低減化する方法も採用されている。
【００１４】しかし、従来のＳＲＡＭでは、ビット線対
ＢＬ，／ＢＬの端部にビット線負荷回路、センスアン
プ、ゲート回路、ヒューズなどが集中し、ビット線対Ｂ
Ｌ，／ＢＬの幅を狭めることが困難であった。そこで、
いわゆるＴ型ビット線構造が提案された（特開平９−１
６２３０５号公報，特開平１１−３０６７６２号公報参
照）。
ＢＬ，／ＢＬの端部にビット線負荷回路、センスアン
プ、ゲート回路、ヒューズなどが集中し、ビット線対Ｂ
Ｌ，／ＢＬの幅を狭めることが困難であった。そこで、
いわゆるＴ型ビット線構造が提案された（特開平９−１
６２３０５号公報，特開平１１−３０６７６２号公報参
照）。
【００１５】このＴ型ビット線構造のＳＲＡＭでは、メ
モリアレイ領域が複数行複数列の複数のメモリブロック
に分割される。各メモリブロックは、図１４（ａ）
（ｂ）に示すように、４行複数列（図では４列）の複数
のメモリセルＭＣを含む。各メモリブロックにおいて、
図中Ｘ方向に延在するグローバルワード線ＧＷＬ、ロー
カルデータ入出力線ＬＩＯ、ビット線信号入出力線Ｂ
Ｌ′、ビット線信号入出力線／ＢＬ′、ローカルデータ
入出力線／ＬＩＯ、およびグローバル列選択線ＧＹＬが
第２アルミ配線層によって形成される。これらの６本の
配線ＧＷＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，Ｇ
ＹＬは、各メモリブロックに含まれる４行のメモリセル
ＭＣ行の上方に等間隔で形成される。ビット線信号入出
力線対ＢＬ′，／ＢＬ′は、それぞれコンタクトホール
ＣＨ，ＣＨを介して対応する列のビット線対ＢＬ，／Ｂ
Ｌに接続される。
モリアレイ領域が複数行複数列の複数のメモリブロック
に分割される。各メモリブロックは、図１４（ａ）
（ｂ）に示すように、４行複数列（図では４列）の複数
のメモリセルＭＣを含む。各メモリブロックにおいて、
図中Ｘ方向に延在するグローバルワード線ＧＷＬ、ロー
カルデータ入出力線ＬＩＯ、ビット線信号入出力線Ｂ
Ｌ′、ビット線信号入出力線／ＢＬ′、ローカルデータ
入出力線／ＬＩＯ、およびグローバル列選択線ＧＹＬが
第２アルミ配線層によって形成される。これらの６本の
配線ＧＷＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，Ｇ
ＹＬは、各メモリブロックに含まれる４行のメモリセル
ＭＣ行の上方に等間隔で形成される。ビット線信号入出
力線対ＢＬ′，／ＢＬ′は、それぞれコンタクトホール
ＣＨ，ＣＨを介して対応する列のビット線対ＢＬ，／Ｂ
Ｌに接続される。
【００１６】このＳＲＡＭでは、ビット線負荷回路、セ
ンスアンプ、ゲート回路、ヒューズなどをビット線信号
入出力線対ＢＬ′，／ＢＬ′の端部に配置できるので、
ビット線対ＢＬ，／ＢＬの幅を狭めることができ、レイ
アウト面積の縮小化が可能となる。
ンスアンプ、ゲート回路、ヒューズなどをビット線信号
入出力線対ＢＬ′，／ＢＬ′の端部に配置できるので、
ビット線対ＢＬ，／ＢＬの幅を狭めることができ、レイ
アウト面積の縮小化が可能となる。
【００１７】
【発明が解決しようとする課題】ところで、図１３
（ａ）（ｂ）で示した縦長型のメモリセルＭＣでは、メ
モリセルＭＣのワード線ＷＬ方向の長さとビット線対Ｂ
Ｌ，／ＢＬ方向の長さとの比が２対３程度である。これ
に対して、メモリセルＭＣのワード線ＷＬ方向の長さと
ビット線対ＢＬ，／ＢＬ方向の長さとの比が３対１程度
の横長型のメモリセルＭＣも提案されている（特開平９
−２７０４６８号公報参照）。この横長型メモリセルＭ
Ｃでは、ビット線対ＢＬ，／ＢＬ方向の長さがワード線
ＷＬ方向の長さよりも短いので、ビット線対ＢＬ，／Ｂ
Ｌによる信号遅延を抑えて読出／書込速度の高速化を図
ることが可能である。
（ａ）（ｂ）で示した縦長型のメモリセルＭＣでは、メ
モリセルＭＣのワード線ＷＬ方向の長さとビット線対Ｂ
Ｌ，／ＢＬ方向の長さとの比が２対３程度である。これ
に対して、メモリセルＭＣのワード線ＷＬ方向の長さと
ビット線対ＢＬ，／ＢＬ方向の長さとの比が３対１程度
の横長型のメモリセルＭＣも提案されている（特開平９
−２７０４６８号公報参照）。この横長型メモリセルＭ
Ｃでは、ビット線対ＢＬ，／ＢＬ方向の長さがワード線
ＷＬ方向の長さよりも短いので、ビット線対ＢＬ，／Ｂ
Ｌによる信号遅延を抑えて読出／書込速度の高速化を図
ることが可能である。
【００１８】しかし、縦長型のメモリセルＭＣと横長型
のメモリセルＭＣとを同じデザインルールでレイアウト
した場合、縦長型のメモリセルＭＣでは１メモリセル行
当り１．５本の配線（４メモリセル行当り６本の配線Ｇ
ＷＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，ＧＹＬ）
を配置できるが、横長型のメモリセルＭＣでは１メモリ
セル行当り１．０本の配線を配置するのが限度である。
すなわち、横長型メモリセルＭＣを採用した場合は、図
１４（ａ）（ｂ）で示したようなレイアウトを採用して
Ｔ型ビット線構造のＳＲＡＭを構成することはできな
い。
のメモリセルＭＣとを同じデザインルールでレイアウト
した場合、縦長型のメモリセルＭＣでは１メモリセル行
当り１．５本の配線（４メモリセル行当り６本の配線Ｇ
ＷＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，ＧＹＬ）
を配置できるが、横長型のメモリセルＭＣでは１メモリ
セル行当り１．０本の配線を配置するのが限度である。
すなわち、横長型メモリセルＭＣを採用した場合は、図
１４（ａ）（ｂ）で示したようなレイアウトを採用して
Ｔ型ビット線構造のＳＲＡＭを構成することはできな
い。
【００１９】それゆえに、この発明の主たる目的は、レ
イアウト面積が小さく、動作速度が速いスタティック型
半導体記憶装置を提供することである。
イアウト面積が小さく、動作速度が速いスタティック型
半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】この発明に係るスタティ
ック型半導体記憶装置は、各々が８行Ｍ列（ただしＭは
２以上の整数である）に配置された８×Ｍ個の横長型の
メモリセルを含み、Ｍ行Ｎ列（ただし、Ｎは２以上の整
数である）に配置されたＭ×Ｎ個のメモリブロックと、
各メモリブロックの各メモリセル行に対応して設けられ
たワード線と、各メモリセル列に対応してＭ個のメモリ
ブロック行に共通に設けられた第１および第２のビット
線と、各メモリブロックに対応して設けられ、対応のＭ
組の第１および第２のビット線のうちの予め定められた
組の第１および第２のビット線にそれぞれ接続された第
１および第２のビット線信号入出力線と、各メモリブロ
ック行に対応して設けられ、対応のメモリブロック行の
データの入出力を行なうための第１および第２のデータ
入出力線と、各メモリブロック行に対応して設けられた
第１および第２の電源配線と、各メモリブロック行に対
応して設けられ、対応のメモリブロック行を選択するた
めのグローバルワード線と、各メモリセル列に対応して
Ｍ×Ｎ個のメモリブロックに共通に設けられ、対応のメ
モリセル列を選択するためのグローバル列選択線と、ア
ドレス信号に従ってワード線、グローバルワード線およ
びグローバル列選択線を駆動し、Ｍ×Ｎ個のメモリブロ
ックのうちのいずれかのメモリブロックと、そのメモリ
ブロックに属する８×Ｍ個のメモリセルのうちのいずれ
かのメモリセルとを選択する選択回路と、メモリセルの
データの書込／読出を行なうための書込／読出回路と、
選択回路によって選択されたメモリセルを第１および第
２のビット線と第１および第２のビット線信号入出力線
と第１および第２のデータ入出力線とを介して書込／読
出回路に結合させるゲート回路とを備えたものである。
ここで、各メモリブロック列においてＭ組の第１および
第２のビット線信号入出力線、第１および第２のデータ
入出力線、第１および第２の電源配線、グローバルワー
ド線、ならびにグローバル列選択線は、それぞれＭ個の
メモリブロックの上方に配置されてワード線と同じ方向
に延在している。各組の第１および第２のビット線信号
入出力線、第１および第２のデータ入出力線、第１およ
び第２の電源配線、グローバルワード線、ならびにグロ
ーバル列選択線は、それぞれ対応のメモリブロックに含
まれる８つのメモリセル行の上方に配置される。第１の
電源配線は、第１および第２のビット線信号入出力線な
らびに第１および第２のデータ入出力線とグローバルワ
ード線との間に配置される。第２の電源配線は、第１お
よび第２のビット線信号入出力線ならびに第１および第
２のデータ入出力線とグローバル列選択線との間に配置
される。
ック型半導体記憶装置は、各々が８行Ｍ列（ただしＭは
２以上の整数である）に配置された８×Ｍ個の横長型の
メモリセルを含み、Ｍ行Ｎ列（ただし、Ｎは２以上の整
数である）に配置されたＭ×Ｎ個のメモリブロックと、
各メモリブロックの各メモリセル行に対応して設けられ
たワード線と、各メモリセル列に対応してＭ個のメモリ
ブロック行に共通に設けられた第１および第２のビット
線と、各メモリブロックに対応して設けられ、対応のＭ
組の第１および第２のビット線のうちの予め定められた
組の第１および第２のビット線にそれぞれ接続された第
１および第２のビット線信号入出力線と、各メモリブロ
ック行に対応して設けられ、対応のメモリブロック行の
データの入出力を行なうための第１および第２のデータ
入出力線と、各メモリブロック行に対応して設けられた
第１および第２の電源配線と、各メモリブロック行に対
応して設けられ、対応のメモリブロック行を選択するた
めのグローバルワード線と、各メモリセル列に対応して
Ｍ×Ｎ個のメモリブロックに共通に設けられ、対応のメ
モリセル列を選択するためのグローバル列選択線と、ア
ドレス信号に従ってワード線、グローバルワード線およ
びグローバル列選択線を駆動し、Ｍ×Ｎ個のメモリブロ
ックのうちのいずれかのメモリブロックと、そのメモリ
ブロックに属する８×Ｍ個のメモリセルのうちのいずれ
かのメモリセルとを選択する選択回路と、メモリセルの
データの書込／読出を行なうための書込／読出回路と、
選択回路によって選択されたメモリセルを第１および第
２のビット線と第１および第２のビット線信号入出力線
と第１および第２のデータ入出力線とを介して書込／読
出回路に結合させるゲート回路とを備えたものである。
ここで、各メモリブロック列においてＭ組の第１および
第２のビット線信号入出力線、第１および第２のデータ
入出力線、第１および第２の電源配線、グローバルワー
ド線、ならびにグローバル列選択線は、それぞれＭ個の
メモリブロックの上方に配置されてワード線と同じ方向
に延在している。各組の第１および第２のビット線信号
入出力線、第１および第２のデータ入出力線、第１およ
び第２の電源配線、グローバルワード線、ならびにグロ
ーバル列選択線は、それぞれ対応のメモリブロックに含
まれる８つのメモリセル行の上方に配置される。第１の
電源配線は、第１および第２のビット線信号入出力線な
らびに第１および第２のデータ入出力線とグローバルワ
ード線との間に配置される。第２の電源配線は、第１お
よび第２のビット線信号入出力線ならびに第１および第
２のデータ入出力線とグローバル列選択線との間に配置
される。
【００２１】好ましくは、Ｍ組の第１および第２の電源
配線は、それぞれ各メモリブロック列においてＭ組の第
１および第２のビット線に対応して設けられ、スタティ
ック型半導体記憶装置は、さらに、各メモリブロックに
対応して設けられ、対応の第１の電源配線を介して与え
られた電源電位を対応の第１および第２のビット線信号
入出力線に与えるためのビット線負荷回路と、各第１お
よび第２のビット線に対応して設けられ、対応の第２の
電源配線を介して与えられた電源電位を対応の各メモリ
セルに与えるための第３の電源配線とを備える。
配線は、それぞれ各メモリブロック列においてＭ組の第
１および第２のビット線に対応して設けられ、スタティ
ック型半導体記憶装置は、さらに、各メモリブロックに
対応して設けられ、対応の第１の電源配線を介して与え
られた電源電位を対応の第１および第２のビット線信号
入出力線に与えるためのビット線負荷回路と、各第１お
よび第２のビット線に対応して設けられ、対応の第２の
電源配線を介して与えられた電源電位を対応の各メモリ
セルに与えるための第３の電源配線とを備える。
【００２２】また好ましくは、スタティック型半導体記
憶装置では、不良なメモリセル行または列をスペアのメ
モリセル行または列で置換する冗長方式が採用され、さ
らに、各第１の電源配線に対応して設けられ、その一方
電極が対応の第１の電源配線に接続され、その他方電極
が電源電位を受ける第１のスイッチング素子と、各第２
の電源配線に対応して設けられ、その一方電極が対応の
第２の電源配線に接続され、その他方電極が電源電位を
受ける第２のスイッチング素子と、各第１および第２の
電源配線に対応して設けられ、対応のメモリセル列が不
良である場合にブローされる第１のヒューズを含み、そ
の第１のヒューズがブローされたことに応じて対応の第
１および第２のスイッチング素子を非導通にする第１の
プログラム回路とが設けられる。
憶装置では、不良なメモリセル行または列をスペアのメ
モリセル行または列で置換する冗長方式が採用され、さ
らに、各第１の電源配線に対応して設けられ、その一方
電極が対応の第１の電源配線に接続され、その他方電極
が電源電位を受ける第１のスイッチング素子と、各第２
の電源配線に対応して設けられ、その一方電極が対応の
第２の電源配線に接続され、その他方電極が電源電位を
受ける第２のスイッチング素子と、各第１および第２の
電源配線に対応して設けられ、対応のメモリセル列が不
良である場合にブローされる第１のヒューズを含み、そ
の第１のヒューズがブローされたことに応じて対応の第
１および第２のスイッチング素子を非導通にする第１の
プログラム回路とが設けられる。
【００２３】また好ましくは、選択回路は、アドレス信
号に従ってＭ本のグローバル列選択線のうちのいずれか
のグローバル列選択線を選択し、そのグローバル列選択
線を選択レベルにするグローバル列デコーダと、アドレ
ス信号に従ってＭ本のグローバルワード線のうちのいず
れかのグローバルワード線を選択し、そのグローバルワ
ード線を選択レベルにするグローバル行デコーダとを含
み、第１のプログラム回路は、さらに、第１のヒューズ
がブローされたことに応じて、グローバル列デコーダを
制御して対応のグローバル列選択線を非選択レベルに固
定させる。
号に従ってＭ本のグローバル列選択線のうちのいずれか
のグローバル列選択線を選択し、そのグローバル列選択
線を選択レベルにするグローバル列デコーダと、アドレ
ス信号に従ってＭ本のグローバルワード線のうちのいず
れかのグローバルワード線を選択し、そのグローバルワ
ード線を選択レベルにするグローバル行デコーダとを含
み、第１のプログラム回路は、さらに、第１のヒューズ
がブローされたことに応じて、グローバル列デコーダを
制御して対応のグローバル列選択線を非選択レベルに固
定させる。
【００２４】また好ましくは、第１のプログラム回路の
うちの第１のヒューズ以外の部分とグローバル列デコー
ダとは、第１のヒューズとメモリブロックの間に配置さ
れている。
うちの第１のヒューズ以外の部分とグローバル列デコー
ダとは、第１のヒューズとメモリブロックの間に配置さ
れている。
【００２５】また好ましくは、さらに、各グローバルワ
ード線に対応して設けられ、対応のメモリブロック行が
不良である場合にブローされる第２のヒューズを含み、
その第２のヒューズがブローされたことに応じて、グロ
ーバル行デコーダを制御して対応のグローバルワード線
を非選択レベルに固定させる第２のプログラム回路が設
けられる。
ード線に対応して設けられ、対応のメモリブロック行が
不良である場合にブローされる第２のヒューズを含み、
その第２のヒューズがブローされたことに応じて、グロ
ーバル行デコーダを制御して対応のグローバルワード線
を非選択レベルに固定させる第２のプログラム回路が設
けられる。
【００２６】また好ましくは、第１および第２のプログ
ラム回路のうちの第１および第２のヒューズ以外の部分
とグローバル列デコーダとグローバル行デコーダとは、
第１および第２のヒューズとメモリブロックとの間に配
置されている。
ラム回路のうちの第１および第２のヒューズ以外の部分
とグローバル列デコーダとグローバル行デコーダとは、
第１および第２のヒューズとメモリブロックとの間に配
置されている。
【００２７】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＲＡＭのレイアウトを示す図である。図１にお
いて、このＳＲＡＭは、図中Ｘ方向に順次配列されたグ
ローバル行デコーダ１、メモリアレイ領域２、書込／読
出回路３、グローバル列デコーダ４および電源制御回路
５を備える。
によるＳＲＡＭのレイアウトを示す図である。図１にお
いて、このＳＲＡＭは、図中Ｘ方向に順次配列されたグ
ローバル行デコーダ１、メモリアレイ領域２、書込／読
出回路３、グローバル列デコーダ４および電源制御回路
５を備える。
【００２８】メモリアレイ領域２は、２５６行×８列に
配置された２０４８個のメモリブロックＭＢに分割され
ている。各メモリブロックＭＢは、８行２５６列のメモ
リセルを含む。このメモリアレイ領域２には、４Ｍビッ
トのデータが格納可能になっている。なお、スペア列は
各メモリブロックＭＢ列に２つ設けられており、スペア
行は１６設けられている。
配置された２０４８個のメモリブロックＭＢに分割され
ている。各メモリブロックＭＢは、８行２５６列のメモ
リセルを含む。このメモリアレイ領域２には、４Ｍビッ
トのデータが格納可能になっている。なお、スペア列は
各メモリブロックＭＢ列に２つ設けられており、スペア
行は１６設けられている。
【００２９】各メモリブロックＭＢ行には、図２に示す
ように、グローバルワード線ＧＷＬ、ビット線負荷電源
配線ＢＶＬ、ローカルデータ入出力線対ＬＩＯ，／ＬＩ
Ｏ、メモリセル電源配線ＭＶＬおよびグローバル列選択
線ＧＹＬが設けられている。
ように、グローバルワード線ＧＷＬ、ビット線負荷電源
配線ＢＶＬ、ローカルデータ入出力線対ＬＩＯ，／ＬＩ
Ｏ、メモリセル電源配線ＭＶＬおよびグローバル列選択
線ＧＹＬが設けられている。
【００３０】グローバル行デコーダ１は、行アドレス信
号に従って２５６本のグローバルワード線ＧＷＬのうち
のいずれかのグローバルワード線ＧＷＬを選択し、その
グローバルワード線ＧＷＬを非選択レベルの「Ｈ」レベ
ルから選択レベルの「Ｌ」レベルに立下げる。
号に従って２５６本のグローバルワード線ＧＷＬのうち
のいずれかのグローバルワード線ＧＷＬを選択し、その
グローバルワード線ＧＷＬを非選択レベルの「Ｈ」レベ
ルから選択レベルの「Ｌ」レベルに立下げる。
【００３１】グローバル列デコーダ４は、列アドレス信
号に従って２５６本のグローバル列選択線ＧＹＬのうち
のいずれかのグローバル列選択線ＧＹＬを選択し、その
グローバル列選択線ＧＹＬを非選択レベルの「Ｈ」レベ
ルから活性化レベルの「Ｌ」レベルに立下げる。
号に従って２５６本のグローバル列選択線ＧＹＬのうち
のいずれかのグローバル列選択線ＧＹＬを選択し、その
グローバル列選択線ＧＹＬを非選択レベルの「Ｈ」レベ
ルから活性化レベルの「Ｌ」レベルに立下げる。
【００３２】書込／読出回路３は、２５６組のローカル
データ入出力線対ＬＩＯ，／ＬＩＯの一方端部に結合さ
れ、グローバル列デコーダ４によって選択されたグロー
バル列選択線ＧＹＬに対応する列のローカルデータ入出
力線対ＬＩＯ，／ＬＩＯを介して選択されたメモリセル
のデータの書込／読出を行なう。
データ入出力線対ＬＩＯ，／ＬＩＯの一方端部に結合さ
れ、グローバル列デコーダ４によって選択されたグロー
バル列選択線ＧＹＬに対応する列のローカルデータ入出
力線対ＬＩＯ，／ＬＩＯを介して選択されたメモリセル
のデータの書込／読出を行なう。
【００３３】電源制御回路５は、各電源配線ＢＶＬ，Ｍ
ＢＬに対応して設けられたスイッチ回路ＳＷおよびプロ
グラム回路ＰＧを含む。後述するが、電源配線ＢＶＬ，
ＭＶＬは、各メモリセル列に対応して設けられており、
対応の列のビット線負荷回路および各メモリセルに電源
電位ＶＤＤ′を与える。
ＢＬに対応して設けられたスイッチ回路ＳＷおよびプロ
グラム回路ＰＧを含む。後述するが、電源配線ＢＶＬ，
ＭＶＬは、各メモリセル列に対応して設けられており、
対応の列のビット線負荷回路および各メモリセルに電源
電位ＶＤＤ′を与える。
【００３４】スイッチ回路ＳＷは、ビット線負荷電源配
線ＢＶＬおよびメモリセル電源配線ＭＶＬの一方端と電
源電位ＶＤＤ′のラインとの間に接続される。プログラ
ム回路ＰＧは、対応するメモリセル列が不良な場合にブ
ローされるヒューズを含み、そのヒューズがブローされ
た場合は、スイッチ回路ＳＷを制御して対応の電源配線
ＢＶＬ，ＭＶＬへの電源供給を停止させるとともに、グ
ローバル列デコーダ４を制御して対応のグローバル列選
択線ＧＹＬを非選択レベルの「Ｈ」レベルに固定させ
る。
線ＢＶＬおよびメモリセル電源配線ＭＶＬの一方端と電
源電位ＶＤＤ′のラインとの間に接続される。プログラ
ム回路ＰＧは、対応するメモリセル列が不良な場合にブ
ローされるヒューズを含み、そのヒューズがブローされ
た場合は、スイッチ回路ＳＷを制御して対応の電源配線
ＢＶＬ，ＭＶＬへの電源供給を停止させるとともに、グ
ローバル列デコーダ４を制御して対応のグローバル列選
択線ＧＹＬを非選択レベルの「Ｈ」レベルに固定させ
る。
【００３５】各メモリブロックＭＢは、図３に示すよう
に、８行２５６列の横長型メモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬおよび副メモリセル電源
配線ＭＶＬ′と、２５６列のうちの１列に対応して設け
られたビット線信号入出力線対ＢＬ′，／ＢＬ′と、ロ
ーカル行デコーダ６およびビット線負荷＋データ入出力
制御回路７を含む。ビット線対ＢＬ，／ＢＬおよび副メ
モリセル電源配線ＭＶＬ′は、同じ列の２５６のメモリ
ブロックＭＢに共通に設けられている。
に、８行２５６列の横長型メモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬおよび副メモリセル電源
配線ＭＶＬ′と、２５６列のうちの１列に対応して設け
られたビット線信号入出力線対ＢＬ′，／ＢＬ′と、ロ
ーカル行デコーダ６およびビット線負荷＋データ入出力
制御回路７を含む。ビット線対ＢＬ，／ＢＬおよび副メ
モリセル電源配線ＭＶＬ′は、同じ列の２５６のメモリ
ブロックＭＢに共通に設けられている。
【００３６】１行目の各メモリブロックＭＢのビット線
信号入出力線対ＢＬ′，／ＢＬ′の一方端は、そのメモ
リブロックＭＢの１列目のビット線対ＢＬ，／ＢＬに接
続されている。２行目の各メモリブロックＭＢのビット
線信号入出力線対ＢＬ′，／ＢＬ′の一方端は、そのメ
モリブロックＭＢの２列目のビット線対ＢＬ，／ＢＬに
接続されている。以下、同様である。各メモリブロック
ＭＢにおいて、ビット線信号入出力線対ＢＬ′，／Ｂ
Ｌ′は、対応するビット線対ＢＬ，／ＢＬと直角に設け
られている。
信号入出力線対ＢＬ′，／ＢＬ′の一方端は、そのメモ
リブロックＭＢの１列目のビット線対ＢＬ，／ＢＬに接
続されている。２行目の各メモリブロックＭＢのビット
線信号入出力線対ＢＬ′，／ＢＬ′の一方端は、そのメ
モリブロックＭＢの２列目のビット線対ＢＬ，／ＢＬに
接続されている。以下、同様である。各メモリブロック
ＭＢにおいて、ビット線信号入出力線対ＢＬ′，／Ｂ
Ｌ′は、対応するビット線対ＢＬ，／ＢＬと直角に設け
られている。
【００３７】また、１行目のメモリブロックＭＢ行のメ
モリセル電源配線ＭＶＬは、その行の各メモリブロック
ＭＢの１列目の副メモリセル電源配線ＭＶＬ′に接続さ
れている。２行目のメモリブロックＭＢ行のメモリセル
電源配線ＭＶＬは、その行の各メモリブロックＭＢの２
列目の副メモリセル電源配線ＭＶＬ′に接続されてい
る。以下、同様である。
モリセル電源配線ＭＶＬは、その行の各メモリブロック
ＭＢの１列目の副メモリセル電源配線ＭＶＬ′に接続さ
れている。２行目のメモリブロックＭＢ行のメモリセル
電源配線ＭＶＬは、その行の各メモリブロックＭＢの２
列目の副メモリセル電源配線ＭＶＬ′に接続されてい
る。以下、同様である。
【００３８】詳しく説明すると、横長型メモリセルＭＣ
は、図４（ａ）に示すように、負荷トランジスタ（Ｐチ
ャネルＭＯＳトランジスタ）１１，１２、ドライバトラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）１３，１４
およびアクセストランジスタ（ＮチャネルＭＯＳトラン
ジスタ）１５，１６を含む。ＰチャネルＭＯＳトランジ
スタ１１，１２は、それぞれ副メモリセル電源配線ＭＶ
Ｌ′と記憶ノードＮ１，Ｎ２との間に接続され、各々の
ゲートはそれぞれノードＮ２，Ｎ１に接続される。副メ
モリセル電源配線ＭＶＬ′には、電源電位ＶＤＤ′が供
給される。ＮチャネルＭＯＳトランジスタ１３，１４
は、それぞれ記憶ノードＮ１，Ｎ２とメモリセル接地配
線ＭＧＬとの間に接続され、各々のゲートはそれぞれノ
ードＮ２，Ｎ１に接続される。メモリセル接地配線ＭＧ
Ｌには、接地電位ＶＳＳが供給される。ＮチャネルＭＯ
Ｓトランジスタ１５，１６は、それぞれ記憶ノードＮ
１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接続され、各
々のゲートはともにワード線ＷＬに接続される。
は、図４（ａ）に示すように、負荷トランジスタ（Ｐチ
ャネルＭＯＳトランジスタ）１１，１２、ドライバトラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）１３，１４
およびアクセストランジスタ（ＮチャネルＭＯＳトラン
ジスタ）１５，１６を含む。ＰチャネルＭＯＳトランジ
スタ１１，１２は、それぞれ副メモリセル電源配線ＭＶ
Ｌ′と記憶ノードＮ１，Ｎ２との間に接続され、各々の
ゲートはそれぞれノードＮ２，Ｎ１に接続される。副メ
モリセル電源配線ＭＶＬ′には、電源電位ＶＤＤ′が供
給される。ＮチャネルＭＯＳトランジスタ１３，１４
は、それぞれ記憶ノードＮ１，Ｎ２とメモリセル接地配
線ＭＧＬとの間に接続され、各々のゲートはそれぞれノ
ードＮ２，Ｎ１に接続される。メモリセル接地配線ＭＧ
Ｌには、接地電位ＶＳＳが供給される。ＮチャネルＭＯ
Ｓトランジスタ１５，１６は、それぞれ記憶ノードＮ
１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接続され、各
々のゲートはともにワード線ＷＬに接続される。
【００３９】書込動作時は、外部から与えられる書込デ
ータＤＩに応じてビット線対ＢＬ，／ＢＬのうちの一方
が「Ｈ」レベルにされるとともに他方が「Ｌ」レベルに
される。次いで、ワード線ＷＬが選択レベルの「Ｈ」レ
ベルにされ、ＮチャネルＭＯＳトランジスタ１５，１６
が導通し、ビット線対ＢＬ，／ＢＬのレベルがそれぞれ
記憶ノードＮ１，Ｎ２に与えられる。記憶ノードＮ１，
Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが与え
られた場合は、ＭＯＳトランジスタ１１，１４が導通す
るとともにＭＯＳトランジスタ１２，１３が非導通にな
り、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジス
タ１１〜１４によってラッチされる。また、記憶ノード
Ｎ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベル
が与えられた場合は、ＭＯＳトランジスタ１２，１３が
導通するとともにＭＯＳトランジスタ１１，１４が非導
通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトラ
ンジスタ１１〜１４によってラッチされる。ワード線Ｗ
Ｌが非選択レベルの「Ｌ」レベルにされると、Ｎチャネ
ルＭＯＳトランジスタ１５，１６が非導通になって、記
憶ノードＮ１，Ｎ２のレベルが保持される。
ータＤＩに応じてビット線対ＢＬ，／ＢＬのうちの一方
が「Ｈ」レベルにされるとともに他方が「Ｌ」レベルに
される。次いで、ワード線ＷＬが選択レベルの「Ｈ」レ
ベルにされ、ＮチャネルＭＯＳトランジスタ１５，１６
が導通し、ビット線対ＢＬ，／ＢＬのレベルがそれぞれ
記憶ノードＮ１，Ｎ２に与えられる。記憶ノードＮ１，
Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが与え
られた場合は、ＭＯＳトランジスタ１１，１４が導通す
るとともにＭＯＳトランジスタ１２，１３が非導通にな
り、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトランジス
タ１１〜１４によってラッチされる。また、記憶ノード
Ｎ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベル
が与えられた場合は、ＭＯＳトランジスタ１２，１３が
導通するとともにＭＯＳトランジスタ１１，１４が非導
通になり、記憶ノードＮ１，Ｎ２のレベルがＭＯＳトラ
ンジスタ１１〜１４によってラッチされる。ワード線Ｗ
Ｌが非選択レベルの「Ｌ」レベルにされると、Ｎチャネ
ルＭＯＳトランジスタ１５，１６が非導通になって、記
憶ノードＮ１，Ｎ２のレベルが保持される。
【００４０】読出動作時は、ビット線負荷回路によって
ビット線対ＢＬ，／ＢＬの各々が「Ｈ」レベルに充電さ
れる。ワード線ＷＬが選択レベルの「Ｈ」レベルにされ
ると、ＮチャネルＭＯＳトランジスタ１５，１６が導通
する。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルがラッチされている場合は、ビット線
／ＢＬからＮチャネルＭＯＳトランジスタ１６，１４を
介してメモリセル接地配線ＭＧＬに電流が流出し、ビッ
ト線対ＢＬ，／ＢＬはそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになる。また、記憶ノードＮ１，Ｎ２にそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされて
いる場合は、ビット線ＢＬからＮチャネルＭＯＳトラン
ジスタ１５，１３を介してメモリセル接地配線ＭＧＬに
電流が流出し、ビット線対ＢＬ，／ＢＬがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線対Ｂ
Ｌ，／ＢＬのレベルを比較することにより、メモリセル
ＭＣの記憶データが読出される。ワード線ＷＬが非選択
レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳト
ランジスタ１５，１６は非導通になってデータの読出が
終了する。
ビット線対ＢＬ，／ＢＬの各々が「Ｈ」レベルに充電さ
れる。ワード線ＷＬが選択レベルの「Ｈ」レベルにされ
ると、ＮチャネルＭＯＳトランジスタ１５，１６が導通
する。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルがラッチされている場合は、ビット線
／ＢＬからＮチャネルＭＯＳトランジスタ１６，１４を
介してメモリセル接地配線ＭＧＬに電流が流出し、ビッ
ト線対ＢＬ，／ＢＬはそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになる。また、記憶ノードＮ１，Ｎ２にそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルがラッチされて
いる場合は、ビット線ＢＬからＮチャネルＭＯＳトラン
ジスタ１５，１３を介してメモリセル接地配線ＭＧＬに
電流が流出し、ビット線対ＢＬ，／ＢＬがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線対Ｂ
Ｌ，／ＢＬのレベルを比較することにより、メモリセル
ＭＣの記憶データが読出される。ワード線ＷＬが非選択
レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳト
ランジスタ１５，１６は非導通になってデータの読出が
終了する。
【００４１】図４（ｂ）（ｃ）は、横長型メモリセルＭ
Ｃのレイアウトを示す図である。図４（ｂ）（ｃ）にお
いて、横長型メモリセルＭＣは、１つのＮ型ウェルＮＷ
とその両側に配置されたＰ型ウェルＰＷ，ＰＷの表面に
形成される。まず、Ｎ型ウェルＮＷから一方のＰ型ウェ
ルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ
１と、Ｎ型ウェルＮＷから他方のＰ型ウェルＰＷにわた
って図中Ｘ方向に延在するゲート電極ＧＥ２と、一方の
Ｐ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極Ｇ
Ｅ３と、他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在す
るゲート電極ＧＥ４とがポリシリコン層によって形成さ
れる。
Ｃのレイアウトを示す図である。図４（ｂ）（ｃ）にお
いて、横長型メモリセルＭＣは、１つのＮ型ウェルＮＷ
とその両側に配置されたＰ型ウェルＰＷ，ＰＷの表面に
形成される。まず、Ｎ型ウェルＮＷから一方のＰ型ウェ
ルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ
１と、Ｎ型ウェルＮＷから他方のＰ型ウェルＰＷにわた
って図中Ｘ方向に延在するゲート電極ＧＥ２と、一方の
Ｐ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極Ｇ
Ｅ３と、他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在す
るゲート電極ＧＥ４とがポリシリコン層によって形成さ
れる。
【００４２】次いで、一方のＰ型ウェルＰＷにおいてゲ
ート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層
ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲー
ト電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層Ｎ
Ａ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲー
ト電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層Ｐ
Ａ１，ＰＡ２が形成される。
ート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層
ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲー
ト電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層Ｎ
Ａ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲー
ト電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層Ｐ
Ａ１，ＰＡ２が形成される。
【００４３】ゲート電極ＧＥ１とＰ型活性層ＰＡ１、ゲ
ート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャ
ネルＭＯＳトランジスタ１１，１２を構成する。ゲート
電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ
型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジ
スタ１３，１５を構成する。ゲート電極ＧＥ２とＮ型活
性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、
それぞれＮチャネルＭＯＳトランジスタ１４，１６を構
成する。
ート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャ
ネルＭＯＳトランジスタ１１，１２を構成する。ゲート
電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ
型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジ
スタ１３，１５を構成する。ゲート電極ＧＥ２とＮ型活
性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、
それぞれＮチャネルＭＯＳトランジスタ１４，１６を構
成する。
【００４４】次に、Ｎ型活性層ＮＡ１の中央部、Ｐ型活
性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端
部にわたってローカル配線ＬＬ１が形成されるととも
に、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一
方端部およびゲート電極ＧＥ１の一方端部にわたってロ
ーカル配線ＬＬ２が形成される。図４（ｂ）において、
ローカル配線ＬＬ１と活性層ＮＡ１，ＰＡ１とが重なっ
ている部分は導通している。ローカル配線ＬＬ２と活性
層ＮＡ２，ＰＡ２とが重なっている部分は導通してい
る。ゲート電極ＧＥ２とローカル配線ＬＬ１、ゲート電
極ＧＥ１とローカル配線ＬＬ２は、それぞれコンタクト
ホールＣＨ，ＣＨを介して互いに接続される。
性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端
部にわたってローカル配線ＬＬ１が形成されるととも
に、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一
方端部およびゲート電極ＧＥ１の一方端部にわたってロ
ーカル配線ＬＬ２が形成される。図４（ｂ）において、
ローカル配線ＬＬ１と活性層ＮＡ１，ＰＡ１とが重なっ
ている部分は導通している。ローカル配線ＬＬ２と活性
層ＮＡ２，ＰＡ２とが重なっている部分は導通してい
る。ゲート電極ＧＥ２とローカル配線ＬＬ１、ゲート電
極ＧＥ１とローカル配線ＬＬ２は、それぞれコンタクト
ホールＣＨ，ＣＨを介して互いに接続される。
【００４５】次に図４（ｃ）に示すように、図中Ｘ方向
に延在する複数のメタル配線ＭＬが第１アルミ配線層に
よって形成され、さらにその上方に、図中Ｙ方向に延在
するメモリセル接地配線ＭＧＬ、ビット線ＢＬ、副メモ
リセル電源配線ＭＶＬ′、ビット線／ＢＬおよびメモリ
セル接地配線ＭＧＬが第２アルミ配線層によって形成さ
れる。複数のメタル配線ＭＬのうちメモリセルＭＣの中
央部を横切るメタル配線は、ワード線ＷＬとなる。
に延在する複数のメタル配線ＭＬが第１アルミ配線層に
よって形成され、さらにその上方に、図中Ｙ方向に延在
するメモリセル接地配線ＭＧＬ、ビット線ＢＬ、副メモ
リセル電源配線ＭＶＬ′、ビット線／ＢＬおよびメモリ
セル接地配線ＭＧＬが第２アルミ配線層によって形成さ
れる。複数のメタル配線ＭＬのうちメモリセルＭＣの中
央部を横切るメタル配線は、ワード線ＷＬとなる。
【００４６】Ｐ型活性層ＰＡ１の一方端部（Ｐチャネル
ＭＯＳトランジスタ１１のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
副メモリセル電源配線ＭＶＬ′に接続される。Ｐ型活性
層ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ１
２のソース）はコンタクトホールＣＨ、メタル配線ＭＬ
およびビアホールＶＨを介して副メモリセル電源配線Ｍ
ＶＬ′に接続される。
ＭＯＳトランジスタ１１のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
副メモリセル電源配線ＭＶＬ′に接続される。Ｐ型活性
層ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ１
２のソース）はコンタクトホールＣＨ、メタル配線ＭＬ
およびビアホールＶＨを介して副メモリセル電源配線Ｍ
ＶＬ′に接続される。
【００４７】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ１３のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
メモリセル接地配線ＭＧＬに接続される。Ｎ型活性層Ｎ
Ａ２の一方端部（ＮチャネルＭＯＳトランジスタ１４の
ソース）はコンタクトホールＣＨ、メタル配線ＭＬおよ
びビアホールＶＨを介してメモリセル接地配線ＭＧＬに
接続される。
ＭＯＳトランジスタ１３のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
メモリセル接地配線ＭＧＬに接続される。Ｎ型活性層Ｎ
Ａ２の一方端部（ＮチャネルＭＯＳトランジスタ１４の
ソース）はコンタクトホールＣＨ、メタル配線ＭＬおよ
びビアホールＶＨを介してメモリセル接地配線ＭＧＬに
接続される。
【００４８】Ｎ型活性層ＮＡ１の他方端部（Ｎチャネル
ＭＯＳトランジスタ１５のドレイン）は、コンタクトホ
ールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介し
てビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方
端部（ＮチャネルＭＯＳトランジスタ１６のドレイン）
は、コンタクトホールＣＨ、メタル配線ＭＬおよびビア
ホールＶＨを介してビット線／ＢＬに接続される。ゲー
ト電極ＧＥ３，ＧＥ４は、それぞれコンタクトホールＣ
Ｈを介してワード線ＷＬに接続される。
ＭＯＳトランジスタ１５のドレイン）は、コンタクトホ
ールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介し
てビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方
端部（ＮチャネルＭＯＳトランジスタ１６のドレイン）
は、コンタクトホールＣＨ、メタル配線ＭＬおよびビア
ホールＶＨを介してビット線／ＢＬに接続される。ゲー
ト電極ＧＥ３，ＧＥ４は、それぞれコンタクトホールＣ
Ｈを介してワード線ＷＬに接続される。
【００４９】次に図５に示すように、各メモリブロック
ＭＢ行において、図中Ｘ方向に延在するグローバルワー
ド線ＧＷＬ、ビット線負荷電源配線ＢＶＬ、ローカルデ
ータ入出力線ＬＩＯ、ビット線信号入出力線ＢＬ′、ビ
ット線信号入出力線／ＢＬ′、ローカルデータ入出力線
／ＬＩＯ、メモリセル電源配線ＭＶＬおよびグローバル
列選択線ＧＹＬが第３アルミ配線層によって形成され
る。これらの８本の配線ＧＷＬ，ＢＶＬ，ＬＩＯ，Ｂ
Ｌ′，／ＢＬ′，／ＬＩＯ，ＭＶＬ，ＧＹＬは、それぞ
れ各メモリブロックＭＢに含まれる８つのメモリセルＭ
Ｃ行の上方に形成される。ビット線信号入出力線対Ｂ
Ｌ′，／ＢＬ′は、それぞれコンタクトホールＣＨ，Ｃ
Ｈを介して対応する列のビット線対ＢＬ，／ＢＬに接続
される。メモリセル電源配線ＭＶＬは、コンタクトホー
ルＣＨを介して対応する列の副メモリセル電源配線ＭＶ
Ｌ′に接続される。
ＭＢ行において、図中Ｘ方向に延在するグローバルワー
ド線ＧＷＬ、ビット線負荷電源配線ＢＶＬ、ローカルデ
ータ入出力線ＬＩＯ、ビット線信号入出力線ＢＬ′、ビ
ット線信号入出力線／ＢＬ′、ローカルデータ入出力線
／ＬＩＯ、メモリセル電源配線ＭＶＬおよびグローバル
列選択線ＧＹＬが第３アルミ配線層によって形成され
る。これらの８本の配線ＧＷＬ，ＢＶＬ，ＬＩＯ，Ｂ
Ｌ′，／ＢＬ′，／ＬＩＯ，ＭＶＬ，ＧＹＬは、それぞ
れ各メモリブロックＭＢに含まれる８つのメモリセルＭ
Ｃ行の上方に形成される。ビット線信号入出力線対Ｂ
Ｌ′，／ＢＬ′は、それぞれコンタクトホールＣＨ，Ｃ
Ｈを介して対応する列のビット線対ＢＬ，／ＢＬに接続
される。メモリセル電源配線ＭＶＬは、コンタクトホー
ルＣＨを介して対応する列の副メモリセル電源配線ＭＶ
Ｌ′に接続される。
【００５０】図３に戻って、ローカル行デコーダ６は、
対応のグローバルワード線ＧＷＬが選択レベルの「Ｌ」
レベルにされたことに応じて活性化され、対応のメモリ
ブロックＭＢに含まれる８本のワード線ＷＬのうちのい
ずれかのワード線ＷＬを選択し、そのワード線ＷＬを非
選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベ
ルに立上げる。すなわちローカル行デコーダ６は、図６
に示すように、それぞれ８本のワード線ＷＬに対応して
設けられた８つのＮＯＲゲート６ａ〜６ｈを含む。ＮＯ
Ｒゲート６ａ〜６ｈの一方入力ノードはともにグローバ
ルワード線ＧＷＬに接続され、各々の他方入力ノードは
それぞれ行選択信号φ１〜φ８受け、各々の出力ノード
はそれぞれ８本のワード線ＷＬに接続される。行選択信
号φ１〜φ８は、行アドレス信号に基づいてメモリセル
行選択回路１７によって生成される信号である。グロー
バルワード線ＧＷＬが選択レベルの「Ｌ」レベルにな
り、かつ行選択信号φ１〜φ８のうちのいずれかの信号
（たとえばφ１）が選択レベルの「Ｌ」レベルになる
と、その信号φ１に対応するワード線ＷＬが選択レベル
の「Ｈ」レベルになる。
対応のグローバルワード線ＧＷＬが選択レベルの「Ｌ」
レベルにされたことに応じて活性化され、対応のメモリ
ブロックＭＢに含まれる８本のワード線ＷＬのうちのい
ずれかのワード線ＷＬを選択し、そのワード線ＷＬを非
選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベ
ルに立上げる。すなわちローカル行デコーダ６は、図６
に示すように、それぞれ８本のワード線ＷＬに対応して
設けられた８つのＮＯＲゲート６ａ〜６ｈを含む。ＮＯ
Ｒゲート６ａ〜６ｈの一方入力ノードはともにグローバ
ルワード線ＧＷＬに接続され、各々の他方入力ノードは
それぞれ行選択信号φ１〜φ８受け、各々の出力ノード
はそれぞれ８本のワード線ＷＬに接続される。行選択信
号φ１〜φ８は、行アドレス信号に基づいてメモリセル
行選択回路１７によって生成される信号である。グロー
バルワード線ＧＷＬが選択レベルの「Ｌ」レベルにな
り、かつ行選択信号φ１〜φ８のうちのいずれかの信号
（たとえばφ１）が選択レベルの「Ｌ」レベルになる
と、その信号φ１に対応するワード線ＷＬが選択レベル
の「Ｈ」レベルになる。
【００５１】なお、「JSSC vol.23, No5, Oct. 1988, p
p1060-1066」には、行デコーダのレイアウト幅は、行選
択信号の数に依存し，行選択信号の数が４つの場合と８
つの場合では大差はなく、８つを超えると急激に大きく
なることが開示されている。したがって、この実施の形
態のＳＲＡＭでは、行選択信号φ１〜φ８の数は８つで
あるので、行デコーダ６のレイアウト面積は図１４に示
した従来のＳＲＡＭの行デコーダと大差がない。
p1060-1066」には、行デコーダのレイアウト幅は、行選
択信号の数に依存し，行選択信号の数が４つの場合と８
つの場合では大差はなく、８つを超えると急激に大きく
なることが開示されている。したがって、この実施の形
態のＳＲＡＭでは、行選択信号φ１〜φ８の数は８つで
あるので、行デコーダ６のレイアウト面積は図１４に示
した従来のＳＲＡＭの行デコーダと大差がない。
【００５２】再び図３に戻って、ビット線負荷＋データ
入出力制御回路７は、ビット線信号入出力線対ＢＬ′，
／ＢＬ′を介して対応の列のビット線対ＢＬ，／ＢＬを
「Ｈ」レベルにプリチャージし、読出動作時はビット線
信号入出力線対ＢＬ′，／ＢＬ′間の電位差を増幅して
ローカルデータ入出力線対ＬＩＯ，／ＬＩＯに与え、書
込動作時はローカルデータ入出力線対ＬＩＯ，／ＬＩＯ
とビット線信号入出力線対ＢＬ′，／ＢＬ′を結合させ
るものである。
入出力制御回路７は、ビット線信号入出力線対ＢＬ′，
／ＢＬ′を介して対応の列のビット線対ＢＬ，／ＢＬを
「Ｈ」レベルにプリチャージし、読出動作時はビット線
信号入出力線対ＢＬ′，／ＢＬ′間の電位差を増幅して
ローカルデータ入出力線対ＬＩＯ，／ＬＩＯに与え、書
込動作時はローカルデータ入出力線対ＬＩＯ，／ＬＩＯ
とビット線信号入出力線対ＢＬ′，／ＢＬ′を結合させ
るものである。
【００５３】すなわちビット線負荷＋データ入出力制御
回路７は、図７に示すように、ビット線負荷回路２０、
ゲート回路２５、ＡＮＤゲート２６，２７、センスアン
プ２８およびブロック選択スイッチ３２を含む。ビット
線負荷回路２０は、ＰチャネルＭＯＳトランジスタ２１
〜２４を含む。ＰチャネルＭＯＳトランジスタ２１，２
２は対応のビット線負荷電源配線ＢＶＬとビット線信号
入出力線ＢＬ′との間に並列接続され、各々のゲートは
それぞれビット線信号入出力線対ＢＬ′，／ＢＬ′に接
続される。ＰチャネルＭＯＳトランジスタ２３，２４は
対応のビット線負荷電源配線ＢＶＬと、ビット線信号入
出力線／ＢＬ′との間に並列接続され、各々のゲートは
それぞれビット線信号入出力線対ＢＬ′，／ＢＬ′に接
続される。ビット線信号入出力線対ＢＬ′，／ＢＬ′の
電位が電源電位ＶＤＤ′よりも低くなるとＰチャネルＭ
ＯＳトランジスタ２１〜２４が導通するので、ビット線
信号入出力線対ＢＬ′，／ＢＬ′は「Ｈ」レベルに充電
される。
回路７は、図７に示すように、ビット線負荷回路２０、
ゲート回路２５、ＡＮＤゲート２６，２７、センスアン
プ２８およびブロック選択スイッチ３２を含む。ビット
線負荷回路２０は、ＰチャネルＭＯＳトランジスタ２１
〜２４を含む。ＰチャネルＭＯＳトランジスタ２１，２
２は対応のビット線負荷電源配線ＢＶＬとビット線信号
入出力線ＢＬ′との間に並列接続され、各々のゲートは
それぞれビット線信号入出力線対ＢＬ′，／ＢＬ′に接
続される。ＰチャネルＭＯＳトランジスタ２３，２４は
対応のビット線負荷電源配線ＢＶＬと、ビット線信号入
出力線／ＢＬ′との間に並列接続され、各々のゲートは
それぞれビット線信号入出力線対ＢＬ′，／ＢＬ′に接
続される。ビット線信号入出力線対ＢＬ′，／ＢＬ′の
電位が電源電位ＶＤＤ′よりも低くなるとＰチャネルＭ
ＯＳトランジスタ２１〜２４が導通するので、ビット線
信号入出力線対ＢＬ′，／ＢＬ′は「Ｈ」レベルに充電
される。
【００５４】ゲート回路２５の一方入力ノードは対応の
グローバル列選択線ＧＹＬに接続され、その他方入力ノ
ードはセンスアンプ活性化信号ＳＥを受ける。ゲート回
路２５は、対応のグローバル列選択線ＧＹＬが選択レベ
ルの「Ｌ」レベルにされ、かつセンスアンプ活性化信号
ＳＥが活性化レベルの「Ｈ」レベルにされたことに応じ
て「Ｌ」レベルの信号を出力する。ＡＮＤゲート２６
は、ブロック列選択信号ＢＳｉ（ただし、ｉは１以上８
以下の整数である）およびセンスアンプ活性化信号ＳＥ
を受ける。ブロック列選択信号ＢＳ１〜ＢＳ８は、それ
ぞれ８つのメモリブロックＭＢ列に予め割当てられてお
り、アドレス信号に含まれるブロック列選択信号に基づ
いてブロック列選択回路３５によって生成される。８つ
のメモリブロックＭＢ列のうちの選択されたメモリブロ
ックＭＢに対応するブロック選択信号ＢＳｉが選択レベ
ルの「Ｈ」レベルにされる。ＡＮＤゲート２７は、ブロ
ック選択信号ＢＳｉおよび書込許可信号ＷＥを受ける。
書込許可信号ＷＥは、書込動作時に活性化レベルの
「Ｈ」レベルにされる信号である。
グローバル列選択線ＧＹＬに接続され、その他方入力ノ
ードはセンスアンプ活性化信号ＳＥを受ける。ゲート回
路２５は、対応のグローバル列選択線ＧＹＬが選択レベ
ルの「Ｌ」レベルにされ、かつセンスアンプ活性化信号
ＳＥが活性化レベルの「Ｈ」レベルにされたことに応じ
て「Ｌ」レベルの信号を出力する。ＡＮＤゲート２６
は、ブロック列選択信号ＢＳｉ（ただし、ｉは１以上８
以下の整数である）およびセンスアンプ活性化信号ＳＥ
を受ける。ブロック列選択信号ＢＳ１〜ＢＳ８は、それ
ぞれ８つのメモリブロックＭＢ列に予め割当てられてお
り、アドレス信号に含まれるブロック列選択信号に基づ
いてブロック列選択回路３５によって生成される。８つ
のメモリブロックＭＢ列のうちの選択されたメモリブロ
ックＭＢに対応するブロック選択信号ＢＳｉが選択レベ
ルの「Ｈ」レベルにされる。ＡＮＤゲート２７は、ブロ
ック選択信号ＢＳｉおよび書込許可信号ＷＥを受ける。
書込許可信号ＷＥは、書込動作時に活性化レベルの
「Ｈ」レベルにされる信号である。
【００５５】センスアンプ２８は、ＮチャネルＭＯＳト
ランジスタ２９〜３１を含む。ＮチャネルＭＯＳトラン
ジスタ２９，３０は、それぞれローカルデータ入出力線
ＬＩＯ，／ＬＩＯとノードＮ３１との間に接続され、各
々のゲートはそれぞれビット線信号入出力線／ＢＬ′，
ＢＬ′に接続される。ＮチャネルＭＯＳトランジスタ３
１は、ノードＮ３１とＮＡＮＤゲート２５の出力ノード
との間に接続され、そのゲートはＡＮＤゲート２６の出
力信号を受ける。
ランジスタ２９〜３１を含む。ＮチャネルＭＯＳトラン
ジスタ２９，３０は、それぞれローカルデータ入出力線
ＬＩＯ，／ＬＩＯとノードＮ３１との間に接続され、各
々のゲートはそれぞれビット線信号入出力線／ＢＬ′，
ＢＬ′に接続される。ＮチャネルＭＯＳトランジスタ３
１は、ノードＮ３１とＮＡＮＤゲート２５の出力ノード
との間に接続され、そのゲートはＡＮＤゲート２６の出
力信号を受ける。
【００５６】ローカルデータ入出力線対ＬＩＯ，／ＬＩ
Ｏおよびビット線信号入出力線対ＢＬ′，／ＢＬ′は、
予め「Ｈ」レベルにプリチャージされている。対応の列
のあるメモリセルＭＣが活性化されると、そのメモリセ
ルＭＣの記憶データに応じてビット線信号入出力線対Ｂ
Ｌ′，／ＢＬ′間に電位差が生じる。ビット線信号入出
力線ＢＬ′の電位がビット線信号入出力線／ＢＬ′の電
位よりも高い場合は、ＮチャネルＭＯＳトランジスタ３
０に流れる電流がＮチャネルＭＯＳトランジスタ２９に
流れる電流よりも大きくなってローカルデータ入出力線
／ＬＩＯの電位がローカルデータ入出力線ＬＩＯの電位
よりも低くなる。逆に、ビット線信号入出力線ＢＬ′の
電位がビット線信号入出力線／ＢＬ′の電位よりも低い
場合は、ＮチャネルＭＯＳトランジスタ２９に流れる電
流がＮチャネルＭＯＳトランジスタ３０に流れる電流よ
りも大きくなってローカルデータ入出力線ＬＩＯの電位
がローカルデータ入出力線／ＬＩＯの電位よりも低くな
る。ローカルデータ入出力線対ＬＩＯ，／ＬＩＯ間の電
位差は、ビット線信号入出力線対ＢＬ′，／ＢＬ′間の
電位差よりも大きくなる。
Ｏおよびビット線信号入出力線対ＢＬ′，／ＢＬ′は、
予め「Ｈ」レベルにプリチャージされている。対応の列
のあるメモリセルＭＣが活性化されると、そのメモリセ
ルＭＣの記憶データに応じてビット線信号入出力線対Ｂ
Ｌ′，／ＢＬ′間に電位差が生じる。ビット線信号入出
力線ＢＬ′の電位がビット線信号入出力線／ＢＬ′の電
位よりも高い場合は、ＮチャネルＭＯＳトランジスタ３
０に流れる電流がＮチャネルＭＯＳトランジスタ２９に
流れる電流よりも大きくなってローカルデータ入出力線
／ＬＩＯの電位がローカルデータ入出力線ＬＩＯの電位
よりも低くなる。逆に、ビット線信号入出力線ＢＬ′の
電位がビット線信号入出力線／ＢＬ′の電位よりも低い
場合は、ＮチャネルＭＯＳトランジスタ２９に流れる電
流がＮチャネルＭＯＳトランジスタ３０に流れる電流よ
りも大きくなってローカルデータ入出力線ＬＩＯの電位
がローカルデータ入出力線／ＬＩＯの電位よりも低くな
る。ローカルデータ入出力線対ＬＩＯ，／ＬＩＯ間の電
位差は、ビット線信号入出力線対ＢＬ′，／ＢＬ′間の
電位差よりも大きくなる。
【００５７】ブロック選択スイッチ３２は、Ｎチャネル
ＭＯＳトランジスタ３３，３４を含む。ＮチャネルＭＯ
Ｓトランジスタ３３，３４は、それぞれローカルデータ
入出力線対ＬＩＯ，／ＬＩＯとビット線信号入出力線対
ＢＬ′，／ＢＬ′との間に接続され、各々のゲートがと
もにＡＮＤゲート２７の出力信号を受ける。
ＭＯＳトランジスタ３３，３４を含む。ＮチャネルＭＯ
Ｓトランジスタ３３，３４は、それぞれローカルデータ
入出力線対ＬＩＯ，／ＬＩＯとビット線信号入出力線対
ＢＬ′，／ＢＬ′との間に接続され、各々のゲートがと
もにＡＮＤゲート２７の出力信号を受ける。
【００５８】書込動作時は、書込データＤＩに応じてロ
ーカルデータ入出力線対ＬＩＯ，／ＬＩＯの一方が
「Ｈ」レベルにされ他方が「Ｌ」レベルにされる。ブロ
ック列選択信号ＢＳｉおよび書込許可信号ＷＥがともに
「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジス
タ３３，３４が導通し、ローカルデータ入出力線対ＬＩ
Ｏ，／ＬＩＯのレベルがＮチャネルＭＯＳトランジスタ
３３，３４およびビット線信号入出力線対ＢＬ′，／Ｂ
Ｌ′を介して対応のビット線対ＢＬ，／ＢＬに伝達され
る。対応の列のいずれかのメモリセルＭＣが活性化され
ると、そのメモリセルＭＣにデータが書込まれる。
ーカルデータ入出力線対ＬＩＯ，／ＬＩＯの一方が
「Ｈ」レベルにされ他方が「Ｌ」レベルにされる。ブロ
ック列選択信号ＢＳｉおよび書込許可信号ＷＥがともに
「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジス
タ３３，３４が導通し、ローカルデータ入出力線対ＬＩ
Ｏ，／ＬＩＯのレベルがＮチャネルＭＯＳトランジスタ
３３，３４およびビット線信号入出力線対ＢＬ′，／Ｂ
Ｌ′を介して対応のビット線対ＢＬ，／ＢＬに伝達され
る。対応の列のいずれかのメモリセルＭＣが活性化され
ると、そのメモリセルＭＣにデータが書込まれる。
【００５９】図２に戻って、電源制御回路５は、各２本
の電源配線ＢＶＬ，ＭＶＬに対応して設けられたスイッ
チ回路ＳＷおよびプログラム回路ＰＧを含む。スイッチ
回路ＳＷは、図８に示すように、ＰチャネルＭＯＳトラ
ンジスタ３５，３６を含む。ＰチャネルＭＯＳトランジ
スタ３５，３６は、それぞれ電源電位ＶＤＤ′のライン
とビット線負荷電源配線ＢＶＬおよびメモリセル電源配
線ＭＶＬの間に接続され、各々ゲートはともにプログラ
ム回路ＰＧの出力信号φＥを受ける。
の電源配線ＢＶＬ，ＭＶＬに対応して設けられたスイッ
チ回路ＳＷおよびプログラム回路ＰＧを含む。スイッチ
回路ＳＷは、図８に示すように、ＰチャネルＭＯＳトラ
ンジスタ３５，３６を含む。ＰチャネルＭＯＳトランジ
スタ３５，３６は、それぞれ電源電位ＶＤＤ′のライン
とビット線負荷電源配線ＢＶＬおよびメモリセル電源配
線ＭＶＬの間に接続され、各々ゲートはともにプログラ
ム回路ＰＧの出力信号φＥを受ける。
【００６０】信号φＥが「Ｌ」レベルの場合は、Ｐチャ
ネルＭＯＳトランジスタ３５，３６が導通し、電源電位
ＶＤＤ′のラインからＰチャネルＭＯＳトランジスタ３
５，３６を介して電源配線ＢＶＬ，ＭＶＬに電流が供給
される。信号φＥが「Ｈ」レベルの場合は、Ｐチャネル
ＭＯＳトランジスタ３５，３６が非導通になり、電源電
位ＶＤＤ′のラインから電源配線ＢＶＬ，ＭＶＬへの電
流の供給が遮断される。ＰチャネルＭＯＳトランジスタ
３５，３６の各々は、比較的大きな予め定められた導通
抵抗値（１０ｋΩ程度以上）を有する。このため、Ｐチ
ャネルＭＯＳトランジスタ３５，３６の導通時にラッチ
アップ現象が発生しても、電源電位ＶＤＤ′のラインか
らＰチャネルＭＯＳトランジスタ３５，３６および電源
配線ＢＶＬ，ＭＶＬを介して接地電位ＶＳＳのラインに
流れる電流は小さくてすむ。
ネルＭＯＳトランジスタ３５，３６が導通し、電源電位
ＶＤＤ′のラインからＰチャネルＭＯＳトランジスタ３
５，３６を介して電源配線ＢＶＬ，ＭＶＬに電流が供給
される。信号φＥが「Ｈ」レベルの場合は、Ｐチャネル
ＭＯＳトランジスタ３５，３６が非導通になり、電源電
位ＶＤＤ′のラインから電源配線ＢＶＬ，ＭＶＬへの電
流の供給が遮断される。ＰチャネルＭＯＳトランジスタ
３５，３６の各々は、比較的大きな予め定められた導通
抵抗値（１０ｋΩ程度以上）を有する。このため、Ｐチ
ャネルＭＯＳトランジスタ３５，３６の導通時にラッチ
アップ現象が発生しても、電源電位ＶＤＤ′のラインか
らＰチャネルＭＯＳトランジスタ３５，３６および電源
配線ＢＶＬ，ＭＶＬを介して接地電位ＶＳＳのラインに
流れる電流は小さくてすむ。
【００６１】プログラム回路ＰＧは、ガードリング４
０、ヒューズ４１、ＰチャネルＭＯＳトランジスタ４
２、ＮチャネルＭＯＳトランジスタ４３、トランスファ
ーゲート４４およびインバータ４５〜４７を含む。ヒュ
ーズ４１は、ガードリング４０内に設けられる。ガード
リング４０は、レーザブロー時のダメージによってヒュ
ーズ４１周辺の回路が破壊されたり、ヒューズ４１のブ
ロー痕から周辺の回路に水分が浸入するのを防止するた
めに設けられている。また、ガードリング４０を設けて
いても微量の水分が浸入し、その水分によってメモリセ
ルＭＣの記憶データが消滅することがあるので、ヒュー
ズ４１およびガードリング４０は、メモリセルＭＣから
最も離れた位置に配置される。
０、ヒューズ４１、ＰチャネルＭＯＳトランジスタ４
２、ＮチャネルＭＯＳトランジスタ４３、トランスファ
ーゲート４４およびインバータ４５〜４７を含む。ヒュ
ーズ４１は、ガードリング４０内に設けられる。ガード
リング４０は、レーザブロー時のダメージによってヒュ
ーズ４１周辺の回路が破壊されたり、ヒューズ４１のブ
ロー痕から周辺の回路に水分が浸入するのを防止するた
めに設けられている。また、ガードリング４０を設けて
いても微量の水分が浸入し、その水分によってメモリセ
ルＭＣの記憶データが消滅することがあるので、ヒュー
ズ４１およびガードリング４０は、メモリセルＭＣから
最も離れた位置に配置される。
【００６２】ヒューズ４１、ＰチャネルＭＯＳトランジ
スタ４２およびＮチャネルＭＯＳトランジスタ４３は、
電源電位ＶＤＤのラインと接地電位ＶＳＳラインとの間
に直列接続される。ＰチャネルＭＯＳトランジスタ４２
およびＮチャネルＭＯＳトランジスタ４３のゲートは、
リセット信号ＲＳＴを受ける。リセット信号ＲＳＴは、
たとえば電源投入時に予め定められた時間Ｔ１だけ
「Ｈ」レベルになる信号である。
スタ４２およびＮチャネルＭＯＳトランジスタ４３は、
電源電位ＶＤＤのラインと接地電位ＶＳＳラインとの間
に直列接続される。ＰチャネルＭＯＳトランジスタ４２
およびＮチャネルＭＯＳトランジスタ４３のゲートは、
リセット信号ＲＳＴを受ける。リセット信号ＲＳＴは、
たとえば電源投入時に予め定められた時間Ｔ１だけ
「Ｈ」レベルになる信号である。
【００６３】トランスファーゲート４４およびインバー
タ４６は、ＭＯＳトランジスタ４２，４３の間のノード
Ｎ４２と出力ノードＮ４６との間に直列接続される。信
号ＲＳＴＤは、トランスファーゲート４４のＮチャネル
ＭＯＳトランジスタ側のゲートに直接入力されるととも
に、インバータ４５を介してＰチャネルＭＯＳトランジ
スタ側のゲートに入力される。信号ＲＳＴＤは、リセッ
ト信号ＲＳＴを予め定められた時間Ｔ２だけ遅延させた
信号である。インバータ４７は、インバータ４６に逆並
列に接続される。トランスファーゲート４４およびイン
バータ４５〜４７は、ラッチ回路を構成する。
タ４６は、ＭＯＳトランジスタ４２，４３の間のノード
Ｎ４２と出力ノードＮ４６との間に直列接続される。信
号ＲＳＴＤは、トランスファーゲート４４のＮチャネル
ＭＯＳトランジスタ側のゲートに直接入力されるととも
に、インバータ４５を介してＰチャネルＭＯＳトランジ
スタ側のゲートに入力される。信号ＲＳＴＤは、リセッ
ト信号ＲＳＴを予め定められた時間Ｔ２だけ遅延させた
信号である。インバータ４７は、インバータ４６に逆並
列に接続される。トランスファーゲート４４およびイン
バータ４５〜４７は、ラッチ回路を構成する。
【００６４】なお、電源電位ＶＤＤとＶＤＤ′は、同じ
電位であるが、異なるパッドから与えられる。これは、
スタンバイ電流不良の解析を容易にするためである。
電位であるが、異なるパッドから与えられる。これは、
スタンバイ電流不良の解析を容易にするためである。
【００６５】図９は、図８に示したプログラム回路ＰＧ
の動作を示すタイムチャートである。図９において、初
期状態では、信号ＲＳＴ，ＲＳＴＤはともに「Ｌ」レベ
ルになっており、ＰチャネルＭＯＳトランジスタ４２が
導通するとともにＮチャネルＭＯＳトランジスタ４３お
よびトランスファーゲート４４は非導通になっている。
ある時刻ｔ１においてリセット信号ＲＳＴが「Ｌ」レベ
ルから「Ｈ」レベルに立上げられると、ＰチャネルＭＯ
Ｓトランジスタ４２が非導通になるとともにＮチャネル
ＭＯＳトランジスタ４３が導通し、ノードＮ４２が
「Ｌ」レベルにリセットされる。
の動作を示すタイムチャートである。図９において、初
期状態では、信号ＲＳＴ，ＲＳＴＤはともに「Ｌ」レベ
ルになっており、ＰチャネルＭＯＳトランジスタ４２が
導通するとともにＮチャネルＭＯＳトランジスタ４３お
よびトランスファーゲート４４は非導通になっている。
ある時刻ｔ１においてリセット信号ＲＳＴが「Ｌ」レベ
ルから「Ｈ」レベルに立上げられると、ＰチャネルＭＯ
Ｓトランジスタ４２が非導通になるとともにＮチャネル
ＭＯＳトランジスタ４３が導通し、ノードＮ４２が
「Ｌ」レベルにリセットされる。
【００６６】次いで時刻ｔ２において信号ＲＳＴＤが
「Ｌ」レベルから「Ｈ」レベルに立上げられると、トラ
ンスファーゲート４４が導通して信号φＥが「Ｈ」レベ
ルにリセットされる。次に、時刻ｔ３においてリセット
信号ＲＳＴが「Ｈ」レベルから「Ｌ」レベルに立下げら
れると、ＰチャネルＭＯＳトランジスタ４２が導通する
とともにＮチャネルＭＯＳトランジスタ４３が非導通に
なる。
「Ｌ」レベルから「Ｈ」レベルに立上げられると、トラ
ンスファーゲート４４が導通して信号φＥが「Ｈ」レベ
ルにリセットされる。次に、時刻ｔ３においてリセット
信号ＲＳＴが「Ｈ」レベルから「Ｌ」レベルに立下げら
れると、ＰチャネルＭＯＳトランジスタ４２が導通する
とともにＮチャネルＭＯＳトランジスタ４３が非導通に
なる。
【００６７】このとき、ヒューズ４１がブローされてい
ない場合は、電源電位ＶＤＤがヒューズ４１およびＰチ
ャネルＭＯＳトランジスタ４２を介してノードＮ４２に
与えられ、ノードＮ４２が「Ｌ」レベルから「Ｈ」レベ
ルに立上げられ、信号φＥが「Ｈ」レベルから「Ｌ」レ
ベルに立下げられる。また、ヒューズ４１が十分にブロ
ーされている場合は、ノードＮ４２は「Ｌ」レベルのま
ま変化せず、信号φＥは「Ｈ」レベルのまま変化しな
い。また、ヒューズ４１が不十分にブローされている場
合は、不十分にブローされたヒューズ４１が高い抵抗値
を有するので、ノードＮ４２の電位は徐々に上昇し、ノ
ードＮ４２の電位がインバータ４６のしきい値電位を超
えるのに長時間を要する。ノードＮ４２の電位がインバ
ータ４６のしきい値電位を超えるまでは、信号φＥは
「Ｈ」レベルのまま変化しない。次いで時刻ｔ４におい
て信号ＲＳＴＤが「Ｈ」レベルから「Ｌ」レベルに立下
げられると、トランスファーゲート４４が非導通にな
り、信号φＥのレベルがインバータ４６，４７によって
ラッチされる。
ない場合は、電源電位ＶＤＤがヒューズ４１およびＰチ
ャネルＭＯＳトランジスタ４２を介してノードＮ４２に
与えられ、ノードＮ４２が「Ｌ」レベルから「Ｈ」レベ
ルに立上げられ、信号φＥが「Ｈ」レベルから「Ｌ」レ
ベルに立下げられる。また、ヒューズ４１が十分にブロ
ーされている場合は、ノードＮ４２は「Ｌ」レベルのま
ま変化せず、信号φＥは「Ｈ」レベルのまま変化しな
い。また、ヒューズ４１が不十分にブローされている場
合は、不十分にブローされたヒューズ４１が高い抵抗値
を有するので、ノードＮ４２の電位は徐々に上昇し、ノ
ードＮ４２の電位がインバータ４６のしきい値電位を超
えるのに長時間を要する。ノードＮ４２の電位がインバ
ータ４６のしきい値電位を超えるまでは、信号φＥは
「Ｈ」レベルのまま変化しない。次いで時刻ｔ４におい
て信号ＲＳＴＤが「Ｈ」レベルから「Ｌ」レベルに立下
げられると、トランスファーゲート４４が非導通にな
り、信号φＥのレベルがインバータ４６，４７によって
ラッチされる。
【００６８】したがって、ヒューズ４１がブローされて
いない場合は信号φＥが「Ｌ」レベルになり、ヒューズ
４１が十分にブローされている場合およびヒューズ４１
が不十分にブローされている場合は信号φＥが「Ｈ」レ
ベルになる。
いない場合は信号φＥが「Ｌ」レベルになり、ヒューズ
４１が十分にブローされている場合およびヒューズ４１
が不十分にブローされている場合は信号φＥが「Ｈ」レ
ベルになる。
【００６９】図１０は、図１および図２で示した書込／
読出回路３の構成を示すブロック図である。図１０にお
いて、書込／読出回路３は、各ローカルデータ入出力線
対ＬＩＯ，／ＬＩＯに対応して設けられた負荷回路５０
および列選択ゲート５１と、グローバルデータ入出力線
対ＧＩＯ，／ＧＩＯとを含む。
読出回路３の構成を示すブロック図である。図１０にお
いて、書込／読出回路３は、各ローカルデータ入出力線
対ＬＩＯ，／ＬＩＯに対応して設けられた負荷回路５０
および列選択ゲート５１と、グローバルデータ入出力線
対ＧＩＯ，／ＧＩＯとを含む。
【００７０】負荷回路５０は、図７に示したビット線負
荷回路２０と同じ構成であり、対応のローカルデータ入
出力線対ＬＩＯ，／ＬＩＯを「Ｈ」レベルに充電する。
列選択ゲート５１は、対応のローカルデータ入出力線対
ＬＩＯ，／ＬＩＯとグローバルデータ入出力線対ＧＩ
Ｏ，／ＧＩＯとの間設けられ、対応のグローバル列選択
線ＧＹＬが選択レベルの「Ｌ」レベルにされたことに応
じて導通する。
荷回路２０と同じ構成であり、対応のローカルデータ入
出力線対ＬＩＯ，／ＬＩＯを「Ｈ」レベルに充電する。
列選択ゲート５１は、対応のローカルデータ入出力線対
ＬＩＯ，／ＬＩＯとグローバルデータ入出力線対ＧＩ
Ｏ，／ＧＩＯとの間設けられ、対応のグローバル列選択
線ＧＹＬが選択レベルの「Ｌ」レベルにされたことに応
じて導通する。
【００７１】また、この書込／読出回路３は、プリアン
プ５２、出力バッファ５３、入力バッファ５４およびラ
イトドライバ５５を含む。プリアンプ５２は、読出動作
時に活性化され、グローバルデータ入出力線対ＧＩＯと
／ＧＩＯのレベルを比較し、比較結果に応じたレベルの
信号を出力する。出力バッファ５３は、プリアンプ５２
の出力信号を読出データ信号ＤＯとして外部に出力す
る。
プ５２、出力バッファ５３、入力バッファ５４およびラ
イトドライバ５５を含む。プリアンプ５２は、読出動作
時に活性化され、グローバルデータ入出力線対ＧＩＯと
／ＧＩＯのレベルを比較し、比較結果に応じたレベルの
信号を出力する。出力バッファ５３は、プリアンプ５２
の出力信号を読出データ信号ＤＯとして外部に出力す
る。
【００７２】入力バッファ５４は、外部から与えられた
書込データ信号ＤＩをライトドライバ５５に与える。ラ
イトドライバ５５は、入力バッファ５４を介して与えら
れた書込データ信号ＤＩのレベルに従って、グローバル
データ入出力線ＧＩＯ，／ＧＩＯの一方を「Ｈ」レベル
にし他方を「Ｌ」レベルにする。
書込データ信号ＤＩをライトドライバ５５に与える。ラ
イトドライバ５５は、入力バッファ５４を介して与えら
れた書込データ信号ＤＩのレベルに従って、グローバル
データ入出力線ＧＩＯ，／ＧＩＯの一方を「Ｈ」レベル
にし他方を「Ｌ」レベルにする。
【００７３】次に、図１〜図１０で示したＳＲＡＭの動
作について説明する。書込動作時は、行アドレス信号に
含まれるメモリブロック行選択信号に対応するグローバ
ルワード線ＧＷＬがグローバル行デコーダ１によって選
択レベルの「Ｌ」レベルに立下げられ、そのグローバル
ワード線ＧＷＬに対応する各ローカル行デコーダ６が活
性化される。また、行アドレス信号から生成されるメモ
リセル行選択信号φ１〜φ８に対応するワード線ＷＬ
が、活性化されたローカル行デコーダ６によって選択レ
ベルの「Ｈ」レベルに立上げられ、そのワード線ＷＬに
対応する各メモリセルＭＣが活性化される。
作について説明する。書込動作時は、行アドレス信号に
含まれるメモリブロック行選択信号に対応するグローバ
ルワード線ＧＷＬがグローバル行デコーダ１によって選
択レベルの「Ｌ」レベルに立下げられ、そのグローバル
ワード線ＧＷＬに対応する各ローカル行デコーダ６が活
性化される。また、行アドレス信号から生成されるメモ
リセル行選択信号φ１〜φ８に対応するワード線ＷＬ
が、活性化されたローカル行デコーダ６によって選択レ
ベルの「Ｈ」レベルに立上げられ、そのワード線ＷＬに
対応する各メモリセルＭＣが活性化される。
【００７４】次いで、書込許可信号ＷＥが活性化レベル
の「Ｈ」レベルになり、列アドレス信号から生成される
ブロック列選択信号ＢＳ１〜ＢＳ８に対応する各メモリ
ブロックＭＢのゲート回路３２が導通し、そのメモリブ
ロックＭＢのビット線信号入出力線対ＢＬ′，／ＢＬ′
が対応のローカルデータ入出力線対ＬＩＯ，／ＬＩＯに
接続される。また、列アドレス信号に含まれるメモリセ
ル列選択信号に対応する１本のグローバル列選択線ＧＹ
Ｌが選択レベルの「Ｌ」レベルにされて対応の列選択ゲ
ート５１が導通し、対応のローカルデータ入出力線対Ｌ
ＩＯ，／ＬＩＯがグローバルデータ入出力線対ＧＩＯ，
／ＧＩＯに接続される。
の「Ｈ」レベルになり、列アドレス信号から生成される
ブロック列選択信号ＢＳ１〜ＢＳ８に対応する各メモリ
ブロックＭＢのゲート回路３２が導通し、そのメモリブ
ロックＭＢのビット線信号入出力線対ＢＬ′，／ＢＬ′
が対応のローカルデータ入出力線対ＬＩＯ，／ＬＩＯに
接続される。また、列アドレス信号に含まれるメモリセ
ル列選択信号に対応する１本のグローバル列選択線ＧＹ
Ｌが選択レベルの「Ｌ」レベルにされて対応の列選択ゲ
ート５１が導通し、対応のローカルデータ入出力線対Ｌ
ＩＯ，／ＬＩＯがグローバルデータ入出力線対ＧＩＯ，
／ＧＩＯに接続される。
【００７５】ライトドライバ５５は、外部から入力バッ
ファ５４を介して与えられたデータ信号ＤＩに従ってグ
ローバルデータ入出力線対ＧＩＯ，／ＧＩＯのうちの一
方を「Ｈ」レベルにするとともに他方を「Ｌ」レベルに
し、活性化されたメモリセルＭＣにデータＤＩを書込
む。グローバルワード線ＧＷＬおよびグローバル列選択
線ＧＹＬが非選択レベルの「Ｈ」レベルに立上げられる
と、そのメモリセルＭＣにデータが記憶される。
ファ５４を介して与えられたデータ信号ＤＩに従ってグ
ローバルデータ入出力線対ＧＩＯ，／ＧＩＯのうちの一
方を「Ｈ」レベルにするとともに他方を「Ｌ」レベルに
し、活性化されたメモリセルＭＣにデータＤＩを書込
む。グローバルワード線ＧＷＬおよびグローバル列選択
線ＧＹＬが非選択レベルの「Ｈ」レベルに立上げられる
と、そのメモリセルＭＣにデータが記憶される。
【００７６】読出動作時は、列アドレス信号に含まれる
メモリセル列選択信号に対応する１本のグローバル列選
択線ＧＹＬが選択レベルの「Ｌ」レベルにされて対応の
列選択ゲート５１が導通し、対応のローカルデータ入出
力線対ＬＩＯ，／ＬＩＯがグローバルデータ入出力線対
ＧＩＯ，／ＧＩＯに接続される。
メモリセル列選択信号に対応する１本のグローバル列選
択線ＧＹＬが選択レベルの「Ｌ」レベルにされて対応の
列選択ゲート５１が導通し、対応のローカルデータ入出
力線対ＬＩＯ，／ＬＩＯがグローバルデータ入出力線対
ＧＩＯ，／ＧＩＯに接続される。
【００７７】次に、行アドレス信号に含まれるメモリブ
ロック行選択信号に対応するグローバルワード線ＧＷＬ
がグローバル行デコーダ１によって選択レベルの「Ｌ」
レベルに立下げられ、そのグローバルワード線ＧＷＬに
対応する各ローカル行デコーダ６が活性化される。ま
た、行アドレス信号から生成されるメモリセル行選択信
号φ１〜φ８に対応するワード線ＷＬが、活性化された
ローカル行デコーダ６によって選択レベルの「Ｈ」レベ
ルに立上げられ、そのワード線ＷＬに対応する各メモリ
セルＭＣが活性化される。これにより、行デコーダ１，
６によって選択されたメモリセルＭＣが記憶しているデ
ータに応じてビット線対ＢＬ，／ＢＬのうちの一方から
そのメモリセルＭＣに電流が流入し、ビット線信号入出
力線対ＢＬ′，／ＢＬ′のうちの一方の電位が低下す
る。
ロック行選択信号に対応するグローバルワード線ＧＷＬ
がグローバル行デコーダ１によって選択レベルの「Ｌ」
レベルに立下げられ、そのグローバルワード線ＧＷＬに
対応する各ローカル行デコーダ６が活性化される。ま
た、行アドレス信号から生成されるメモリセル行選択信
号φ１〜φ８に対応するワード線ＷＬが、活性化された
ローカル行デコーダ６によって選択レベルの「Ｈ」レベ
ルに立上げられ、そのワード線ＷＬに対応する各メモリ
セルＭＣが活性化される。これにより、行デコーダ１，
６によって選択されたメモリセルＭＣが記憶しているデ
ータに応じてビット線対ＢＬ，／ＢＬのうちの一方から
そのメモリセルＭＣに電流が流入し、ビット線信号入出
力線対ＢＬ′，／ＢＬ′のうちの一方の電位が低下す
る。
【００７８】次いで、センスアンプ活性化信号ＳＥが活
性化レベルの「Ｈ」レベルになり、列アドレス信号から
生成されるブロック列選択信号ＢＳｉが活性化レベルの
「Ｈ」レベルになり、かつ列アドレス信号に含まれるメ
モリセル列選択信号に対応する１本のグローバル列選択
線ＧＹＬが選択レベルの「Ｌ」レベルにされると、選択
されたメモリブロックＭＢのセンスアンプ２８が活性化
される。これにより、ビット線信号入出力線対ＢＬ′，
／ＢＬ′の電位差が増幅されてグローバルデータ入出力
線対ＧＩＯ，／ＧＩＯに伝達される。プリアンプ５２
は、グローバルデータ入出力線ＧＩＯと／ＧＩＯの電位
を比較し、比較結果に応じたデータＤＯを出力バッファ
５３を介して外部に出力する。
性化レベルの「Ｈ」レベルになり、列アドレス信号から
生成されるブロック列選択信号ＢＳｉが活性化レベルの
「Ｈ」レベルになり、かつ列アドレス信号に含まれるメ
モリセル列選択信号に対応する１本のグローバル列選択
線ＧＹＬが選択レベルの「Ｌ」レベルにされると、選択
されたメモリブロックＭＢのセンスアンプ２８が活性化
される。これにより、ビット線信号入出力線対ＢＬ′，
／ＢＬ′の電位差が増幅されてグローバルデータ入出力
線対ＧＩＯ，／ＧＩＯに伝達される。プリアンプ５２
は、グローバルデータ入出力線ＧＩＯと／ＧＩＯの電位
を比較し、比較結果に応じたデータＤＯを出力バッファ
５３を介して外部に出力する。
【００７９】次に、このＳＲＡＭの使用方法について説
明する。まず、各メモリセルＭＣが正常か否かをテスト
し、不良なメモリセルＭＣを含むメモリセル行または列
をスペアのメモリセル行または列と置換するとともに、
不良なメモリセルＭＣを含むメモリセル列に対応するプ
ログラム回路ＰＧのヒューズ４１をブローする。
明する。まず、各メモリセルＭＣが正常か否かをテスト
し、不良なメモリセルＭＣを含むメモリセル行または列
をスペアのメモリセル行または列と置換するとともに、
不良なメモリセルＭＣを含むメモリセル列に対応するプ
ログラム回路ＰＧのヒューズ４１をブローする。
【００８０】ヒューズ４１がブローされていないメモリ
セル列では、プログラム回路ＰＧの出力信号φＥが
「Ｌ」レベルになってスイッチ回路ＳＷのＰチャネルＭ
ＯＳトランジスタ３５，３６が導通する。これにより、
電源電位ＶＤＤ′のラインからＰチャネルＭＯＳトラン
ジスタ３５，３６を介してその列のビット線負荷電源配
線ＢＶＬおよびメモリセル電源配線ＭＶＬに電源電位Ｖ
ＤＤ′が与えられ、そのメモリセル列は正常に動作す
る。
セル列では、プログラム回路ＰＧの出力信号φＥが
「Ｌ」レベルになってスイッチ回路ＳＷのＰチャネルＭ
ＯＳトランジスタ３５，３６が導通する。これにより、
電源電位ＶＤＤ′のラインからＰチャネルＭＯＳトラン
ジスタ３５，３６を介してその列のビット線負荷電源配
線ＢＶＬおよびメモリセル電源配線ＭＶＬに電源電位Ｖ
ＤＤ′が与えられ、そのメモリセル列は正常に動作す
る。
【００８１】また、ヒューズ４１が十分にブローされた
メモリセル列およびヒューズ４１が不十分にブローされ
たメモリセル列では、プログラム回路ＰＧの出力信号φ
Ｅが「Ｌ」レベルになってＰチャネルＭＯＳトランジス
タ３５，３６が非導通になる。これにより、その列のビ
ット線負荷電源配線ＢＶＬおよびメモリセル電源配線Ｍ
ＶＬがフローティング状態にされ、その列のメモリセル
ＭＣにショート部分がある場合でもそのショート部分に
電流は流れない。したがって、スタンバイ電流の低減化
が図られる。
メモリセル列およびヒューズ４１が不十分にブローされ
たメモリセル列では、プログラム回路ＰＧの出力信号φ
Ｅが「Ｌ」レベルになってＰチャネルＭＯＳトランジス
タ３５，３６が非導通になる。これにより、その列のビ
ット線負荷電源配線ＢＶＬおよびメモリセル電源配線Ｍ
ＶＬがフローティング状態にされ、その列のメモリセル
ＭＣにショート部分がある場合でもそのショート部分に
電流は流れない。したがって、スタンバイ電流の低減化
が図られる。
【００８２】この実施の形態では、各メモリブロックＭ
Ｂの８つのメモリセル行の上方にそれぞれ８本の配線Ｇ
ＷＬ，ＢＶＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，
ＭＶＬ，ＧＹＬを配置するので、横長型メモリセルＭＣ
を用いてＴ型ビット線構造のＳＲＡＭを容易に構成でき
る。
Ｂの８つのメモリセル行の上方にそれぞれ８本の配線Ｇ
ＷＬ，ＢＶＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，
ＭＶＬ，ＧＹＬを配置するので、横長型メモリセルＭＣ
を用いてＴ型ビット線構造のＳＲＡＭを容易に構成でき
る。
【００８３】また、大振幅信号が伝達されるグローバル
ワード線ＧＷＬおよびグローバル列選択線ＧＹＬと小振
幅信号が伝達される他の配線ＢＬ′，／ＢＬ′，ＬＩ
Ｏ，／ＬＩＯ′との間にそれぞれ電源配線ＢＶＬ，ＭＶ
Ｌを配置するので、信号線間のカップリングノイズの低
減化も図ることができる。
ワード線ＧＷＬおよびグローバル列選択線ＧＹＬと小振
幅信号が伝達される他の配線ＢＬ′，／ＢＬ′，ＬＩ
Ｏ，／ＬＩＯ′との間にそれぞれ電源配線ＢＶＬ，ＭＶ
Ｌを配置するので、信号線間のカップリングノイズの低
減化も図ることができる。
【００８４】また、スタンバイ時において８本の配線Ｇ
ＷＬ，ＢＶＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，
ＭＶＬ，ＧＹＬをともに「Ｈ」レベルにするので、配線
間にショート部分があった場合でもショート部分に電流
が流れるのを防止することができ、スタンバイ電流の低
減化を図ることができる。
ＷＬ，ＢＶＬ，ＬＩＯ，ＢＬ′，／ＢＬ′，／ＬＩＯ，
ＭＶＬ，ＧＹＬをともに「Ｈ」レベルにするので、配線
間にショート部分があった場合でもショート部分に電流
が流れるのを防止することができ、スタンバイ電流の低
減化を図ることができる。
【００８５】また、不良なメモリセル列に対応するプロ
グラム回路ＰＧのヒューズ４１をブローすることによ
り、ＰチャネルＭＯＳトランジスタ３５，３６を非導通
にして電源配線ＢＶＬ，ＭＶＬをフローティング状態に
するので、電源配線ＢＶＬ，ＭＶＬから不良メモリセル
ＭＣのショート部分などに電流がリークするのを防止す
ることができ、スタンバイ電流の低減化を図ることがで
きる。
グラム回路ＰＧのヒューズ４１をブローすることによ
り、ＰチャネルＭＯＳトランジスタ３５，３６を非導通
にして電源配線ＢＶＬ，ＭＶＬをフローティング状態に
するので、電源配線ＢＶＬ，ＭＶＬから不良メモリセル
ＭＣのショート部分などに電流がリークするのを防止す
ることができ、スタンバイ電流の低減化を図ることがで
きる。
【００８６】また、ヒューズ４１をガードリング４０内
に設けるとともにチップの端部に配置したので、ヒュー
ズ４１のブロー痕から浸入した水分によってメモリセル
ＭＣの記憶データが消去されるのを防止することができ
る。
に設けるとともにチップの端部に配置したので、ヒュー
ズ４１のブロー痕から浸入した水分によってメモリセル
ＭＣの記憶データが消去されるのを防止することができ
る。
【００８７】また、ヒューズ４１のピッチは、半導体の
デザインルールで決まるのではなく、レーザの位置決め
精度などのレーザトリミング工程の精度で決まるので、
ヒューズ４１のピッチの縮小化は配線ピッチの縮小化ほ
どには進まない。したがって、各ビット線対ＢＬ，／Ｂ
Ｌごとにヒューズ４１を設けるのは、チップ面積の増大
を招き現実的でない。この実施の形態では、８組のビー
ト線対ＢＬ，／ＢＬにヒューズ４１を共通に設けたの
で、ヒューズ４１の数が少なくてすみ、チップ面積が小
さくてすむ。
デザインルールで決まるのではなく、レーザの位置決め
精度などのレーザトリミング工程の精度で決まるので、
ヒューズ４１のピッチの縮小化は配線ピッチの縮小化ほ
どには進まない。したがって、各ビット線対ＢＬ，／Ｂ
Ｌごとにヒューズ４１を設けるのは、チップ面積の増大
を招き現実的でない。この実施の形態では、８組のビー
ト線対ＢＬ，／ＢＬにヒューズ４１を共通に設けたの
で、ヒューズ４１の数が少なくてすみ、チップ面積が小
さくてすむ。
【００８８】図１１は、この実施の形態の変更例を示す
図である。図１１において、この変更例が図１のＳＲＡ
Ｍと異なる点は、グローバル行デコーダ１が書込／読出
回路３とグローバル列デコーダ４の間に配置されている
点と、電源制御回路５が電源制御回路５′で置換されて
いる点である。電源制御回路５′は、スイッチ回路ＳＷ
およびプログラム回路ＰＧ′を含む。
図である。図１１において、この変更例が図１のＳＲＡ
Ｍと異なる点は、グローバル行デコーダ１が書込／読出
回路３とグローバル列デコーダ４の間に配置されている
点と、電源制御回路５が電源制御回路５′で置換されて
いる点である。電源制御回路５′は、スイッチ回路ＳＷ
およびプログラム回路ＰＧ′を含む。
【００８９】プログラム回路ＰＧ′は、図１２に示すよ
うに、図８のプログラム回路ＰＧにヒューズ６１、Ｐチ
ャネルＭＯＳトランジスタ６２、ＮチャネルＭＯＳトラ
ンジスタ６３、トランスファーゲート６４、インバータ
６５〜６７およびノードＮ６２，Ｎ６６を追加したもの
である。ヒューズ６１、ＰチャネルＭＯＳトランジスタ
６２、ＮチャネルＭＯＳトランジスタ６３、トランスフ
ァーゲート６４、インバータ６５〜６７およびノードＮ
６２，Ｎ６６は、ヒューズ４１、ＰチャネルＭＯＳトラ
ンジスタ４２、ＮチャネルＭＯＳトランジスタ４３、ト
ランスファーゲート４４、インバータ４５〜４７および
ノードＮ４２，Ｎ４６と同様に接続されている。
うに、図８のプログラム回路ＰＧにヒューズ６１、Ｐチ
ャネルＭＯＳトランジスタ６２、ＮチャネルＭＯＳトラ
ンジスタ６３、トランスファーゲート６４、インバータ
６５〜６７およびノードＮ６２，Ｎ６６を追加したもの
である。ヒューズ６１、ＰチャネルＭＯＳトランジスタ
６２、ＮチャネルＭＯＳトランジスタ６３、トランスフ
ァーゲート６４、インバータ６５〜６７およびノードＮ
６２，Ｎ６６は、ヒューズ４１、ＰチャネルＭＯＳトラ
ンジスタ４２、ＮチャネルＭＯＳトランジスタ４３、ト
ランスファーゲート４４、インバータ４５〜４７および
ノードＮ４２，Ｎ４６と同様に接続されている。
【００９０】ヒューズ４１，６１は、ガードリング４０
内に配置されている。ヒューズ４１は、上述したよう
に、各２本の電源配線ＢＶＬ，ＭＶＬに対して設けられ
ている。ヒューズ６１は、各グローバルワード線ＧＷＬ
に対応して設けられている。ヒューズ６１は、対応のメ
モリブロック行が不良な場合にブローされる。ヒューズ
６１がブローされると、対応のグローバルワード線ＧＷ
Ｌがグローバル行デコーダ１によって非選択レベルの
「Ｈ」レベルに固定される。これにより、不良なメモリ
ブロック行のメモリセルＭＣが活性化されることが防止
される。また、グローバルワード線ＧＷＬがビット線負
荷電源配線ＢＶＬとショートしている場合でも、ショー
ト部を介して電流がリークするのを防止することができ
る。
内に配置されている。ヒューズ４１は、上述したよう
に、各２本の電源配線ＢＶＬ，ＭＶＬに対して設けられ
ている。ヒューズ６１は、各グローバルワード線ＧＷＬ
に対応して設けられている。ヒューズ６１は、対応のメ
モリブロック行が不良な場合にブローされる。ヒューズ
６１がブローされると、対応のグローバルワード線ＧＷ
Ｌがグローバル行デコーダ１によって非選択レベルの
「Ｈ」レベルに固定される。これにより、不良なメモリ
ブロック行のメモリセルＭＣが活性化されることが防止
される。また、グローバルワード線ＧＷＬがビット線負
荷電源配線ＢＶＬとショートしている場合でも、ショー
ト部を介して電流がリークするのを防止することができ
る。
【００９１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９２】
【発明の効果】以上のように、この発明に係るスタティ
ック型半導体記憶装置では、各々が８行Ｍ列に配置され
た８×Ｍ個の横長型のメモリセルを含み、Ｍ行Ｎ列に配
置されたＭ×Ｎ個のメモリブロックと、Ｍ×Ｎ組の第１
および第２のビット線信号入出力線と、Ｍ組の第１およ
び第２のデータ入出力線、第１および第２の電源配線、
グローバルワード線ならびにグローバル列選択線と、ア
ドレス信号に従ってＭ×Ｎ個のメモリブロックのうちの
いずれかのメモリブロックとそのメモリブロックに属す
る８×Ｍ個のメモリセルのうちのいずれかのメモリセル
とを選択する選択回路と、書込／読出回路と、選択回路
によって選択されたメモリセルを書込／読出回路に結合
させるゲート回路とが設けられ、各メモリブロックにお
いて上記８本の配線はそれぞれそのメモリブロックの８
つのメモリセル行の上方に配置され、グローバルワード
線およびグローバル列選択線と他の４本の配線との間に
それぞれ第１および第２の電源配線が配置される。した
がって、１つのメモリセル行の上方に１本の配線を設け
ればよいので、横長型のメモリセルを用いてＴ型ビット
線構造のＳＲＡＭを容易に構成することができ、レイア
ウト面積の縮小化および動作速度の高速化を図ることが
できる。また、大振幅信号が伝達されるグローバルワー
ド線およびグローバル列選択線と小振幅の信号が伝達さ
れる他の４本の配線との間にそれぞれ第１および第２の
電源配線を配置するので、配線間のカップリングノイズ
が軽減される。
ック型半導体記憶装置では、各々が８行Ｍ列に配置され
た８×Ｍ個の横長型のメモリセルを含み、Ｍ行Ｎ列に配
置されたＭ×Ｎ個のメモリブロックと、Ｍ×Ｎ組の第１
および第２のビット線信号入出力線と、Ｍ組の第１およ
び第２のデータ入出力線、第１および第２の電源配線、
グローバルワード線ならびにグローバル列選択線と、ア
ドレス信号に従ってＭ×Ｎ個のメモリブロックのうちの
いずれかのメモリブロックとそのメモリブロックに属す
る８×Ｍ個のメモリセルのうちのいずれかのメモリセル
とを選択する選択回路と、書込／読出回路と、選択回路
によって選択されたメモリセルを書込／読出回路に結合
させるゲート回路とが設けられ、各メモリブロックにお
いて上記８本の配線はそれぞれそのメモリブロックの８
つのメモリセル行の上方に配置され、グローバルワード
線およびグローバル列選択線と他の４本の配線との間に
それぞれ第１および第２の電源配線が配置される。した
がって、１つのメモリセル行の上方に１本の配線を設け
ればよいので、横長型のメモリセルを用いてＴ型ビット
線構造のＳＲＡＭを容易に構成することができ、レイア
ウト面積の縮小化および動作速度の高速化を図ることが
できる。また、大振幅信号が伝達されるグローバルワー
ド線およびグローバル列選択線と小振幅の信号が伝達さ
れる他の４本の配線との間にそれぞれ第１および第２の
電源配線を配置するので、配線間のカップリングノイズ
が軽減される。
【００９３】好ましくは、Ｍ組の第１および第２の電源
配線は、それぞれ各メモリブロック列においてＭ組の第
１および第２のビット線に対応して設けられ、さらに、
各メモリブロックに対応して設けられ、対応の第１の電
源配線を介して与えられた電源電位を対応の第１および
第２のビット線信号入出力線に与えるためのビット線負
荷回路と、各第１および第２のビット線に対応して設け
られ、対応の第２の電源配線を介して与えられた電源電
位を対応の各メモリセルに与えるための第３の電源配線
とが設けられる。この場合は、第１および第２の電源配
線の有効活用を図ることができる。
配線は、それぞれ各メモリブロック列においてＭ組の第
１および第２のビット線に対応して設けられ、さらに、
各メモリブロックに対応して設けられ、対応の第１の電
源配線を介して与えられた電源電位を対応の第１および
第２のビット線信号入出力線に与えるためのビット線負
荷回路と、各第１および第２のビット線に対応して設け
られ、対応の第２の電源配線を介して与えられた電源電
位を対応の各メモリセルに与えるための第３の電源配線
とが設けられる。この場合は、第１および第２の電源配
線の有効活用を図ることができる。
【００９４】また好ましくは、さらに、各第１の電源配
線に対応して設けられ、その一方電極が対応の第１の電
源配線に接続され、その他方電極が電源電位を受ける第
１のスイッチング素子と、各第２の電源配線に対応して
設けられ、その一方電極が対応の第２の電源配線に接続
され、その他方電極が電源電位を受ける第２のスイッチ
ング素子と、各第１および第２の電源配線に対応して設
けられ、対応のメモリセル列が不良である場合にブロー
される第１のヒューズを含み、その第１のヒューズがブ
ローされたことに応じて対応の第１および第２のスイッ
チング素子を非導通にする第１のプログラム回路とが設
けられる。この場合は、不良なメモリセル列に対応する
第１のプログラム回路の第１のヒューズをブローするこ
とにより、第１および第２のスイッチング素子を非導通
にして対応の第１および第２の電源配線をフローティン
グ状態にすることができる。よって、第１の電源配線か
らメモリセルのショート部分などに電流がリークするの
を防止することができ、スタンバイ電流の低減化を図る
ことができる。
線に対応して設けられ、その一方電極が対応の第１の電
源配線に接続され、その他方電極が電源電位を受ける第
１のスイッチング素子と、各第２の電源配線に対応して
設けられ、その一方電極が対応の第２の電源配線に接続
され、その他方電極が電源電位を受ける第２のスイッチ
ング素子と、各第１および第２の電源配線に対応して設
けられ、対応のメモリセル列が不良である場合にブロー
される第１のヒューズを含み、その第１のヒューズがブ
ローされたことに応じて対応の第１および第２のスイッ
チング素子を非導通にする第１のプログラム回路とが設
けられる。この場合は、不良なメモリセル列に対応する
第１のプログラム回路の第１のヒューズをブローするこ
とにより、第１および第２のスイッチング素子を非導通
にして対応の第１および第２の電源配線をフローティン
グ状態にすることができる。よって、第１の電源配線か
らメモリセルのショート部分などに電流がリークするの
を防止することができ、スタンバイ電流の低減化を図る
ことができる。
【００９５】また好ましくは、選択回路は、アドレス信
号に従ってＭ本のグローバル列選択線のうちのいずれか
のグローバル列選択線を選択し、そのグローバル列選択
線を選択レベルにするグローバル列デコーダと、アドレ
ス信号に従ってＭ本のグローバルワード線のうちのいず
れかのグローバルワード線を選択し、そのグローバルワ
ード線を選択レベルにするグローバル行デコーダとを含
み、第１のプログラム回路は、さらに、第１のヒューズ
がブローされたことに応じて、グローバル列デコーダを
制御して対応のグローバル列選択線を非選択レベルに固
定させる。この場合は、グローバル列選択線と他の配線
とがショートしている場合に、ショート部を介して電流
がリークするのを防止することができる。
号に従ってＭ本のグローバル列選択線のうちのいずれか
のグローバル列選択線を選択し、そのグローバル列選択
線を選択レベルにするグローバル列デコーダと、アドレ
ス信号に従ってＭ本のグローバルワード線のうちのいず
れかのグローバルワード線を選択し、そのグローバルワ
ード線を選択レベルにするグローバル行デコーダとを含
み、第１のプログラム回路は、さらに、第１のヒューズ
がブローされたことに応じて、グローバル列デコーダを
制御して対応のグローバル列選択線を非選択レベルに固
定させる。この場合は、グローバル列選択線と他の配線
とがショートしている場合に、ショート部を介して電流
がリークするのを防止することができる。
【００９６】また好ましくは、第１のプログラム回路の
うちの第１のヒューズ以外の部分とグローバル列デコー
ダとは、第１のヒューズとメモリブロックの間に配置さ
れている。この場合は、第１のヒューズとメモリセルと
の間の距離を大きくするので、レーザブローの影響がメ
モリセルに及ぶのを防止することができる。
うちの第１のヒューズ以外の部分とグローバル列デコー
ダとは、第１のヒューズとメモリブロックの間に配置さ
れている。この場合は、第１のヒューズとメモリセルと
の間の距離を大きくするので、レーザブローの影響がメ
モリセルに及ぶのを防止することができる。
【００９７】また好ましくは、さらに、各グローバルワ
ード線に対応して設けられ、対応のメモリブロック行が
不良である場合にブローされる第２のヒューズを含み、
その第２のヒューズがブローされたことに応じて、グロ
ーバル行デコーダを制御して対応のグローバルワード線
を非選択レベルに固定させる第２のプログラム回路が設
けられる。この場合はグローバルワード線と他の配線と
がショートしている場合に、ショート部を介して電流が
リークするのを防止することができる。
ード線に対応して設けられ、対応のメモリブロック行が
不良である場合にブローされる第２のヒューズを含み、
その第２のヒューズがブローされたことに応じて、グロ
ーバル行デコーダを制御して対応のグローバルワード線
を非選択レベルに固定させる第２のプログラム回路が設
けられる。この場合はグローバルワード線と他の配線と
がショートしている場合に、ショート部を介して電流が
リークするのを防止することができる。
【００９８】また好ましくは、第１および第２のプログ
ラム回路のうちの第１および第２のヒューズ以外の部分
とグローバル列デコーダとグローバル行デコーダとは、
第１および第２のヒューズとメモリブロックとの間に配
置されている。この場合は、第１および第２のヒューズ
とメモリセルとの間の距離を大きくするので、レーザブ
ローの影響がメモリセルに及ぶのを防止することができ
る。
ラム回路のうちの第１および第２のヒューズ以外の部分
とグローバル列デコーダとグローバル行デコーダとは、
第１および第２のヒューズとメモリブロックとの間に配
置されている。この場合は、第１および第２のヒューズ
とメモリセルとの間の距離を大きくするので、レーザブ
ローの影響がメモリセルに及ぶのを防止することができ
る。
【図１】 この発明の一実施の形態によるＳＲＡＭのレ
イアウトを示すブロック図である。
イアウトを示すブロック図である。
【図２】 図１に示したＳＲＡＭの１メモリブロック行
に関連する部分を示すブロック図である。
に関連する部分を示すブロック図である。
【図３】 図１に示したメモリブロックの構成を示すブ
ロック図である。
ロック図である。
【図４】 図３に示したメモリセルの構成およびレイア
ウトを示す図である。
ウトを示す図である。
【図５】 図２〜図４に示した複数の配線のレイアウト
を示す図である。
を示す図である。
【図６】 図３に示したローカル行デコーダの構成を示
す回路図である。
す回路図である。
【図７】 図３に示したビット線負荷＋データ入出力制
御回路の構成を示す回路図である。
御回路の構成を示す回路図である。
【図８】 図１および図２に示したスイッチ回路ＳＷお
よびプログラム回路ＰＧの構成を示す回路図である。
よびプログラム回路ＰＧの構成を示す回路図である。
【図９】 図８に示したプログラム回路ＰＧの動作を示
すタイムチャートである。
すタイムチャートである。
【図１０】 図１に示した書込／読出回路の構成を示す
ブロック図である。
ブロック図である。
【図１１】 この実施の形態の変更例を示す図である。
【図１２】 図１１に示したプログラム回路ＰＧ′の構
成を示す回路図である。
成を示す回路図である。
【図１３】 従来のＳＲＡＭのメモリセルの構成および
レイアウトを示す図である。
レイアウトを示す図である。
【図１４】 従来のＴ型ビット線構造のＳＲＡＭの要部
を示す図である。
を示す図である。
１ グローバル行デコーダ、２ メモリアレイ領域、Ｍ
Ｂ メモリブロック、３ 書込／読出回路、４ グロー
バル列デコーダ、５，５′ 電源制御回路、ＳＷ スイ
ッチ回路、ＰＧ，ＰＧ′ プログラム回路、ＧＷＬ グ
ローバルワード線、ＧＹＬ グローバル列選択線、ＢＶ
Ｌ ビット線負荷電源配線、ＭＶＬ メモリセル電源配
線、ＬＩＯ，／ＬＩＯ ローカルデータ入出力線対、Ｂ
Ｌ′，／ＢＬ′ ビット線信号入出力線対、ＷＬ ワー
ド線、ＢＬ，／ＢＬ ビット線対、ＭＣ メモリセル、
６ ローカル行デコーダ、６ａ〜６ｈ ＮＯＲゲート、
７ビット線負荷＋データ入出力制御回路、１１，１２，
２１〜２４，３５，３６，４２，６２，８２ Ｐチャネ
ルＭＯＳトランジスタ、１３〜１５，２９〜３１，３
３，３４，４３，６３，８３〜８６ ＮチャネルＭＯＳ
トランジスタ、１７メモリセル行選択回路、２０ ビッ
ト線負荷回路、２５ ゲート回路、２６，２７ ＡＮＤ
ゲート、２８ センスアンプ、３２ ブロック選択スイ
ッチ、３５ブロック列選択回路、４０ ガードリング、
４１，６１ ヒューズ、４４，６４ トランスファーゲ
ート、４５〜４７，６５〜６７ インバータ、５０ 負
荷回路、５１ 列選択回路、５２ プリアンプ、５３
出力バッファ、５４ 入力バッファ、５５ ライトドラ
イバ。
Ｂ メモリブロック、３ 書込／読出回路、４ グロー
バル列デコーダ、５，５′ 電源制御回路、ＳＷ スイ
ッチ回路、ＰＧ，ＰＧ′ プログラム回路、ＧＷＬ グ
ローバルワード線、ＧＹＬ グローバル列選択線、ＢＶ
Ｌ ビット線負荷電源配線、ＭＶＬ メモリセル電源配
線、ＬＩＯ，／ＬＩＯ ローカルデータ入出力線対、Ｂ
Ｌ′，／ＢＬ′ ビット線信号入出力線対、ＷＬ ワー
ド線、ＢＬ，／ＢＬ ビット線対、ＭＣ メモリセル、
６ ローカル行デコーダ、６ａ〜６ｈ ＮＯＲゲート、
７ビット線負荷＋データ入出力制御回路、１１，１２，
２１〜２４，３５，３６，４２，６２，８２ Ｐチャネ
ルＭＯＳトランジスタ、１３〜１５，２９〜３１，３
３，３４，４３，６３，８３〜８６ ＮチャネルＭＯＳ
トランジスタ、１７メモリセル行選択回路、２０ ビッ
ト線負荷回路、２５ ゲート回路、２６，２７ ＡＮＤ
ゲート、２８ センスアンプ、３２ ブロック選択スイ
ッチ、３５ブロック列選択回路、４０ ガードリング、
４１，６１ ヒューズ、４４，６４ トランスファーゲ
ート、４５〜４７，６５〜６７ インバータ、５０ 負
荷回路、５１ 列選択回路、５２ プリアンプ、５３
出力バッファ、５４ 入力バッファ、５５ ライトドラ
イバ。
フロントページの続き Ｆターム(参考） 5B015 JJ21 JJ31 KA13 KA27 KA32 KA38 KB44 KB74 NN09 PP02 QQ01 5F083 BS27 GA03 GA09 KA03 LA12 LA16 ZA10 5L106 AA02 CC04 CC17 CC21 CC26 GG03 GG06
Claims (7)
- 【請求項１】 スタティック型半導体記憶装置であっ
て、 各々が８行Ｍ列（ただしＭは２以上の整数である）に配
置された８×Ｍ個の横長型のメモリセルを含み、Ｍ行Ｎ
列（ただし、Ｎは２以上の整数である）に配置されたＭ
×Ｎ個のメモリブロック、 各メモリブロックの各メモリセル行に対応して設けられ
たワード線、 各メモリセル列に対応してＭ個のメモリブロック行に共
通に設けられた第１および第２のビット線、 各メモリブロックに対応して設けられ、対応のＭ組の第
１および第２のビット線のうちの予め定められた組の第
１および第２のビット線にそれぞれ接続された第１およ
び第２のビット線信号入出力線、 各メモリブロック行に対応して設けられ、対応のメモリ
ブロック行のデータの入出力を行なうための第１および
第２のデータ入出力線、 各メモリブロック行に対応して設けられた第１および第
２の電源配線、 各メモリブロック行に対応して設けられ、対応のメモリ
ブロック行を選択するためのグローバルワード線、 各メモリセル列に対応してＭ×Ｎ個のメモリブロックに
共通に設けられ、対応のメモリセル列を選択するための
グローバル列選択線、 アドレス信号に従って前記ワード線、前記グローバルワ
ード線および前記グローバル列選択線を駆動し、前記Ｍ
×Ｎ個のメモリブロックのうちのいずれかのメモリブロ
ックと、そのメモリブロックに属する８×Ｍ個のメモリ
セルのうちのいずれかのメモリセルとを選択する選択回
路、 前記メモリセルのデータの書込／読出を行なうための書
込／読出回路、および前記選択回路によって選択された
メモリセルを前記第１および第２のビット線と前記第１
および第２のビット線信号入出力線と前記第１および第
２のデータ入出力線とを介して前記書込／読出回路に結
合させるゲート回路を備え、 各メモリブロック列においてＭ組の前記第１および第２
のビット線信号入出力線、前記第１および第２のデータ
入出力線、前記第１および第２の電源配線、前記グロー
バルワード線、ならびに前記グローバル列選択線は、そ
れぞれＭ個のメモリブロックの上方に配置されて前記ワ
ード線と同じ方向に延在し、 各組の前記第１および第２のビット線信号入出力線、前
記第１および第２のデータ入出力線、前記第１および第
２の電源配線、前記グローバルワード線、ならびに前記
グローバル列選択線は、それぞれ対応のメモリブロック
に含まれる８つのメモリセル行の上方に配置され、 前記第１の電源配線は、前記第１および第２のビット線
信号入出力線ならびに前記第１および第２のデータ入出
力線と前記グローバルワード線との間に配置され、 前記第２の電源配線は、前記第１および第２のビット線
信号入出力線ならびに前記第１および第２のデータ入出
力線と前記グローバル列選択線との間に配置されてい
る、スタティック型半導体記憶装置。 - 【請求項２】 Ｍ組の第１および第２の電源配線は、そ
れぞれ各メモリブロック列においてＭ組の第１および第
２のビット線に対応して設けられ、 前記スタティック型半導体記憶装置は、 さらに、各メモリブロックに対応して設けられ、対応の
第１の電源配線を介して与えられた電源電位を対応の第
１および第２のビット線信号入出力線に与えるためのビ
ット線負荷回路、および各第１および第２のビット線に
対応して設けられ、対応の第２の電源配線を介して与え
られた前記電源電位を対応の各メモリセルに与えるため
の第３の電源配線を備える、請求項１に記載のスタティ
ック型半導体記憶装置。 - 【請求項３】 前記スタティック型半導体記憶装置で
は、不良なメモリセル行または列をスペアのメモリセル
行または列で置換する冗長方式が採用され、 さらに、各第１の電源配線に対応して設けられ、その一
方電極が対応の第１の電源配線に接続され、その他方電
極が前記電源電位を受ける第１のスイッチング素子、 各第２の電源配線に対応して設けられ、その一方電極が
対応の第２の電源配線に接続され、その他方電極が前記
電源電位を受ける第２のスイッチング素子、および各第
１および第２の電源配線に対応して設けられ、対応のメ
モリセル列が不良である場合にブローされる第１のヒュ
ーズを含み、該第１のヒューズがブローされたことに応
じて対応の第１および第２のスイッチング素子を非導通
にする第１のプログラム回路を備える、請求項２に記載
のスタティック型半導体記憶装置。 - 【請求項４】 前記選択回路は、 前記アドレス信号に従ってＭ本のグローバル列選択線の
うちのいずれかのグローバル列選択線を選択し、そのグ
ローバル列選択線を選択レベルにするグローバル列デコ
ーダ、および前記アドレス信号に従ってＭ本のグローバ
ルワード線のうちのいずれかのグローバルワード線を選
択し、そのグローバルワード線を選択レベルにするグロ
ーバル行デコーダを含み、 前記第１のプログラム回路は、さらに、前記第１のヒュ
ーズがブローされたことに応じて、前記グローバル列デ
コーダを制御して対応のグローバル列選択線を非選択レ
ベルに固定させる、請求項３に記載のスタティック型半
導体記憶装置。 - 【請求項５】 前記第１のプログラム回路のうちの前記
第１のヒューズ以外の部分と前記グローバル列デコーダ
とは、前記第１のヒューズと前記メモリブロックの間に
配置されている、請求項４に記載のスタティック型半導
体記憶装置。 - 【請求項６】 さらに、各グローバルワード線に対応し
て設けられ、対応のメモリブロック行が不良である場合
にブローされる第２のヒューズを含み、該第２のヒュー
ズがブローされたことに応じて、前記グローバル行デコ
ーダを制御して対応のグローバルワード線を非選択レベ
ルに固定させる第２のプログラム回路を備える、請求項
４に記載のスタティック型半導体記憶装置。 - 【請求項７】 前記第１および第２のプログラム回路の
うちの前記第１および第２のヒューズ以外の部分と前記
グローバル列デコーダと前記グローバル行デコーダと
は、前記第１および第２のヒューズと前記メモリブロッ
クとの間に配置されている、請求項６に記載のスタティ
ック型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383164A JP2002184870A (ja) | 2000-12-18 | 2000-12-18 | スタティック型半導体記憶装置 |
| US09/829,046 US7038925B1 (en) | 2000-12-18 | 2001-04-10 | Static semiconductor memory device having T-type bit line structure |
| DE10132133A DE10132133A1 (de) | 2000-12-18 | 2001-07-03 | Statische Halbleiterspeichervorrichtung mit T-Typ-Bitleitungsstruktur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383164A JP2002184870A (ja) | 2000-12-18 | 2000-12-18 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184870A true JP2002184870A (ja) | 2002-06-28 |
Family
ID=18850862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383164A Withdrawn JP2002184870A (ja) | 2000-12-18 | 2000-12-18 | スタティック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7038925B1 (ja) |
| JP (1) | JP2002184870A (ja) |
| DE (1) | DE10132133A1 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011054239A (ja) * | 2009-09-02 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8549455B2 (en) | 2007-08-02 | 2013-10-01 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US8552509B2 (en) | 2008-03-13 | 2013-10-08 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with other transistors positioned between cross-coupled transistors |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8680626B2 (en) | 2007-10-26 | 2014-03-25 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US8756551B2 (en) | 2007-08-02 | 2014-06-17 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US8759985B2 (en) | 2008-03-27 | 2014-06-24 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US8823062B2 (en) | 2006-03-09 | 2014-09-02 | Tela Innovations, Inc. | Integrated circuit with offset line end spacings in linear gate electrode level |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8863063B2 (en) | 2009-05-06 | 2014-10-14 | Tela Innovations, Inc. | Finfet transistor circuit |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| KR20150072796A (ko) * | 2013-12-20 | 2015-06-30 | 삼성전자주식회사 | 반도체 소자 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9202779B2 (en) | 2008-01-31 | 2015-12-01 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850283B1 (ko) * | 2007-01-25 | 2008-08-04 | 삼성전자주식회사 | 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법 |
| US10644009B2 (en) * | 2017-12-21 | 2020-05-05 | Renesas Electronics Corporation | Semiconductor memory device |
| JP2019114764A (ja) * | 2017-12-21 | 2019-07-11 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695548B2 (ja) | 1991-09-04 | 1997-12-24 | 富士通株式会社 | 半導体装置 |
| JP3249871B2 (ja) | 1993-12-22 | 2002-01-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH09162305A (ja) | 1995-12-08 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3824343B2 (ja) | 1996-03-29 | 2006-09-20 | 富士通株式会社 | 半導体装置 |
| JP2998679B2 (ja) * | 1997-02-26 | 2000-01-11 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5896340A (en) * | 1997-07-07 | 1999-04-20 | Invox Technology | Multiple array architecture for analog or multi-bit-cell memory |
| JPH11306762A (ja) | 1998-04-20 | 1999-11-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3898377B2 (ja) * | 1999-05-11 | 2007-03-28 | 富士通株式会社 | 半導体集積回路 |
-
2000
- 2000-12-18 JP JP2000383164A patent/JP2002184870A/ja not_active Withdrawn
-
2001
- 2001-04-10 US US09/829,046 patent/US7038925B1/en not_active Expired - Fee Related
- 2001-07-03 DE DE10132133A patent/DE10132133A1/de not_active Ceased
Cited By (106)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823062B2 (en) | 2006-03-09 | 2014-09-02 | Tela Innovations, Inc. | Integrated circuit with offset line end spacings in linear gate electrode level |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10217763B2 (en) | 2006-03-09 | 2019-02-26 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid |
| US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
| US9741719B2 (en) | 2006-03-09 | 2017-08-22 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9711495B2 (en) | 2006-03-09 | 2017-07-18 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9673825B2 (en) | 2006-03-09 | 2017-06-06 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9589091B2 (en) | 2006-03-09 | 2017-03-07 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9443947B2 (en) | 2006-03-09 | 2016-09-13 | Tela Innovations, Inc. | Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same |
| US9425273B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same |
| US9425272B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same |
| US9425145B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9336344B2 (en) | 2006-03-09 | 2016-05-10 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9240413B2 (en) | 2006-03-09 | 2016-01-19 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8952425B2 (en) | 2006-03-09 | 2015-02-10 | Tela Innovations, Inc. | Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length |
| US8946781B2 (en) | 2006-03-09 | 2015-02-03 | Tela Innovations, Inc. | Integrated circuit including gate electrode conductive structures with different extension distances beyond contact |
| US8921897B2 (en) | 2006-03-09 | 2014-12-30 | Tela Innovations, Inc. | Integrated circuit with gate electrode conductive structures having offset ends |
| US8921896B2 (en) | 2006-03-09 | 2014-12-30 | Tela Innovations, Inc. | Integrated circuit including linear gate electrode structures having different extension distances beyond contact |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US9424387B2 (en) | 2007-03-07 | 2016-08-23 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9595515B2 (en) | 2007-03-07 | 2017-03-14 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit defined within dynamic array section |
| US8966424B2 (en) | 2007-03-07 | 2015-02-24 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US8759882B2 (en) | 2007-08-02 | 2014-06-24 | Tela Innovations, Inc. | Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos |
| US8549455B2 (en) | 2007-08-02 | 2013-10-01 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US8756551B2 (en) | 2007-08-02 | 2014-06-17 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US8680626B2 (en) | 2007-10-26 | 2014-03-25 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9281371B2 (en) | 2007-12-13 | 2016-03-08 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8951916B2 (en) | 2007-12-13 | 2015-02-10 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9530734B2 (en) | 2008-01-31 | 2016-12-27 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9202779B2 (en) | 2008-01-31 | 2015-12-01 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US8680583B2 (en) | 2008-03-13 | 2014-03-25 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within at least nine gate level feature layout channels |
| US8669595B2 (en) | 2008-03-13 | 2014-03-11 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position, alignment, and offset specifications |
| US8735944B2 (en) | 2008-03-13 | 2014-05-27 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with serially connected transistors |
| US8735995B2 (en) | 2008-03-13 | 2014-05-27 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks with diffusion regions of common node on opposing sides of same gate electrode track |
| US8785979B2 (en) | 2008-03-13 | 2014-07-22 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with two inside positioned gate contacts and two outside positioned gate contacts and electrical connection of cross-coupled transistors through same interconnect layer |
| US9081931B2 (en) | 2008-03-13 | 2015-07-14 | Tela Innovations, Inc. | Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer |
| US9117050B2 (en) | 2008-03-13 | 2015-08-25 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US8742462B2 (en) | 2008-03-13 | 2014-06-03 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position specifications |
| US9208279B2 (en) | 2008-03-13 | 2015-12-08 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods |
| US9213792B2 (en) | 2008-03-13 | 2015-12-15 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods |
| US8729643B2 (en) | 2008-03-13 | 2014-05-20 | Tela Innovations, Inc. | Cross-coupled transistor circuit including offset inner gate contacts |
| US8729606B2 (en) | 2008-03-13 | 2014-05-20 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels |
| US9245081B2 (en) | 2008-03-13 | 2016-01-26 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods |
| US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
| US8742463B2 (en) | 2008-03-13 | 2014-06-03 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with outer positioned gate contacts |
| US8785978B2 (en) | 2008-03-13 | 2014-07-22 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with electrical connection of cross-coupled transistors through same interconnect layer |
| US8816402B2 (en) | 2008-03-13 | 2014-08-26 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor |
| US8872283B2 (en) | 2008-03-13 | 2014-10-28 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature |
| US8866197B2 (en) | 2008-03-13 | 2014-10-21 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature |
| US8564071B2 (en) | 2008-03-13 | 2013-10-22 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level feature extensions beyond contact |
| US8669594B2 (en) | 2008-03-13 | 2014-03-11 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within at least twelve gate level feature layout channels |
| US8772839B2 (en) | 2008-03-13 | 2014-07-08 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer |
| US8835989B2 (en) | 2008-03-13 | 2014-09-16 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications |
| US8853794B2 (en) | 2008-03-13 | 2014-10-07 | Tela Innovations, Inc. | Integrated circuit within semiconductor chip including cross-coupled transistor configuration |
| US9536899B2 (en) | 2008-03-13 | 2017-01-03 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US8552509B2 (en) | 2008-03-13 | 2013-10-08 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with other transistors positioned between cross-coupled transistors |
| US8552508B2 (en) | 2008-03-13 | 2013-10-08 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer |
| US8853793B2 (en) | 2008-03-13 | 2014-10-07 | Tela Innovations, Inc. | Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends |
| US8558322B2 (en) | 2008-03-13 | 2013-10-15 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through gate level feature |
| US8592872B2 (en) | 2008-03-13 | 2013-11-26 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors with two transistors of different type having gate electrodes formed by common gate level feature with shared diffusion regions on opposite sides of common gate level feature |
| US8836045B2 (en) | 2008-03-13 | 2014-09-16 | Tela Innovations, Inc. | Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track |
| US8587034B2 (en) | 2008-03-13 | 2013-11-19 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer |
| US8581303B2 (en) | 2008-03-13 | 2013-11-12 | Tela Innovations, Inc. | Integrated circuit including cross-coupled trasistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset relationships and electrical connection of cross-coupled transistors through same interconnect layer |
| US8581304B2 (en) | 2008-03-13 | 2013-11-12 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US8847331B2 (en) | 2008-03-13 | 2014-09-30 | Tela Innovations, Inc. | Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures |
| US8575706B2 (en) | 2008-03-13 | 2013-11-05 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level features inner extensions beyond gate electrode |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US8569841B2 (en) | 2008-03-13 | 2013-10-29 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least one gate level feature extending into adjacent gate level feature layout channel |
| US8847329B2 (en) | 2008-03-13 | 2014-09-30 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts |
| US8759985B2 (en) | 2008-03-27 | 2014-06-24 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9390215B2 (en) | 2008-03-27 | 2016-07-12 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8863063B2 (en) | 2009-05-06 | 2014-10-14 | Tela Innovations, Inc. | Finfet transistor circuit |
| JP2011054239A (ja) * | 2009-09-02 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9530795B2 (en) | 2009-10-13 | 2016-12-27 | Tela Innovations, Inc. | Methods for cell boundary encroachment and semiconductor devices implementing the same |
| US9269702B2 (en) | 2009-10-13 | 2016-02-23 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| KR20150072796A (ko) * | 2013-12-20 | 2015-06-30 | 삼성전자주식회사 | 반도체 소자 |
| KR102178732B1 (ko) * | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
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